JP2017022506A - 出力回路および半導体装置 - Google Patents

Abstract

【課題】高温時の出力トランジスタのコレクタ電流の増加を抑制する。【解決手段】第１トランジスタＱ１は、エミッタが接地、コレクタがＯＵＴ端子と接続されるＮＰＮ型バイポーラトランジスタである。温度補償回路１３２Ａは第１トランジスタＱ１のベースと接続され、温度が高いほど大きな補償電流ＩＴをシンクする。第２トランジスタＱ２は、コレクタおよびベースが第１トランジスタＱ１のベースと接続されるＮＰＮ型バイポーラトランジスタであり、そのコレクタ電流ＩＣ２が補償電流ＩＴとなっている。第１抵抗Ｒ１は、第２トランジスタＱ２のエミッタと接地の間に設けられる。【選択図】図３

Description

本発明は、出力回路に関する。

半導体装置の出力に、オープンコレクタ形式がしばしば用いられる。オープンコレクタ形式の出力回路は、コレクタが出力回路の出力端子と接続されているバイポーラトランジスタを含む。バイポーラトランジスタがオフのとき出力端子はハイインピーダンスとなり、バイポーラトランジスタがオンすると、出力端子の電圧がプルダウンされる。

図１は、本発明者が検討した出力回路１３０ｒの回路図である。出力回路１３０ｒはある半導体集積回路１００ｒの出力段に設けられる。出力回路１３０ｒは、出力トランジスタＱ３１および抵抗Ｒ３１を備える。出力トランジスタＱ３１のエミッタは接地され、コレクタは出力（ＯＵＴ）端子と接続される。またＯＵＴ端子には図示しない負荷が接続される。抵抗Ｒ３１は、出力トランジスタＱ３１のベースエミッタ間に設けられる。

トランジスタＱ３２および電流源ＣＳ３１は、増幅段１２０である。トランジスタＱ３２のエミッタは接地され、コレクタには電流源ＣＳ３１および出力トランジスタＱ３１のベースが接続される。電流源ＣＳ３１は定電流Ｉ_３１を生成する。トランジスタＱ３２のベースには制御信号Ｓ１が入力される。制御信号Ｓ１はたとえば電流信号Ｉ_Ｂ３２であり得る。制御信号Ｓ１に応じて出力トランジスタＱ３１のコレクタ電流Ｉ_Ｃ３１が変化し、その結果、ＯＵＴ端子の電気的状態Ｓ_ＯＵＴが変化する。電気的状態Ｓ_ＯＵＴは、コレクタ電流Ｉ_Ｃ３１、出力回路１３０ｒの出力インピーダンス、あるいはＯＵＴ端子の電圧として把握しうる。

実開平Ｈ４−１９８２７号公報

図２は、出力トランジスタＱ３１のコレクタ電流Ｉ_Ｃ３１の温度依存性を示す図である。電流源ＣＳ３１が生成するバイアス電流Ｉ_３１が一定であるとき、出力トランジスタＱ３１の電流増幅率（ｈ_ＦＥ）に応じてコレクタ電流Ｉ_Ｃ３１が定まる。出力トランジスタＱ３１にあるコレクタ電流Ｉ_Ｃ３１が流れると、それにより出力トランジスタＱ３１自体の温度が上昇する。そうすると電流増幅率ｈ_ＦＥが増加し、コレクタ電流Ｉ_Ｃ３１をさらに増加させる。

図１の出力回路１３０ｒでは電流増幅率ｈ_ＦＥの温度依存性によってコレクタ電流Ｉ_Ｃ３１に正の帰還がかかる。このとき、ＯＵＴ端子に接続される負荷インピーダンスが低く、コレクタ電流Ｉ_Ｃ３１に何の制限もかからないとすれば、出力トランジスタＱ３１が過熱状態となり、その信頼性が低下する虞がある。

この問題を解決するためには、温度上昇にともなって出力回路１３０への入力電流Ｉ_ＩＮを減少させればよく、たとえば電流源ＣＳ３１が生成するバイアス電流Ｉ_３１を温度上昇に応じて減少させるアプローチが考えられる。しかしながらバイアス電流Ｉ_３１に意図的な温度勾配を持たせると、半導体集積回路１００ｒ自体の温度特性を悪化させる場合もあり、用途によってはこのアプローチを採用しえない場合もある。

そのほか特許文献１の第２の実施例には、抵抗Ｒ３１に相当する抵抗器をサーミスタで構成する技術が開示される。これにより高温状態において出力トランジスタＱ３１のベース電流Ｉ_Ｂ３１の一部を別経路（サーミスタ）に逃がすことにより、コレクタ電流Ｉ_Ｃ３１の増加を抑制する。

特許文献１の第３の実施例では、第２の実施例に加えてさらに出力トランジスタＱ３１のベースエミッタ間にトランジスタを追加し、追加したトランジスタによって、サーミスタに流れる電流を増幅している。これにより高温状態において出力トランジスタＱ３１のベース電流Ｉ_Ｂ３１の一部を別経路（追加したトランジスタ）に逃がすことにより、コレクタ電流Ｉ_Ｃ３１の増加を抑制する。

特許文献１の技術では、温度検出のためのサーミスタが本質的に必要であるが、一般にサーミスタは高価であるため、回路のコストが高くなり、またサーミスタはチップ部品として提供されるため、半導体チップへの集積化が困難となる。

本発明のある態様はかかる課題に鑑みてなされたものであり、その例示的な目的のひとつは、高温時のコレクタ電流の増加を抑制した出力回路の提供にある。

本発明のある態様は、オープンコレクタ形式の出力回路に関する。出力回路は、出力端子と、エミッタが接地、コレクタが出力端子と接続されるＮＰＮ型バイポーラトランジスタである第１トランジスタと、コレクタおよびベースが、第１トランジスタのベースと接続されるＮＰＮ型バイポーラトランジスタである第２トランジスタと、第２トランジスタのエミッタと接地の間に設けられる第１抵抗と、を備える。

第２トランジスタは、そのコレクタ電流により第１トランジスタのベース電流の一部を別経路に引き抜くよう配置され、また第２トランジスタは、それ自身の温度特性により温度が上昇するほどそのコレクタ電流が増大するようにバイアスされている。したがって高温状態において、第１トランジスタのベース電流の一部を別経路に逃がすことにより、第１トランジスタのコレクタ電流の増加を抑制できる。

第２トランジスタおよび第１抵抗は、第１トランジスタと同一半導体基板上において、第１トランジスタと隣接した領域に配置されてもよい。
これにより第１トランジスタの温度変化に対する感度を高めることができる。

ある態様の出力回路は、第１トランジスタのベースと接地の間に設けられる第２抵抗をさらに備えてもよい。

本発明のさらに別の態様も、オープンコレクタ形式の出力回路に関する。この出力回路は、出力端子と、エミッタが接地、コレクタが出力端子と接続されるＮＰＮ型バイポーラトランジスタである第３トランジスタと、コレクタが第３トランジスタのベースと接続され、エミッタが接地される第４トランジスタと、エミッタが接地され、コレクタが第４トランジスタのベースと接続される第５トランジスタと、一端が第５トランジスタのコレクタと接続され、他端が第５トランジスタのベースと接続される第３抵抗と、第３抵抗の他端と接続される電流源と、を備える。

第４トランジスタは、そのコレクタ電流により第３トランジスタのベース電流の一部を別経路に引き抜くよう配置される。そして、第４トランジスタのベースには、電流源が生成する電流から、第５トランジスタのコレクタ電流およびベース電流の合計を減じた電流が流れる。第５トランジスタの温度特性により、高温状態においてそのベース電流およびコレクタ電流は減少し、第４トランジスタのベース電流が増加する。つまり第４トランジスタのコレクタ電流は増大するため、第３トランジスタのベース電流は減少する。かくして第３トランジスタのコレクタ電流の増加を抑制できる。

第４トランジスタ、第５トランジスタおよび第３抵抗は、第３トランジスタと同一半導体基板上において、第３トランジスタと隣接した領域に配置されてもよい。
これにより第３トランジスタの温度変化に対する感度を高めることができる。

ある態様の出力回路は、第３トランジスタのベースと接地の間に設けられる第４抵抗をさらに備えてもよい。

ある態様において出力回路はひとつの半導体基板に集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

本発明の別の態様は、半導体装置である。この装置は、半導体装置であって、出力端子と、差動入力段と、差動入力段の出力信号を増幅する増幅段と、増幅段の出力信号に応じて出力端子の電気的状態を変化させるオープンコレクタ形式の出力段と、を備える。出力段は、上述のいずれかの出力回路を含む。

ある態様において半導体装置はひとつの半導体基板に集積化されてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、オープンコレクタ形式の出力回路において、高温時のコレクタ電流の増加を抑制できる。

本発明者が検討した出力回路の回路図である。 出力トランジスタのコレクタ電流の温度依存性を示す図である。 第１の実施の形態に係る半導体装置の回路図である。 図４（ａ）〜（ｃ）は、図３の出力回路のシミュレーション結果を示す図である。 第２の実施の形態に係る半導体装置の回路図である。 半導体装置の回路図である。 図６の半導体装置のレイアウト図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

（第１の実施の形態）
図３は、第１の実施の形態に係る半導体装置２００Ａの回路図である。半導体装置２００Ａはその出力段に、出力回路１３０Ａを備える。出力回路１３０Ａは、ＯＵＴ端子、第１トランジスタＱ１、温度補償回路１３２Ａ、第２抵抗Ｒ２を備え、ひとつの半導体基板に集積化されている。

第１トランジスタＱ１は、エミッタが接地、コレクタがＯＵＴ端子と接続されるＮＰＮ型バイポーラトランジスタである。温度補償回路１３２Ａは第１トランジスタＱ１のベースと接続され、温度が高いほど大きな補償電流Ｉ_Ｔをシンクする。温度補償回路１３２Ａは、第２トランジスタＱ２、第１抵抗Ｒ１を含む。

第２トランジスタＱ２は、コレクタおよびベースが第１トランジスタＱ１のベースと接続されるＮＰＮ型バイポーラトランジスタである。第１抵抗Ｒ１は、第２トランジスタＱ２のエミッタと接地の間に設けられる。第２抵抗Ｒ２は、第１トランジスタＱ１のベースと接地の間に設けられる。

第２トランジスタＱ２および第１抵抗Ｒ１は、第１トランジスタＱ１と同一半導体基板上において、第１トランジスタＱ１と隣接した領域に配置することが望ましい。

以上が半導体装置２００Ａの構成である。続いてその動作を説明する。図４（ａ）〜（ｃ）は、図３の出力回路１３０Ａのシミュレーション結果を示す図である。図４（ａ）には入力電流Ｉ_ＩＮ、補償電流Ｉ_Ｔが、図４（ｂ）には入力電流Ｉ_ＩＮ、第１トランジスタＱ１のベース電流Ｉ_Ｂ１が、図４（ｃ）には、（i）図３の第１トランジスタＱ１のコレクタ電流Ｉ_Ｃ１および（ii）図１のトランジスタＱ３１のコレクタ電流Ｉ_Ｃ３１が示される。

入力電流Ｉ_ＩＮは常温（３０℃）付近で温度変動が小さくなるように設計される。第２トランジスタＱ２のベースエミッタ間電圧Ｖ_ＢＥは、負の温度特性を有する。第１抵抗Ｒ１の電圧Ｖ_Ｒ１は、第１トランジスタＱ１のベース電圧Ｖ_Ｂ１を用いて、式（１）で表され、第１抵抗Ｒ１に流れる電流Ｉ_Ｒ１は、式（２）で表される。
Ｖ_Ｒ１＝Ｖ_Ｂ１−Ｖ_ＢＥ …（１）
Ｉ_Ｒ１＝Ｖ_Ｒ１／Ｒ１＝（Ｖ_Ｂ１−Ｖ_ＢＥ）／Ｒ１ …（２）

ここでＶ_Ｂ１を一定と仮定すれば、電流Ｉ_Ｒ１は正の温度特性を有する。電流Ｉ_Ｒ１は第２トランジスタＱ２のコレクタ電流Ｉ_Ｃ２およびベース電流Ｉ_Ｂ２の合計であり、補償電流Ｉ_Ｔに相当する。つまり第２トランジスタＱ２は、温度が高いほどより多くの補償電流Ｉ_Ｔを接地に流し、第１トランジスタＱ１のベース電流Ｉ_Ｂ１（＝Ｉ_ＩＮ−Ｉ_Ｔ）を減少させる。これによりコレクタ電流Ｉ_Ｃ１の増加を抑制し、信頼性を高めることができる。

また出力回路１３０Ａによれば、サーミスタが不要となるため、コスト、回路面積を削減できる。

加えて図３の出力回路１３０Ａによれば以下の効果が得られる。非発熱状態においても、第１トランジスタＱ１のベースエミッタ間電圧Ｖ_ＢＥが増大すると、第２トランジスタＱ２のベースエミッタ間電圧Ｖ_ＢＥも増大するため、第２トランジスタＱ２のコレクタ電流Ｉ_Ｃ２が増加し、これが第１トランジスタＱ１のベース電流Ｉ_Ｂ１を減少させるように作用する。これにより非発熱状態においても、コレクタ電流Ｉ_Ｃ１の増大を抑制することができる。

（第２の実施の形態）
図５は、第２の実施の形態に係る半導体装置２００Ｂの回路図である。半導体装置２００Ｂはその出力段に、出力回路１３０Ｂを備える。出力回路１３０Ｂは、ＯＵＴ端子、第３トランジスタＱ３、温度補償回路１３２Ｂ、第４抵抗Ｒ４を備え、ひとつの半導体基板に集積化される。

第３トランジスタＱ３は、エミッタが接地、コレクタがＯＵＴ端子と接続されるＮＰＮ型バイポーラトランジスタである。温度補償回路１３２Ｂは第３トランジスタＱ３のベースと接続され、温度が高いほど大きな補償電流Ｉ_Ｔをシンクする。温度補償回路１３２Ｂは、第４トランジスタＱ４、第５トランジスタＱ５、第３抵抗Ｒ３、電流源ＣＳを備える。

第４トランジスタＱ４は、コレクタが第３トランジスタＱ３のベースと接続され、エミッタが接地される。第５トランジスタＱ５は、エミッタが接地され、コレクタが第４トランジスタＱ４のベースと接続される。第３抵抗Ｒ３は、一端が第５トランジスタＱ５のコレクタと接続され、他端が第５トランジスタＱ５のベースと接続される。電流源ＣＳは、第３抵抗Ｒ３の他端と接続され、定電流Ｉ_１を供給する。好ましくは第４トランジスタＱ４、第５トランジスタＱ５および第３抵抗Ｒ３は、第３トランジスタＱ３と同一半導体基板上において、第３トランジスタＱ３と隣接した領域に配置される。第４抵抗Ｒ４は、第３トランジスタＱ３のベースと接地の間に設けられる。第４トランジスタＱ４のコレクタ電流Ｉ_Ｃ４は、補償電流Ｉ_Ｔに相当する。

以上が半導体装置２００Ｂの構成である。続いてその動作を説明する。

第４トランジスタＱ４は、そのコレクタ電流Ｉ_Ｃ４により第３トランジスタＱ３のベース電流Ｉ_Ｂ３の一部を別経路に引き抜くよう配置される。そして、第４トランジスタＱ４のベースには、電流源ＣＳ１が生成する電流Ｉ_１から、第５トランジスタＱ５のコレクタ電流Ｉ_Ｃ５およびベース電流Ｉ_Ｂ５の合計を減じた電流が流れる。

第５トランジスタＱ５の温度特性により、高温状態において、ベース電流Ｉ_Ｂ５およびコレクタ電流Ｉ_Ｂ６は減少し、第４トランジスタＱ４のベース電流Ｉ_Ｂ４が増加する。つまり第４トランジスタＱ４のコレクタ電流Ｉ_Ｃ４は増大するため、第３トランジスタＱ３のベース電流Ｉ_Ｂ３は減少する。かくして高温時の第３トランジスタＱ３のコレクタ電流Ｉ_Ｃ３の増加を抑制できる。

また出力回路１３０Ｂによれば、サーミスタが不要となるため、コスト、回路面積を削減できる。

（用途）
続いて、第１あるいは第２の実施の形態に係る半導体装置（２００と総称する）の用途を説明する。図６は、半導体装置２００の回路図である。半導体装置２００は、汎用コンパレータ回路である。半導体装置２００は、差動入力段１１０、増幅段１２０、出力回路１３０を備え、ひとつの半導体基板に集積化される。

差動入力端子ＩＮＰ／ＩＮＮには、外部からの入力信号Ｖ_Ｐ／Ｖ_Ｎが入力される。電源端子ＶＣＣには電源電圧Ｖ_ＣＣが、接地端子ＧＮＤには接地電圧Ｖ_ＳＳが供給される。差動入力段１１０はＩＮＰ／ＩＮＮの入力信号を受ける。増幅段１２０は、差動入力段１１０の出力信号を増幅する。半導体装置２００の出力段には、出力回路１３０Ａ、もしくは１３０Ｂ（以下１３０と総称する）が設けられる。出力回路１３０は、増幅段１２０の出力信号Ｉ_ＩＮに応じて、ＯＵＴ端子の電気的状態を変化させる。差動入力段１１０、増幅段１２０の構成は特に限定されず、公知の様々な回路を採用することができる。

Ｖ_Ｐ＜Ｖ_Ｎのとき、差動入力段１１０の出力電流Ｉ_Ａは実質的にゼロであり、出力回路１３０への入力電流Ｉ_ＩＮもゼロとなる。したがって第１トランジスタＱ１はターンオフであり、ＯＵＴ端子はハイインピーダンス状態となる。

反対にＶ_Ｐ＞Ｖ_Ｎのとき、差動入力段１１０の出力電流Ｉ_Ａは増加し、出力回路１３０へ入力電流Ｉ_ＩＮが流れる。したがって第１トランジスタＱ１（Ｑ３）はターンオンし、ＯＵＴ端子はローレベル電圧となる。このとき、第１トランジスタＱ１（Ｑ３）のベース電流Ｉ_Ｂ１（Ｉ_Ｂ３）は、高温時に減少するように温度補償回路１３２Ａ（１３２Ｂ）によって補償される。

図７は、図６の半導体装置２００のレイアウト図である。図７の半導体装置２００は、２チャンネルの電圧コンパレータＣＨ１，ＣＨ２を内蔵する。電圧コンパレータＣＨの構成は、図６に示した通りである。各チャンネルにおいて出力回路１３０の第１トランジスタＱ１は、ＯＵＴ端子の近傍に配置される。また温度補償回路１３２は、第１トランジスタＱ１と隣接する領域に配置される。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

出力回路１３０の用途は、電圧コンパレータに限定されず、オープンコレクタ形式のさまざまな回路に適用可能である。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

２００…半導体装置、１１０…差動入力段、１２０…増幅段、１３０…出力回路、１３２…温度補償回路、Ｑ１…第１トランジスタ、Ｑ２…第２トランジスタ、Ｑ３…第３トランジスタ、Ｑ４…第４トランジスタ、Ｑ５…第５トランジスタ、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗、Ｒ４…第４抵抗。

Claims (16)

1. オープンコレクタ形式の出力回路であって、
   出力端子と、
   エミッタが接地、コレクタが前記出力端子と接続されるＮＰＮ型バイポーラトランジスタである第１トランジスタと、
   コレクタおよびベースが、前記第１トランジスタのベースと接続されるＮＰＮ型バイポーラトランジスタである第２トランジスタと、
   前記第２トランジスタのエミッタと接地の間に設けられる第１抵抗と、
   を備えることを特徴とする出力回路。
2. 前記第２トランジスタおよび前記第１抵抗は、前記第１トランジスタと同一半導体基板上において、前記第１トランジスタと隣接した領域に配置されることを特徴とする請求項１に記載の出力回路。
3. 前記第１トランジスタのベースと接地の間に設けられる第２抵抗をさらに備えることを特徴とする請求項１または２に記載の出力回路。
4. ひとつの半導体基板に集積化されることを特徴とする請求項１から３のいずれかに記載の出力回路。
5. 半導体装置であって、
   出力端子と、
   差動入力段と、
   前記差動入力段の出力信号を増幅する増幅段と、
   前記増幅段の出力信号に応じて前記出力端子の電気的状態を変化させるオープンコレクタ形式の出力段と、
   を備え、
   前記出力段は、
   エミッタが接地、コレクタが前記出力端子と接続されるＮＰＮ型バイポーラトランジスタである第１トランジスタと、
   コレクタおよびベースが、前記第１トランジスタのベースと接続されるＮＰＮ型バイポーラトランジスタである第２トランジスタと、
   前記第２トランジスタのエミッタと接地の間に設けられる第１抵抗と、
   を備えることを特徴とする半導体装置。
6. 前記第２トランジスタおよび前記第１抵抗は、前記第１トランジスタと同一半導体基板上において、前記第１トランジスタと隣接した領域に配置されることを特徴とする請求項５に記載の半導体装置。
7. 前記第１トランジスタのベースと接地の間に設けられる第２抵抗をさらに備えることを特徴とする請求項５または６に記載の半導体装置。
8. ひとつの半導体基板に集積化されることを特徴とする請求項５から７のいずれかに記載の半導体装置。
9. オープンコレクタ形式の出力回路であって、
   出力端子と、
   エミッタが接地、コレクタが前記出力端子と接続されるＮＰＮ型バイポーラトランジスタである第３トランジスタと、
   コレクタが前記第３トランジスタのベースと接続され、エミッタが接地される第４トランジスタと、
   エミッタが接地され、コレクタが前記第４トランジスタのベースと接続される第５トランジスタと、
   一端が前記第５トランジスタのコレクタと接続され、他端が前記第５トランジスタのベースと接続される第３抵抗と、
   前記第３抵抗の他端と接続される電流源と、
   を備えることを特徴とする出力回路。
10. 前記第４トランジスタ、前記第５トランジスタおよび前記第３抵抗は、前記第３トランジスタと同一半導体基板上において、前記第３トランジスタと隣接した領域に配置されることを特徴とする請求項９に記載の出力回路。
11. 前記第３トランジスタのベースと接地の間に設けられる第４抵抗をさらに備えることを特徴とする請求項９または１０に記載の出力回路。
12. ひとつの半導体基板に集積化されることを特徴とする請求項９から１１のいずれかに記載の出力回路。
13. 半導体装置であって、
    出力端子と、
    差動入力段と、
    前記差動入力段の出力信号を増幅する増幅段と、
    前記増幅段の出力信号に応じて前記出力端子の電気的状態を変化させるオープンコレクタ形式の出力段と、
    を備え、
    前記出力段は、
    エミッタが接地、コレクタが前記出力端子と接続されるＮＰＮ型バイポーラトランジスタである第３トランジスタと、
    コレクタが前記第３トランジスタのベースと接続され、エミッタが接地される第４トランジスタと、
    エミッタが接地され、コレクタが前記第４トランジスタのベースと接続される第５トランジスタと、
    一端が前記第５トランジスタのコレクタと接続され、他端が前記第５トランジスタのベースと接続される第３抵抗と、
    前記第３抵抗の他端と接続される電流源と、
    を備えることを特徴とする半導体装置。
14. 前記第４トランジスタ、前記第５トランジスタおよび前記第３抵抗は、前記第３トランジスタと同一半導体基板上において、前記第３トランジスタと隣接した領域に配置されることを特徴とする請求項１３に記載の半導体装置。
15. 前記第３トランジスタのベースと接地の間に設けられる第４抵抗をさらに備えることを特徴とする請求項１３または１４に記載の半導体装置。
16. ひとつの半導体基板に集積化されることを特徴とする請求項１３から１５のいずれかに記載の半導体装置。

Images