JPH06152271A - バッファ回路 - Google Patents
バッファ回路Info
- Publication number
- JPH06152271A JPH06152271A JP4314270A JP31427092A JPH06152271A JP H06152271 A JPH06152271 A JP H06152271A JP 4314270 A JP4314270 A JP 4314270A JP 31427092 A JP31427092 A JP 31427092A JP H06152271 A JPH06152271 A JP H06152271A
- Authority
- JP
- Japan
- Prior art keywords
- pnp
- base
- current
- transistor
- buffer circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 オフセット電圧を低減した高精度のバッファ
回路を提供する。 【構成】 ベースとコレクタを接続したＰＮＰトランジ
スタＱ1 と、該ＰＮＰトランジスタＱ1 のベースにベー
スを接続したＰＮＰトランジスタＱ2 とからなる能動負
荷を備えたバッファ回路において、ＰＮＰトランジスタ
Ｑ1 のベースにベースを接続したＰＮＰトランジスタＱ
101 と、該ＰＮＰトランジスタＱ101 のコレクタにエミ
ッタを接続したＰＮＰトランジスタＱ102 と、該ＰＮＰ
トランジスタＱ102 のベースに入力を接続し、出力を前
記ＰＮＰトランジスタＱ1 のベースに接続した、ＮＰＮ
トランジスタＱ103 ，Ｑ104 とからなるカレントミラー
回路とでバッファ回路を構成する。
回路を提供する。 【構成】 ベースとコレクタを接続したＰＮＰトランジ
スタＱ1 と、該ＰＮＰトランジスタＱ1 のベースにベー
スを接続したＰＮＰトランジスタＱ2 とからなる能動負
荷を備えたバッファ回路において、ＰＮＰトランジスタ
Ｑ1 のベースにベースを接続したＰＮＰトランジスタＱ
101 と、該ＰＮＰトランジスタＱ101 のコレクタにエミ
ッタを接続したＰＮＰトランジスタＱ102 と、該ＰＮＰ
トランジスタＱ102 のベースに入力を接続し、出力を前
記ＰＮＰトランジスタＱ1 のベースに接続した、ＮＰＮ
トランジスタＱ103 ，Ｑ104 とからなるカレントミラー
回路とでバッファ回路を構成する。
Description
【０００１】
【産業上の利用分野】この発明は、バッファ回路、特に
オフセット電圧を低減するバッファ回路に関する。
オフセット電圧を低減するバッファ回路に関する。
【０００２】
【従来の技術】一般に、バッファ回路は、インピーダン
ス変換のために頻繁に用いられている。図３に、従来の
一般的なバッファ回路の構成例を示す。図において、Ｑ
1 ，Ｑ2 はＰＮＰ型バイポーラトランジスタ（以下、Ｐ
ＮＰトランジスタという）であり、Ｑ3 ，Ｑ4 ，Ｑ5 は
ＮＰＮ型バイポーラトランジスタ（以下、ＮＰＮトラン
ジスタという）である。そして、ＰＮＰトランジスタＱ
1 のベースはコレクタと接続され、エミッタは高電位側
電源に、コレクタはＮＰＮトランジスタＱ3 のコレクタ
と容量Ｃ1 の一端にそれぞれ接続されている。ＰＮＰト
ランジスタＱ2 のベースはＰＮＰトランジスタＱ1 のベ
ースに、エミッタは高電位側電源に、コレクタは容量Ｃ
1 の他端とＮＰＮトランジスタＱ4 のコレクタとＮＰＮ
トランジスタＱ5 のベースにそれぞれ接続されている。
ＮＰＮトランジスタＱ3 のベースは入力端子３に、エミ
ッタは他端を低電位側電源に接続した電流源５の一端に
それぞれ接続し、またＮＰＮトランジスタＱ4 のベース
は出力端子４とＮＰＮトランジスタＱ5 のエミッタと他
端を低電位側電源に接続した電流源６の一端に、エミッ
タは前記電流源５の一端にそれぞれ接続されており、ま
たＮＰＮトランジスタＱ5 のコレクタは高電位側電源に
接続されている。なお図３において、１は高電位側電源
端子で、２は低電位側電源端子である。
ス変換のために頻繁に用いられている。図３に、従来の
一般的なバッファ回路の構成例を示す。図において、Ｑ
1 ，Ｑ2 はＰＮＰ型バイポーラトランジスタ（以下、Ｐ
ＮＰトランジスタという）であり、Ｑ3 ，Ｑ4 ，Ｑ5 は
ＮＰＮ型バイポーラトランジスタ（以下、ＮＰＮトラン
ジスタという）である。そして、ＰＮＰトランジスタＱ
1 のベースはコレクタと接続され、エミッタは高電位側
電源に、コレクタはＮＰＮトランジスタＱ3 のコレクタ
と容量Ｃ1 の一端にそれぞれ接続されている。ＰＮＰト
ランジスタＱ2 のベースはＰＮＰトランジスタＱ1 のベ
ースに、エミッタは高電位側電源に、コレクタは容量Ｃ
1 の他端とＮＰＮトランジスタＱ4 のコレクタとＮＰＮ
トランジスタＱ5 のベースにそれぞれ接続されている。
ＮＰＮトランジスタＱ3 のベースは入力端子３に、エミ
ッタは他端を低電位側電源に接続した電流源５の一端に
それぞれ接続し、またＮＰＮトランジスタＱ4 のベース
は出力端子４とＮＰＮトランジスタＱ5 のエミッタと他
端を低電位側電源に接続した電流源６の一端に、エミッ
タは前記電流源５の一端にそれぞれ接続されており、ま
たＮＰＮトランジスタＱ5 のコレクタは高電位側電源に
接続されている。なお図３において、１は高電位側電源
端子で、２は低電位側電源端子である。
【０００３】次に、このように構成されているバッファ
回路の動作について説明する。まず、ＰＮＰトランジス
タＱ1 ，Ｑ2 の特性が等しいと仮定すると、ＰＮＰトラ
ンジスタＱ1 ，Ｑ2 のコレクタ電流ＩC1，ＩC2は、次式
（１）で表される。 ＩC1＝ＩC2＝ＩC ・・・・・（１） またＰＮＰトランジスタＱ1 ，Ｑ2 のベース電流ＩB1，
ＩB2は、次式（２）で表される。 ＩB1＝ＩB2＝ＩB ・・・・・（２）
回路の動作について説明する。まず、ＰＮＰトランジス
タＱ1 ，Ｑ2 の特性が等しいと仮定すると、ＰＮＰトラ
ンジスタＱ1 ，Ｑ2 のコレクタ電流ＩC1，ＩC2は、次式
（１）で表される。 ＩC1＝ＩC2＝ＩC ・・・・・（１） またＰＮＰトランジスタＱ1 ，Ｑ2 のベース電流ＩB1，
ＩB2は、次式（２）で表される。 ＩB1＝ＩB2＝ＩB ・・・・・（２）
【０００４】ここで、ＮＰＮトランジスタＱ5 のベース
電流ＩB5とおき、バッファ回路が正常に動作していると
すると、ＮＰＮトランジスタＱ3 ，Ｑ4 のコレクタ電流
ＩC3，ＩC4は、それぞれ次式（３），（４）で表すこと
ができる。 ＩC3＝ＩC ＋２ＩB ・・・・・（３） ＩC4＝ＩC −ＩB5 ・・・・・（４）
電流ＩB5とおき、バッファ回路が正常に動作していると
すると、ＮＰＮトランジスタＱ3 ，Ｑ4 のコレクタ電流
ＩC3，ＩC4は、それぞれ次式（３），（４）で表すこと
ができる。 ＩC3＝ＩC ＋２ＩB ・・・・・（３） ＩC4＝ＩC −ＩB5 ・・・・・（４）
【０００５】したがって、ＮＰＮトランジスタＱ3 ，Ｑ
4 のベース・エミッタ間電圧ＶBE3，ＶBE4 は、それぞ
れ次式（５），（６）で表される。 ＶBE3 ＝ＶT ｌｎ［（ＩC ＋２ＩB ）／ＩS ］ ・・・・・（５） ＶBE4 ＝ＶT ｌｎ［（ＩC −ＩB5）／ＩS ］ ・・・・・（６） ここで、ＶT は次式（７）で表される。 ＶT ＝ｋＴ／ｑ ・・・・・（７） ｋ ：ボルツマン定数 Ｔ ：絶対温度 ｑ ：電子の電荷量 ＩS ：トランジスタの逆方向飽和電流
4 のベース・エミッタ間電圧ＶBE3，ＶBE4 は、それぞ
れ次式（５），（６）で表される。 ＶBE3 ＝ＶT ｌｎ［（ＩC ＋２ＩB ）／ＩS ］ ・・・・・（５） ＶBE4 ＝ＶT ｌｎ［（ＩC −ＩB5）／ＩS ］ ・・・・・（６） ここで、ＶT は次式（７）で表される。 ＶT ＝ｋＴ／ｑ ・・・・・（７） ｋ ：ボルツマン定数 Ｔ ：絶対温度 ｑ ：電子の電荷量 ＩS ：トランジスタの逆方向飽和電流
【０００６】次に、入力電圧をＶi 、出力電圧をＶo と
すると、次式（８）が成立する。 Ｖi −ＶBE3 ＝Ｖo −ＶBE4 ・・・・・（８） したがって、オフセット電圧ΔＶは、次式（９）で表さ
れる。 ΔＶ＝Ｖo −Ｖi ＝ＶBE4 −ＶBE3 ＝ＶT ｌｎ［（ＩC −ＩB5）／（ＩC ＋２ＩB ）］ ・・・・・（９）
すると、次式（８）が成立する。 Ｖi −ＶBE3 ＝Ｖo −ＶBE4 ・・・・・（８） したがって、オフセット電圧ΔＶは、次式（９）で表さ
れる。 ΔＶ＝Ｖo −Ｖi ＝ＶBE4 −ＶBE3 ＝ＶT ｌｎ［（ＩC −ＩB5）／（ＩC ＋２ＩB ）］ ・・・・・（９）
【０００７】
【発明が解決しようとする課題】上記従来のバッファ回
路においては、上記（９）式からわかるように、ＰＮＰ
トランジスタＱ1 ，Ｑ2 の特性を等しくしても、ＰＮＰ
トランジスタＱ1 ，Ｑ2のベース電流の和（２ＩB ）及
びＮＰＮトランジスタＱ5 ののベース電流ＩB5によりオ
フセット電圧が発生してしまうという問題点がある。
路においては、上記（９）式からわかるように、ＰＮＰ
トランジスタＱ1 ，Ｑ2 の特性を等しくしても、ＰＮＰ
トランジスタＱ1 ，Ｑ2のベース電流の和（２ＩB ）及
びＮＰＮトランジスタＱ5 ののベース電流ＩB5によりオ
フセット電圧が発生してしまうという問題点がある。
【０００８】本発明は、従来のバッファ回路における上
記問題点を解消するためになされたもので、オフセット
電圧を低減した高精度なバッファ回路を提供することを
目的とする。
記問題点を解消するためになされたもので、オフセット
電圧を低減した高精度なバッファ回路を提供することを
目的とする。
【０００９】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、ベースとコレクタを接続した第
１のＰＮＰトランジスタと、該第１のＰＮＰトランジス
タのベースにベースを接続した第２のＰＮＰトランジス
タとからなる能動負荷を具備するバッファ回路におい
て、前記第１のＰＮＰトランジスタのベースにベースを
接続した第３のＰＮＰトランジスタと、該第３のＰＮＰ
トランジスタのコレクタにエミッタを接続した第４のＰ
ＮＰトランジスタと、該第４のＰＮＰトランジスタのベ
ースに入力を接続し、出力を前記第１のＰＮＰトランジ
スタのベースに接続したカレントミラー回路とを設けて
構成するものである。
決するため、本発明は、ベースとコレクタを接続した第
１のＰＮＰトランジスタと、該第１のＰＮＰトランジス
タのベースにベースを接続した第２のＰＮＰトランジス
タとからなる能動負荷を具備するバッファ回路におい
て、前記第１のＰＮＰトランジスタのベースにベースを
接続した第３のＰＮＰトランジスタと、該第３のＰＮＰ
トランジスタのコレクタにエミッタを接続した第４のＰ
ＮＰトランジスタと、該第４のＰＮＰトランジスタのベ
ースに入力を接続し、出力を前記第１のＰＮＰトランジ
スタのベースに接続したカレントミラー回路とを設けて
構成するものである。
【００１０】このように構成したバッファ回路において
は、第１のＰＮＰトランジスタのコレクタ電流を第３の
ＰＮＰトランジスタによりミラー出力し、この第３のＰ
ＮＰトランジスタのコレクタ電流を第４のＰＮＰトラン
ジスタに流す。そして第４のＰＮＰトランジスタのベー
ス電流をカレントミラー回路に入力し、第１，第２及び
第３のＰＮＰトランジスタのベース電流をカレントミラ
ー回路で相殺させる。これによりオフセット電圧を低減
することが可能となる。
は、第１のＰＮＰトランジスタのコレクタ電流を第３の
ＰＮＰトランジスタによりミラー出力し、この第３のＰ
ＮＰトランジスタのコレクタ電流を第４のＰＮＰトラン
ジスタに流す。そして第４のＰＮＰトランジスタのベー
ス電流をカレントミラー回路に入力し、第１，第２及び
第３のＰＮＰトランジスタのベース電流をカレントミラ
ー回路で相殺させる。これによりオフセット電圧を低減
することが可能となる。
【００１１】
【実施例】次に実施例について説明する。図１は、本発
明に係るバッファ回路の基本的な構成を示す回路構成図
である。図１において、Ｑ1 ，Ｑ2 ，Ｑ101 ，Ｑ102 は
ＰＮＰトランジスタであり、Ｑ3 ，Ｑ4 ，Ｑ5 ，
Ｑ103 ，Ｑ104 はＮＰＮトランジスタ、ｎはＮＰＮトラ
ンジスタＱ104 のエリア・ファクタ、Ｃ1 は容量、１は
高電位側電源端子で、２は低電位側電源端子、３は入力
端子、４は出力端子、５，６は電流源である。そして、
７はＰＮＰトランジスタＱ1 ，Ｑ2 、ＮＰＮトランジス
タＱ3 ，Ｑ4 、容量Ｃ1 及び電流源５，６により構成さ
れる基本バッファ回路で、図３に示した従来のバッファ
回路と同じ構成のものであるので、その詳細な構成の説
明は省略する。
明に係るバッファ回路の基本的な構成を示す回路構成図
である。図１において、Ｑ1 ，Ｑ2 ，Ｑ101 ，Ｑ102 は
ＰＮＰトランジスタであり、Ｑ3 ，Ｑ4 ，Ｑ5 ，
Ｑ103 ，Ｑ104 はＮＰＮトランジスタ、ｎはＮＰＮトラ
ンジスタＱ104 のエリア・ファクタ、Ｃ1 は容量、１は
高電位側電源端子で、２は低電位側電源端子、３は入力
端子、４は出力端子、５，６は電流源である。そして、
７はＰＮＰトランジスタＱ1 ，Ｑ2 、ＮＰＮトランジス
タＱ3 ，Ｑ4 、容量Ｃ1 及び電流源５，６により構成さ
れる基本バッファ回路で、図３に示した従来のバッファ
回路と同じ構成のものであるので、その詳細な構成の説
明は省略する。
【００１２】本発明は、この基本バッファ回路７に対し
て、ＰＮＰトランジスタＱ1 のコレクタ電流をミラー出
力するＰＮＰトランジスタＱ101 と、誤差電流と同量の
電流を発生させるＰＮＰトランジスタＱ102 及びＮＰＮ
トランジスタＱ103 ，Ｑ104を接続するものである。す
なわち、エミッタを高電位側電源に接続したＰＮＰトラ
ンジスタＱ101 のベースをＰＮＰトランジスタＱ1 のベ
ースに接続し、エミッタをＰＮＰトランジスタＱ101 の
コレクタに接続したＰＮＰトランジスタＱ102のコレク
タを低電位側電源に接続し、ＰＮＰトランジスタＱ102
のベースは、ベースをコレクタに接続しエミッタを低電
位側電源に接続したＮＰＮトランジスタＱ103 のコレク
タに接続する。またベースをＮＰＮトランジスタＱ103
のベースに接続し、エミッタを低電位側電源に接続した
ＮＰＮトランジスタＱ104 のコレクタをＰＮＰトランジ
スタＱ1 のコレクタに接続し、ＮＰＮトランジスタＱ
103，Ｑ104 とでカレントミラー回路を構成している。
て、ＰＮＰトランジスタＱ1 のコレクタ電流をミラー出
力するＰＮＰトランジスタＱ101 と、誤差電流と同量の
電流を発生させるＰＮＰトランジスタＱ102 及びＮＰＮ
トランジスタＱ103 ，Ｑ104を接続するものである。す
なわち、エミッタを高電位側電源に接続したＰＮＰトラ
ンジスタＱ101 のベースをＰＮＰトランジスタＱ1 のベ
ースに接続し、エミッタをＰＮＰトランジスタＱ101 の
コレクタに接続したＰＮＰトランジスタＱ102のコレク
タを低電位側電源に接続し、ＰＮＰトランジスタＱ102
のベースは、ベースをコレクタに接続しエミッタを低電
位側電源に接続したＮＰＮトランジスタＱ103 のコレク
タに接続する。またベースをＮＰＮトランジスタＱ103
のベースに接続し、エミッタを低電位側電源に接続した
ＮＰＮトランジスタＱ104 のコレクタをＰＮＰトランジ
スタＱ1 のコレクタに接続し、ＮＰＮトランジスタＱ
103，Ｑ104 とでカレントミラー回路を構成している。
【００１３】次に、このように構成したバッファ回路の
動作について説明する。ＰＮＰトランジスタＱ1 ，
Ｑ2 ，Ｑ101 ，Ｑ102 の特性が等しいと仮定すると、Ｐ
ＮＰトランジスタＱ1 ，Ｑ2 ，Ｑ101 のコレクタ電流Ｉ
C1，ＩC2，ＩC101は、次式（10）で表すことができる。 ＩC1＝ＩC2＝ＩC101＝ＩC ・・・・・（10） 同様にＰＮＰトランジスタＱ1 ，Ｑ2 ，Ｑ101 のベース
電流ＩB1，ＩB2，ＩB101は、次式（11）で表すことがで
きる。 ＩB1＝ＩB2＝ＩB101＝ＩB ・・・・・（11）
動作について説明する。ＰＮＰトランジスタＱ1 ，
Ｑ2 ，Ｑ101 ，Ｑ102 の特性が等しいと仮定すると、Ｐ
ＮＰトランジスタＱ1 ，Ｑ2 ，Ｑ101 のコレクタ電流Ｉ
C1，ＩC2，ＩC101は、次式（10）で表すことができる。 ＩC1＝ＩC2＝ＩC101＝ＩC ・・・・・（10） 同様にＰＮＰトランジスタＱ1 ，Ｑ2 ，Ｑ101 のベース
電流ＩB1，ＩB2，ＩB101は、次式（11）で表すことがで
きる。 ＩB1＝ＩB2＝ＩB101＝ＩB ・・・・・（11）
【００１４】次に、ＰＮＰトランジスタＱ102 のベース
電流ＩB102は、次式（12）で表すことができる。 ＩB102≒ＩB101＝ＩB ・・・・・（12） ここで、ＮＰＮトランジスタＱ104 のエリア・ファクタ
ｎを、 ｎ＝３ ・・・・・（13） とおくと、ＮＰＮトランジスタＱ104 のコレクタ電流Ｉ
C104は、ＮＰＮトランジスタＱ103 ，Ｑ104 によって構
成されるカレントミラー回路により、次式（14）で表さ
れる。 ＩC104≒３ＩB ・・・・・（14）
電流ＩB102は、次式（12）で表すことができる。 ＩB102≒ＩB101＝ＩB ・・・・・（12） ここで、ＮＰＮトランジスタＱ104 のエリア・ファクタ
ｎを、 ｎ＝３ ・・・・・（13） とおくと、ＮＰＮトランジスタＱ104 のコレクタ電流Ｉ
C104は、ＮＰＮトランジスタＱ103 ，Ｑ104 によって構
成されるカレントミラー回路により、次式（14）で表さ
れる。 ＩC104≒３ＩB ・・・・・（14）
【００１５】したがって、ＮＰＮトランジスタＱ3 のコ
レクタ電流ＩC3は、次式（15）で表すことができる。 ＩC3＝ＩC ＋３ＩB −ＩC104 ≒ＩC ・・・・・（15） したがって、ＮＰＮトランジスタＱ3 のベース・エミッ
タ間電圧ＶBE3 は、次式（16）で表される。 ＶBE3 ＝ＶT ｌｎ（ＩC ／ＩS ） ・・・・・（16） そして、ＮＰＮトランジスタＱ4 のベース・エミッタ間
電圧ＶBE4 は前記（６）式と同様であるので、オフセッ
ト電圧ΔＶは、次式（17）で表される。 ΔＶ＝Ｖo −Ｖi ＝ＶBE4 −ＶBE3 ＝ＶT ｌｎ［（ＩC −ＩB5）／ＩC ］ ＝ＶT ｌｎ（１−ＩB5／ＩC ） ・・・・・（17）
レクタ電流ＩC3は、次式（15）で表すことができる。 ＩC3＝ＩC ＋３ＩB −ＩC104 ≒ＩC ・・・・・（15） したがって、ＮＰＮトランジスタＱ3 のベース・エミッ
タ間電圧ＶBE3 は、次式（16）で表される。 ＶBE3 ＝ＶT ｌｎ（ＩC ／ＩS ） ・・・・・（16） そして、ＮＰＮトランジスタＱ4 のベース・エミッタ間
電圧ＶBE4 は前記（６）式と同様であるので、オフセッ
ト電圧ΔＶは、次式（17）で表される。 ΔＶ＝Ｖo −Ｖi ＝ＶBE4 −ＶBE3 ＝ＶT ｌｎ［（ＩC −ＩB5）／ＩC ］ ＝ＶT ｌｎ（１−ＩB5／ＩC ） ・・・・・（17）
【００１６】したがって、上記（17）式からわかるよう
に、オフセット電圧ΔＶには、ＰＮＰトランジスタ
Ｑ1 ，Ｑ2 のベース電流ＩB による誤差は生ぜず、全体
としてオフセット電圧は低減される。
に、オフセット電圧ΔＶには、ＰＮＰトランジスタ
Ｑ1 ，Ｑ2 のベース電流ＩB による誤差は生ぜず、全体
としてオフセット電圧は低減される。
【００１７】次に具体的な実施例を示す回路構成図で、
図１に示した基本的な構成のバッファ回路と同一部分に
は同一符号を付して示し、その説明は省略する。この実
施例の基本的な実施例と異なる点は、ＰＮＰトランジス
タＱ1 ，Ｑ2 ，Ｑ101 のエミッタと高電位側電源との間
に、それぞれ抵抗Ｒ1 ，Ｒ2 ，Ｒ101 を接続して構成
し、アーリー対策を施した点で、ＰＮＰトランジスタＱ
1 ，Ｑ2 ，ＮＰＮトランジスタＱ3 ，Ｑ4 ，容量Ｃ1 ，
抵抗Ｒ1 ，Ｒ2 及び電流源５，６で、アーリー対策を施
した基本バッファ回路８を構成している。
図１に示した基本的な構成のバッファ回路と同一部分に
は同一符号を付して示し、その説明は省略する。この実
施例の基本的な実施例と異なる点は、ＰＮＰトランジス
タＱ1 ，Ｑ2 ，Ｑ101 のエミッタと高電位側電源との間
に、それぞれ抵抗Ｒ1 ，Ｒ2 ，Ｒ101 を接続して構成
し、アーリー対策を施した点で、ＰＮＰトランジスタＱ
1 ，Ｑ2 ，ＮＰＮトランジスタＱ3 ，Ｑ4 ，容量Ｃ1 ，
抵抗Ｒ1 ，Ｒ2 及び電流源５，６で、アーリー対策を施
した基本バッファ回路８を構成している。
【００１８】このように構成した実施例の動作は、図１
に示した基本的な実施例と実質的に同じであるが、その
動作の概要を述べると次のとおりである。ＰＮＰトラン
ジスタＱ1 のコレクタ電流ＩC1は、カレントミラー回路
を構成するＰＮＰトランジスタＱ101 のコレクタ電流Ｉ
C101としてミラー出力する。このＰＮＰトランジスタＱ
101 のコレクタ電流ＩC101をＰＮＰトランジスタＱ102
に流す。そしてＰＮＰトランジスタＱ102 のベース電流
ＩB102を、ＮＰＮトランジスタＱ103 及びＱ104 で構成
されているカレントミラー回路に入力し、ＰＮＰトラン
ジスタＱ1 ，Ｑ2 ，Ｑ101 のベース電流を、ＮＰＮトラ
ンジスタＱ103 ，Ｑ104 からなるカレントミラー回路に
より相殺させるようになっている。この実施例では、Ｐ
ＮＰトランジスタＱ1 ，Ｑ2 ，Ｑ101 のエミッタに抵抗
Ｒ1 ，Ｒ2 ，Ｒ101 が接続されているため、ＰＮＰトラ
ンジスタＱ1 ，Ｑ2 ，Ｑ101 のアーリー効果が抑制さ
れ、更にオフセット電圧を低減することが可能となる。
に示した基本的な実施例と実質的に同じであるが、その
動作の概要を述べると次のとおりである。ＰＮＰトラン
ジスタＱ1 のコレクタ電流ＩC1は、カレントミラー回路
を構成するＰＮＰトランジスタＱ101 のコレクタ電流Ｉ
C101としてミラー出力する。このＰＮＰトランジスタＱ
101 のコレクタ電流ＩC101をＰＮＰトランジスタＱ102
に流す。そしてＰＮＰトランジスタＱ102 のベース電流
ＩB102を、ＮＰＮトランジスタＱ103 及びＱ104 で構成
されているカレントミラー回路に入力し、ＰＮＰトラン
ジスタＱ1 ，Ｑ2 ，Ｑ101 のベース電流を、ＮＰＮトラ
ンジスタＱ103 ，Ｑ104 からなるカレントミラー回路に
より相殺させるようになっている。この実施例では、Ｐ
ＮＰトランジスタＱ1 ，Ｑ2 ，Ｑ101 のエミッタに抵抗
Ｒ1 ，Ｒ2 ，Ｒ101 が接続されているため、ＰＮＰトラ
ンジスタＱ1 ，Ｑ2 ，Ｑ101 のアーリー効果が抑制さ
れ、更にオフセット電圧を低減することが可能となる。
【００１９】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、オフセット電圧が低減された高精度の
バッファ回路を実現することができる。
本発明によれば、オフセット電圧が低減された高精度の
バッファ回路を実現することができる。
【図１】本発明に係るバッファ回路の基本的な構成を示
す回路構成図である。
す回路構成図である。
【図２】本発明の具体的な実施例を示す回路構成図であ
る。
る。
【図３】従来のバッファ回路の構成例を示す回路構成図
である。
である。
１ 高電位側電源端子 ２ 低電位側電源端子 ３ 入力端子 ４ 出力端子 ５，６ 電流源 ７ 基本バッファ回路 ８ アーリー効果対策を施した基本バッファ回路 Ｑ1 ，Ｑ2 ，Ｑ101 ，Ｑ102 ＰＮＰトランジスタ Ｑ3 ，Ｑ4 ，Ｑ5 ，Ｑ103 ，Ｑ104 ＮＰＮトランジス
タ Ｃ1 容量 Ｒ1 ，Ｒ2 ，Ｒ3 抵抗 ｎ ＮＰＮトランジスタＱ104 のエリア・ファクタ
タ Ｃ1 容量 Ｒ1 ，Ｒ2 ，Ｒ3 抵抗 ｎ ＮＰＮトランジスタＱ104 のエリア・ファクタ
Claims (1)
- 【請求項１】 ベースとコレクタを接続した第１のＰＮ
Ｐ型バイポーラトランジスタと、該第１のＰＮＰ型バイ
ポーラトランジスタのベースにベースを接続した第２の
ＰＮＰ型バイポーラトランジスタとからなる能動負荷を
具備するバッファ回路において、前記第１のＰＮＰ型バ
イポーラトランジスタのベースにベースを接続した第３
のＰＮＰ型バイポーラトランジスタと、該第３のＰＮＰ
型バイポーラトランジスタのコレクタにエミッタを接続
した第４のＰＮＰ型バイポーラトランジスタと、該第４
のＰＮＰ型バイポーラトランジスタのベースに入力を接
続し、出力を前記第１のＰＮＰ型バイポーラトランジス
タのベースに接続したカレントミラー回路とを備えたこ
とを特徴とするバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4314270A JPH06152271A (ja) | 1992-10-30 | 1992-10-30 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4314270A JPH06152271A (ja) | 1992-10-30 | 1992-10-30 | バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152271A true JPH06152271A (ja) | 1994-05-31 |
Family
ID=18051343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4314270A Withdrawn JPH06152271A (ja) | 1992-10-30 | 1992-10-30 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152271A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015035683A (ja) * | 2013-08-08 | 2015-02-19 | 新日本無線株式会社 | 演算増幅器 |
-
1992
- 1992-10-30 JP JP4314270A patent/JPH06152271A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015035683A (ja) * | 2013-08-08 | 2015-02-19 | 新日本無線株式会社 | 演算増幅器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH027522B2 (ja) | ||
| JP2869664B2 (ja) | 電流増幅器 | |
| US4928073A (en) | DC amplifier | |
| JPH06152271A (ja) | バッファ回路 | |
| JP2644191B2 (ja) | バッファアンプ | |
| JPH09105763A (ja) | コンパレータ回路 | |
| JPS62117403A (ja) | カレントミラ−回路 | |
| JPH06303051A (ja) | バッファ回路 | |
| JP6887672B2 (ja) | 演算増幅器 | |
| JPH0535613Y2 (ja) | ||
| JPH06326526A (ja) | トランジスタの制御電流補償用回路装置 | |
| JPH0326670Y2 (ja) | ||
| JPH04215315A (ja) | レベルシフト回路 | |
| JPH0115224Y2 (ja) | ||
| JP3294355B2 (ja) | 電流源回路 | |
| JP2567135B2 (ja) | 複合電流ミラー回路 | |
| JP2609617B2 (ja) | 電流発生回路 | |
| JPH0514075A (ja) | 差動増幅回路 | |
| JPH01278108A (ja) | 差動増幅回路 | |
| JPH051647B2 (ja) | ||
| JPH0353804B2 (ja) | ||
| JPH10161760A (ja) | 定電圧発生回路 | |
| JPH04183007A (ja) | バッファ回路 | |
| JPH1188148A (ja) | Ｅｃｌ論理回路 | |
| JPH06310951A (ja) | 差動アンプ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |