JPH04183007A - バッファ回路 - Google Patents
バッファ回路Info
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- JPH04183007A JPH04183007A JP2311277A JP31127790A JPH04183007A JP H04183007 A JPH04183007 A JP H04183007A JP 2311277 A JP2311277 A JP 2311277A JP 31127790 A JP31127790 A JP 31127790A JP H04183007 A JPH04183007 A JP H04183007A
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- JP
- Japan
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- voltage
- transistors
- transistor
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- suppressed
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- 238000010586 diagram Methods 0.000 description 3
- 230000003503 early effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/307—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in push-pull amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は例えばインピーダンス変換および、電流帰還型
オペアンプの入力部に用いられるバッファ回路に関する
ものである。
オペアンプの入力部に用いられるバッファ回路に関する
ものである。
［従来の技術］
従来、バッファ回路は第２図に示すように、ダイオード
接続された極性の異なるトランジスタ１５．１６ 、同
トランジスタ１５．１６とそれぞれマツチングのとれた
トランジスタ１７．１８およびトランジスタ１５．１６
に定電流を供給するための定電流源１９、２０により構
成されている。
接続された極性の異なるトランジスタ１５．１６ 、同
トランジスタ１５．１６とそれぞれマツチングのとれた
トランジスタ１７．１８およびトランジスタ１５．１６
に定電流を供給するための定電流源１９、２０により構
成されている。
［発明が解決しようとする課題］
しかしながら、上記従来例では、マツチングがとれてい
ることが必要なトランジスタ１５と１７および１６と１
８が異なるＣＥ（コレクタ・エミッタ）間型圧で動作し
ているため、トランジスタのアーリー効果によって人出
力（ＩＮ、０ＵＴ）間にオフセットが現われるという欠
点があった。
ることが必要なトランジスタ１５と１７および１６と１
８が異なるＣＥ（コレクタ・エミッタ）間型圧で動作し
ているため、トランジスタのアーリー効果によって人出
力（ＩＮ、０ＵＴ）間にオフセットが現われるという欠
点があった。
本発明の目的は以上のような問題を解消したバッファ回
路を提供することにある。
路を提供することにある。
［課題を解決するための手段］
上記目的を達成するため本発明は入力端子側および出力
端子側に各々トランジスタを設けたバッファ回路におい
て、前記入力端子側トランジスタのコレクタ・エミッタ
（ＣＥｊ間電圧電圧力端子側トランジスタのコレクタ・
エミッタ（ＣＥ）間型圧との差を一定に抑えるためのト
ランジスタを設けたことを特徴とする。
端子側に各々トランジスタを設けたバッファ回路におい
て、前記入力端子側トランジスタのコレクタ・エミッタ
（ＣＥｊ間電圧電圧力端子側トランジスタのコレクタ・
エミッタ（ＣＥ）間型圧との差を一定に抑えるためのト
ランジスタを設けたことを特徴とする。
［作 用コ
本発明によれば、マツチングの必要なトランジスタ同士
のコレクタ・エミッタ（ＣＥ１間電圧電圧を一定に抑え
るためのトランジスタを設けることにより、入出力端子
間のオフセットを低減することができる。
のコレクタ・エミッタ（ＣＥ１間電圧電圧を一定に抑え
るためのトランジスタを設けることにより、入出力端子
間のオフセットを低減することができる。
［実施例コ
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
（実施例１）
第１図は本発明の特徴を最もよ（表わす例を示したもの
であり、同図において、１は入力端子、２は出力端子で
ある。３．４は入力端子ｌに接続された極性の異なるト
ランジスタであり、定電流源１１、１２によりそれぞれ
バイアスされている。５．６は出力端子２に接続された
ダイオード接続のトランジスタであり、前記トランジス
タ３．４とのマツチングが必要である。７と８および９
と１０は前記トランジスタ３，４のＣＥ間電電圧一定に
保つためのトランジスタであり、７．８はそれぞれ定電
流源１３、１４によりバイアスされている。
であり、同図において、１は入力端子、２は出力端子で
ある。３．４は入力端子ｌに接続された極性の異なるト
ランジスタであり、定電流源１１、１２によりそれぞれ
バイアスされている。５．６は出力端子２に接続された
ダイオード接続のトランジスタであり、前記トランジス
タ３．４とのマツチングが必要である。７と８および９
と１０は前記トランジスタ３，４のＣＥ間電電圧一定に
保つためのトランジスタであり、７．８はそれぞれ定電
流源１３、１４によりバイアスされている。
入力端子１に入力電圧が印加されると出力端子２には同
じ値の電圧が出力される。このときトランジスタ３のＣ
Ｂ（コレクタ・ベース）間型圧はトランジスタ７および
８の■。によってＯｖに抑えられており、トランジスタ
３のＧＥ間電電圧１ｖｌｌ！に抑えられている。同様に
、トランジスタ４のＣ８間電圧はトランジスタ９および
１０の■３□によってＯｖに抑えられており、トランジ
スタ４のＣＥ間電電圧ＩＶ−Ｅに抑えられている。従っ
てトランジスタ３と５およびトランジスタ４と６は、等
しいＣＥ間電圧ＩＶｓｚで動作しているため、アーリー
効果による両者の動作電流の差はなく、入力と出力の端
子間のオフセットは非常に小さい。
じ値の電圧が出力される。このときトランジスタ３のＣ
Ｂ（コレクタ・ベース）間型圧はトランジスタ７および
８の■。によってＯｖに抑えられており、トランジスタ
３のＧＥ間電電圧１ｖｌｌ！に抑えられている。同様に
、トランジスタ４のＣ８間電圧はトランジスタ９および
１０の■３□によってＯｖに抑えられており、トランジ
スタ４のＣＥ間電電圧ＩＶ−Ｅに抑えられている。従っ
てトランジスタ３と５およびトランジスタ４と６は、等
しいＣＥ間電圧ＩＶｓｚで動作しているため、アーリー
効果による両者の動作電流の差はなく、入力と出力の端
子間のオフセットは非常に小さい。
（実施例２）
第３図は、前記実施例を電流帰還型オペアンプの大力バ
ッファとして用いた例である。同図において２１は正転
入力端子、２２は反転入力端子、２３および２４はカレ
ントミラー回路、２５は出力バッファ、２６は出力端子
である。
ッファとして用いた例である。同図において２１は正転
入力端子、２２は反転入力端子、２３および２４はカレ
ントミラー回路、２５は出力バッファ、２６は出力端子
である。
正転と反転の各入力端子間に印加された入力電圧によっ
て反転入力端子２２に入力電流ＩＮが流れ、反転入力端
子２２の上下の電流工１と工２の差電流となる。この差
電流は２３．２４のカレントミラー回路によって高力段
に伝達され、Ｐ点で電圧に変換され２５の出力バッファ
を介して２６の出力端子に出力される。このとき２１．
２２の正転と反転の入力端子間のオフセットは、ゲイン
倍されて２６の出力端子でのオフセットとなる。本発明
のバッファ回路を大力バッファとして用いることによっ
て２１．２２の正転と反転の入力端子間のオフセットは
非常に小さくなり、その結果出力端子２６におけるオフ
セットも軽減される。
て反転入力端子２２に入力電流ＩＮが流れ、反転入力端
子２２の上下の電流工１と工２の差電流となる。この差
電流は２３．２４のカレントミラー回路によって高力段
に伝達され、Ｐ点で電圧に変換され２５の出力バッファ
を介して２６の出力端子に出力される。このとき２１．
２２の正転と反転の入力端子間のオフセットは、ゲイン
倍されて２６の出力端子でのオフセットとなる。本発明
のバッファ回路を大力バッファとして用いることによっ
て２１．２２の正転と反転の入力端子間のオフセットは
非常に小さくなり、その結果出力端子２６におけるオフ
セットも軽減される。
［発明の効果］
以上説明したように、本発明によればマツチングの必要
なトランジスタ同士のＧＥ間電圧差をきわめて小さく抑
えて動作させることにより、入力と出力間のオフセット
を軽減できる。
なトランジスタ同士のＧＥ間電圧差をきわめて小さく抑
えて動作させることにより、入力と出力間のオフセット
を軽減できる。
第１図は本発明を実施したバッファ回路の回路図、
第２図は従来例のバッファ回路の回路図、第３図は本発
明を電流帰還型オペアンプの入力バッファとして実施し
た回路図である。 １・・・入力端子、 ２・・・出力端子、 ３、５．８．９．１５．１７・・・ＮＰＮ トランジス
タ、４．６，７．１０．１６．１８・・・ＰＮＰ ）ラ
ンジスタ、１１、１２．１３．１４．１９．２０・・・
定電流源、２１・・・正転入力端子、 ２２・・・反転入力端子、 ２３、２４・・・カレントミラー回路、２５・・・バッ
ファ、 ２６・・・出力端子。 第３図
明を電流帰還型オペアンプの入力バッファとして実施し
た回路図である。 １・・・入力端子、 ２・・・出力端子、 ３、５．８．９．１５．１７・・・ＮＰＮ トランジス
タ、４．６，７．１０．１６．１８・・・ＰＮＰ ）ラ
ンジスタ、１１、１２．１３．１４．１９．２０・・・
定電流源、２１・・・正転入力端子、 ２２・・・反転入力端子、 ２３、２４・・・カレントミラー回路、２５・・・バッ
ファ、 ２６・・・出力端子。 第３図
Claims (1)
- 【特許請求の範囲】 １）入力端子側および出力端子側に各々トランジスタを
設けたバッファ回路において、前記入力端子側トランジ
スタのコレクタ・エミッタ間電圧と出力端子側トランジ
スタのコレクタ・エミッタ間電圧との差を一定に抑える
ためのトランジスタを設けたことを特徴とするバッファ
回路。 ２）請求項１に記載のバッファ回路を入力部に設けたこ
とを特徴とする電流帰還型オペアンプ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02311277A JP3103104B2 (ja) | 1990-11-19 | 1990-11-19 | バッファ回路 |
| EP91119631A EP0486986B1 (en) | 1990-11-19 | 1991-11-18 | Buffer circuit |
| DE1991626401 DE69126401T2 (de) | 1990-11-19 | 1991-11-18 | Pufferschaltung |
| US08/040,573 US5278516A (en) | 1990-11-19 | 1993-03-31 | Buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02311277A JP3103104B2 (ja) | 1990-11-19 | 1990-11-19 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04183007A true JPH04183007A (ja) | 1992-06-30 |
| JP3103104B2 JP3103104B2 (ja) | 2000-10-23 |
Family
ID=18015199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02311277A Expired - Fee Related JP3103104B2 (ja) | 1990-11-19 | 1990-11-19 | バッファ回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0486986B1 (ja) |
| JP (1) | JP3103104B2 (ja) |
| DE (1) | DE69126401T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012249206A (ja) * | 2011-05-31 | 2012-12-13 | Onkyo Corp | 増幅回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5511799A (en) * | 1993-06-07 | 1996-04-30 | Applied Materials, Inc. | Sealing device useful in semiconductor processing apparatus for bridging materials having a thermal expansion differential |
-
1990
- 1990-11-19 JP JP02311277A patent/JP3103104B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-18 EP EP91119631A patent/EP0486986B1/en not_active Expired - Lifetime
- 1991-11-18 DE DE1991626401 patent/DE69126401T2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012249206A (ja) * | 2011-05-31 | 2012-12-13 | Onkyo Corp | 増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3103104B2 (ja) | 2000-10-23 |
| EP0486986A1 (en) | 1992-05-27 |
| DE69126401D1 (de) | 1997-07-10 |
| DE69126401T2 (de) | 1998-01-22 |
| EP0486986B1 (en) | 1997-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |