JP3103104B2 - バッファ回路 - Google Patents
バッファ回路Info
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- JP3103104B2 JP3103104B2 JP02311277A JP31127790A JP3103104B2 JP 3103104 B2 JP3103104 B2 JP 3103104B2 JP 02311277 A JP02311277 A JP 02311277A JP 31127790 A JP31127790 A JP 31127790A JP 3103104 B2 JP3103104 B2 JP 3103104B2
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- 239000000872 buffer Substances 0.000 title claims description 19
- 238000010586 diagram Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003503 early effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/307—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in push-pull amplifiers
-
- H—ELECTRICITY
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- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は例えばインピーダンス変換および、電流帰還
型オペアンプの入力部に用いられるバッファ回路に関す
るものである。
型オペアンプの入力部に用いられるバッファ回路に関す
るものである。
［従来の技術］ 従来、バッファ回路は第２図に示すように、ダイオー
ド接続された極性の異なるトランジスタ15,16、同トラ
ンジスタ15,16とそれぞれマッチングのとれたトランジ
スタ17,18およびトランジスタ15,16に定電流を供給する
ための定電流源19,20により構成されている。
ド接続された極性の異なるトランジスタ15,16、同トラ
ンジスタ15,16とそれぞれマッチングのとれたトランジ
スタ17,18およびトランジスタ15,16に定電流を供給する
ための定電流源19,20により構成されている。
［発明が解決しようとする課題］ しかしながら、上記従来例では、マッチングがとれて
いることが必要なトランジスタ15と17および16と18が異
なるCE（コレクタ・エミッタ）間電圧で動作しているた
め、トランジスタのアーリー効果によって入出力（IN,O
UT）間にオフセットが現われるという欠点があった。
いることが必要なトランジスタ15と17および16と18が異
なるCE（コレクタ・エミッタ）間電圧で動作しているた
め、トランジスタのアーリー効果によって入出力（IN,O
UT）間にオフセットが現われるという欠点があった。
本発明の目的は以上のような問題を解消したバッファ
回路を提供することにある。
回路を提供することにある。
［課題を解決するための手段］ 上記目的を達成するため本発明は、 第１の導電型の第１のトランジスタと、第２の導電型
の第２のトランジスタと、前記第１のトランジスタのエ
ミッタ電極と前記第２のトランジスタのエミッタ電極と
に接続された入力端子とを有する入力段と、 第１の導電型の第３のトランジスタと、第２の導電型
の第４のトランジスタと、前記第３のトランジスタのエ
ミッタ電極と前記第４のトランジスタのエミッタ電極と
に接続された出力端子とを有する出力段とを有し、 前記第１のトランジスタのベース電極が前記第３のト
ランジスタのベース電極及びコレクタ電極に接続され、 前記第２のトランジスタのベース電極が前記第４のト
ランジスタのベース電極及びコレクタ電極に接続された
バッファ回路であって、 前記第３のトランジスタのコレクタ電極にエミッタ電
極が接続れさた第１の導電型の第５のトランジスタと、
前記第１のトランジスタのコレクタ電極にベース電極が
接続され、前記第５のトランジスタのベース電極にエミ
ッタ電極が接続された第２の導電型の第６のトランジス
タとを含む第１のエミッタフォロアレベルシフト回路
と、 前記第４のトランジスタのコレクタ電極にエミッタ電
極が接続された第２の導電型の第７のトランジスタと、
前記第２のトランジスタのコレクタ電極にベース電極が
接続され、前記第７のトランジスタのベース電極にエミ
ッタ電極が接続された第１の導電型の第８のトランジス
タとを含む第２のエミッタフォロアレベルシフト回路
と、を有し、 前記第１及び第２のエミッタフォロアレベルシフト回
路は、前記第１のトランジスタのコレクタ・エミッタ間
電圧と前記第３のトランジスタのコレクタ・エミッタ間
電圧との差を実質零に維持し、且つ前記第２のトランジ
スタのコレクタ・エミッタ間電圧と前記第４のトランジ
スタのコレクタ・エミッタ間電圧との差を実質零に維持
することを特徴とする。
の第２のトランジスタと、前記第１のトランジスタのエ
ミッタ電極と前記第２のトランジスタのエミッタ電極と
に接続された入力端子とを有する入力段と、 第１の導電型の第３のトランジスタと、第２の導電型
の第４のトランジスタと、前記第３のトランジスタのエ
ミッタ電極と前記第４のトランジスタのエミッタ電極と
に接続された出力端子とを有する出力段とを有し、 前記第１のトランジスタのベース電極が前記第３のト
ランジスタのベース電極及びコレクタ電極に接続され、 前記第２のトランジスタのベース電極が前記第４のト
ランジスタのベース電極及びコレクタ電極に接続された
バッファ回路であって、 前記第３のトランジスタのコレクタ電極にエミッタ電
極が接続れさた第１の導電型の第５のトランジスタと、
前記第１のトランジスタのコレクタ電極にベース電極が
接続され、前記第５のトランジスタのベース電極にエミ
ッタ電極が接続された第２の導電型の第６のトランジス
タとを含む第１のエミッタフォロアレベルシフト回路
と、 前記第４のトランジスタのコレクタ電極にエミッタ電
極が接続された第２の導電型の第７のトランジスタと、
前記第２のトランジスタのコレクタ電極にベース電極が
接続され、前記第７のトランジスタのベース電極にエミ
ッタ電極が接続された第１の導電型の第８のトランジス
タとを含む第２のエミッタフォロアレベルシフト回路
と、を有し、 前記第１及び第２のエミッタフォロアレベルシフト回
路は、前記第１のトランジスタのコレクタ・エミッタ間
電圧と前記第３のトランジスタのコレクタ・エミッタ間
電圧との差を実質零に維持し、且つ前記第２のトランジ
スタのコレクタ・エミッタ間電圧と前記第４のトランジ
スタのコレクタ・エミッタ間電圧との差を実質零に維持
することを特徴とする。
［作 用］ 本発明によれば、マッチングの必要なトランジスタ同
士のコレクタ・エミッタ（CE）間電圧の差を一定に抑え
るためのトランジスタを設けることにより、入出力端子
間のオフセットを低減することができる。
士のコレクタ・エミッタ（CE）間電圧の差を一定に抑え
るためのトランジスタを設けることにより、入出力端子
間のオフセットを低減することができる。
［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
（実施例１） 第１図は本発明の特徴を最もよく表わす例を示したも
のであり、同図において、１は入力端子、２は出力端子
である。3,4は入力端子１に接続された極性の異なるト
ランジスタであり、定電流源11,12によりそれぞれバイ
アスされている。5,6は出力端子２に接続されたダイオ
ード接続のトランジスタであり、前記トランジスタ3,4
とのマッチングが必要である。７と８および９と10は前
記トランジスタ3,4のCE間電圧を一定に保つためのトラ
ンジスタであり、7,8はそれぞれ定電流源13,14によりバ
イアスされている。
のであり、同図において、１は入力端子、２は出力端子
である。3,4は入力端子１に接続された極性の異なるト
ランジスタであり、定電流源11,12によりそれぞれバイ
アスされている。5,6は出力端子２に接続されたダイオ
ード接続のトランジスタであり、前記トランジスタ3,4
とのマッチングが必要である。７と８および９と10は前
記トランジスタ3,4のCE間電圧を一定に保つためのトラ
ンジスタであり、7,8はそれぞれ定電流源13,14によりバ
イアスされている。
入力端子１に入力電圧が印加されると出力端子２には
同じ値の電圧が出力される。このときトランジスタ３の
CB（コレクタ・ベース）間電圧はトランジスタ７および
８のVBEによってOVに抑えられており、トランジスタ３
のCE間電圧は1VBEに抑えられている。同様に、トランジ
スタ４のCB間電圧はトランジスタ９および10のVBEによ
ってOVに抑えられており、トランジスタ４のCE間電圧は
1VBEに抑えられている。従ってトランジスタ３と５およ
びトランジスタ４と６は、等しいCE間電圧1VBEで動作し
ているため、アーリー効果による両者の動作電流の差は
なく、入力と出力の端子間のオフセットは非常に小さ
い。
同じ値の電圧が出力される。このときトランジスタ３の
CB（コレクタ・ベース）間電圧はトランジスタ７および
８のVBEによってOVに抑えられており、トランジスタ３
のCE間電圧は1VBEに抑えられている。同様に、トランジ
スタ４のCB間電圧はトランジスタ９および10のVBEによ
ってOVに抑えられており、トランジスタ４のCE間電圧は
1VBEに抑えられている。従ってトランジスタ３と５およ
びトランジスタ４と６は、等しいCE間電圧1VBEで動作し
ているため、アーリー効果による両者の動作電流の差は
なく、入力と出力の端子間のオフセットは非常に小さ
い。
（実施例２） 第３図は、前記実施例を電流帰還型オペアンプの入力
バッファとして用いた例である。同図において21は正転
入力端子、22は反転入力端子、23および24はカレントミ
ラー回路、25は出力バッファ、26は出力端子である。
バッファとして用いた例である。同図において21は正転
入力端子、22は反転入力端子、23および24はカレントミ
ラー回路、25は出力バッファ、26は出力端子である。
正転と反転の各入力端子間に印加された入力電圧によ
って反転入力端子22に入力電流INが流れ、反転入力端子
22の上下の電流I1とI2の差電流となる。この差電流は2
3,24のカレントミラー回路によって出力段に伝達され、
Ｐ点で電圧に変換され25の出力バッファを介して26の出
力端子に出力される。このとき21,22の正転と反転の入
力端子間のオフセットは、ゲイン倍されて26の出力端子
でのオフセットとなる。本発明のバッファ回路を入力バ
ッファとして用いることによって21,22の正転と反転の
入力端子間のオフセットは非常に小さくなり、その結果
出力端子26におけるオフセットも軽減される。
って反転入力端子22に入力電流INが流れ、反転入力端子
22の上下の電流I1とI2の差電流となる。この差電流は2
3,24のカレントミラー回路によって出力段に伝達され、
Ｐ点で電圧に変換され25の出力バッファを介して26の出
力端子に出力される。このとき21,22の正転と反転の入
力端子間のオフセットは、ゲイン倍されて26の出力端子
でのオフセットとなる。本発明のバッファ回路を入力バ
ッファとして用いることによって21,22の正転と反転の
入力端子間のオフセットは非常に小さくなり、その結果
出力端子26におけるオフセットも軽減される。
［発明の効果］ 以上説明したように、本発明によればマッチングの必
要なトランジスタ同士のCE間電圧差をきわめて小さく抑
えて動作させることにより、入力と出力間のオフセット
を軽減できる。
要なトランジスタ同士のCE間電圧差をきわめて小さく抑
えて動作させることにより、入力と出力間のオフセット
を軽減できる。
第１図は本発明を実施したバッファ回路の回路図、 第２図は従来例のバッファ回路の回路図、 第３図は本発明を電流帰還型オペアンプの入力バッファ
として実施した回路図である。 １……入力端子、 ２……出力端子、 3,5,8,9,15,17……NPNトランジスタ、 4,6,7,10,16,18……PNPトランジスタ、 11,12,13,14,19,20……定電流源、 21……正転入力端子、 22……反転入力端子、 23,24……カレントミラー回路、 25……バッファ、 26……出力端子。
として実施した回路図である。 １……入力端子、 ２……出力端子、 3,5,8,9,15,17……NPNトランジスタ、 4,6,7,10,16,18……PNPトランジスタ、 11,12,13,14,19,20……定電流源、 21……正転入力端子、 22……反転入力端子、 23,24……カレントミラー回路、 25……バッファ、 26……出力端子。
Claims (2)
- 【請求項１】第１の導電型の第１のトランジスタと、第
２の導電型の第２のトランジスタと、前記第１のトラン
ジスタのエミッタ電極と前記第２のトランジスタのエミ
ッタ電極とに接続された入力端子とを有する入力段と、 第１の導電型の第３のトランジスタと、第２の導電型の
第４のトランジスタと、前記第３のトランジスタのエミ
ッタ電極と前記第４のトランジスタのエミッタ電極とに
接続された出力端子とを有する出力段とを有し、 前記第１のトランジスタのベース電極が前記第３のトラ
ンジスタのベース電極及びコレクタ電極に接続され、 前記第２のトランジスタのベース電極が前記第４のトラ
ンジスタのベース電極及びコレクタ電極に接続されたバ
ッファ回路であって、 前記第３のトランジスタのコレクタ電極にエミッタ電極
が接続れさた第１の導電型の第５のトランジスタと、前
記第１のトランジスタのコレクタ電極にベース電極が接
続され、前記第５のトランジスタのベース電極にエミッ
タ電極が接続された第２の導電型の第６のトランジスタ
とを含む第１のエミッタフォロアレベルシフト回路と、 前記第４のトランジスタのコレクタ電極にエミッタ電極
が接続された第２の導電型の第７のトランジスタと、前
記第２のトランジスタのコレクタ電極にベース電極が接
続され、前記第７のトランジスタのベース電極にエミッ
タ電極が接続された第１の導電型の第８のトランジスタ
とを含む第２のエミッタフォロアレベルシフト回路と、
を有し、 前記第１及び第２のエミッタフォロアレベルシフト回路
は、前記第１のトランジスタのコレクタ・エミッタ間電
圧と前記第３のトランジスタのコレクタ・エミッタ間電
圧との差を実質零に維持し、且つ前記第２のトランジス
タのコレクタ・エミッタ間電圧と前記第４のトランジス
タのコレクタ・エミッタ間電圧との差を実質零に維持す
ることを特徴とするバッファ回路。 - 【請求項２】請求項１に記載のバッファ回路の前記入力
端子を正転入力端子とし、前記出力端子を反転入力とし
て用い、前記第５のトランジスタのコレクタ電極に接続
された第１のカレントミラー回路と、前記第７のトラン
ジスタのコレクタ電極に接続された第２のカレントミラ
ー回路とを有し、前記第１のカレントミラー回路の出力
端子と前記第２のカレントミラー回路の出力端子がとも
に出力バッファの入力端子に接続され、前記出力バッフ
ァの出力を出力端子とする電流帰還型オペアンプ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02311277A JP3103104B2 (ja) | 1990-11-19 | 1990-11-19 | バッファ回路 |
| DE1991626401 DE69126401T2 (de) | 1990-11-19 | 1991-11-18 | Pufferschaltung |
| EP91119631A EP0486986B1 (en) | 1990-11-19 | 1991-11-18 | Buffer circuit |
| US08/040,573 US5278516A (en) | 1990-11-19 | 1993-03-31 | Buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02311277A JP3103104B2 (ja) | 1990-11-19 | 1990-11-19 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04183007A JPH04183007A (ja) | 1992-06-30 |
| JP3103104B2 true JP3103104B2 (ja) | 2000-10-23 |
Family
ID=18015199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02311277A Expired - Fee Related JP3103104B2 (ja) | 1990-11-19 | 1990-11-19 | バッファ回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0486986B1 (ja) |
| JP (1) | JP3103104B2 (ja) |
| DE (1) | DE69126401T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5511799A (en) * | 1993-06-07 | 1996-04-30 | Applied Materials, Inc. | Sealing device useful in semiconductor processing apparatus for bridging materials having a thermal expansion differential |
| JP5445515B2 (ja) * | 2011-05-31 | 2014-03-19 | オンキヨー株式会社 | 増幅回路 |
-
1990
- 1990-11-19 JP JP02311277A patent/JP3103104B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-18 DE DE1991626401 patent/DE69126401T2/de not_active Expired - Fee Related
- 1991-11-18 EP EP91119631A patent/EP0486986B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04183007A (ja) | 1992-06-30 |
| EP0486986A1 (en) | 1992-05-27 |
| DE69126401T2 (de) | 1998-01-22 |
| DE69126401D1 (de) | 1997-07-10 |
| EP0486986B1 (en) | 1997-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |