JPH06303051A - バッファ回路 - Google Patents
バッファ回路Info
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- JPH06303051A JPH06303051A JP5091520A JP9152093A JPH06303051A JP H06303051 A JPH06303051 A JP H06303051A JP 5091520 A JP5091520 A JP 5091520A JP 9152093 A JP9152093 A JP 9152093A JP H06303051 A JPH06303051 A JP H06303051A
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- circuit
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Abstract
(57)【要約】
【目的】 バッファ回路を構成するトランジスタのベー
ス電流等に影響されることなく、オフセット電圧の発生
を解消できるバッファ回路を提供すること。 【構成】 バッファ回路１１は,差動型増幅器を形成す
る第１及び第２のＮＰＮトランジスタＱ１及びＱ２と、
前記第１及び第２のＮＰＮトランジスタＱ１及びＱ２の
出力端側に、その入力端及び出力端が接続された第１の
カレントミラー回路１２と、この第１のカレントミラー
回路１２の入力端及び出力端にそれぞれ入力端が接続さ
れた第３及び第４のＮＰＮトランジスタＱ５及びＱ６
と、第３及び第４のＮＰＮトランジスタＱ５及びＱ６の
出力端側を第２のカレントミラー回路１３を介してバッ
ファ回路１１の出力端３に接続している。
ス電流等に影響されることなく、オフセット電圧の発生
を解消できるバッファ回路を提供すること。 【構成】 バッファ回路１１は,差動型増幅器を形成す
る第１及び第２のＮＰＮトランジスタＱ１及びＱ２と、
前記第１及び第２のＮＰＮトランジスタＱ１及びＱ２の
出力端側に、その入力端及び出力端が接続された第１の
カレントミラー回路１２と、この第１のカレントミラー
回路１２の入力端及び出力端にそれぞれ入力端が接続さ
れた第３及び第４のＮＰＮトランジスタＱ５及びＱ６
と、第３及び第４のＮＰＮトランジスタＱ５及びＱ６の
出力端側を第２のカレントミラー回路１３を介してバッ
ファ回路１１の出力端３に接続している。
Description
【０００１】
【産業上の利用分野】本発明は、オフセット電圧の発生
を解消するバッファ回路に関する。
を解消するバッファ回路に関する。
【０００２】
【従来の技術】一般にバッファ回路はインピーダンス変
換のために頻繁に使用される。図５は従来例における代
表的なバッファ回路１を示す。このバッファ回路１にお
いて、Ｑ１，Ｑ２は差動型増幅器を形成するＮＰＮ型バ
イポーラトランジスタ（以下、ＮＰＮトランジスタとい
う）であり、ＮＰＮトランジスタＱ１，Ｑ２の各ベース
は入力端子２、出力端子３にそれぞれ接続されている。
換のために頻繁に使用される。図５は従来例における代
表的なバッファ回路１を示す。このバッファ回路１にお
いて、Ｑ１，Ｑ２は差動型増幅器を形成するＮＰＮ型バ
イポーラトランジスタ（以下、ＮＰＮトランジスタとい
う）であり、ＮＰＮトランジスタＱ１，Ｑ２の各ベース
は入力端子２、出力端子３にそれぞれ接続されている。
【０００３】また、ＮＰＮトランジスタＱ１，Ｑ２の各
コレクタはカレントミラー回路を形成するＰＮＰ型バイ
ポーラトランジスタ（以下、ＰＮＰトランジスタとい
う）Ｑ３，Ｑ４のコレクタにそれぞれ接続されている。
ＮＰＮトランジスタＱ１，Ｑ２の各エミッタは共通にさ
れて電流源４を介して低電位側電源端子５に接続されて
いる。
コレクタはカレントミラー回路を形成するＰＮＰ型バイ
ポーラトランジスタ（以下、ＰＮＰトランジスタとい
う）Ｑ３，Ｑ４のコレクタにそれぞれ接続されている。
ＮＰＮトランジスタＱ１，Ｑ２の各エミッタは共通にさ
れて電流源４を介して低電位側電源端子５に接続されて
いる。
【０００４】上記カレントミラー回路を形成するＰＮＰ
トランジスタＱ３，Ｑ４の各エミッタはそれぞれ高電位
側電源端子６に接続され、各ベースは共通に接続され、
かつＰＮＰトランジスタＱ３のコレクタに接続されてい
る。ＰＮＰトランジスタＱ４のコレクタはＮＰＮトラン
ジスタＱ５のベースに接続され、このＮＰＮトランジス
タＱ５のコレクタは高電位側電源端子６に接続され、こ
のＮＰＮトランジスタＱ５のエミッタは出力端子３に接
続されている。
トランジスタＱ３，Ｑ４の各エミッタはそれぞれ高電位
側電源端子６に接続され、各ベースは共通に接続され、
かつＰＮＰトランジスタＱ３のコレクタに接続されてい
る。ＰＮＰトランジスタＱ４のコレクタはＮＰＮトラン
ジスタＱ５のベースに接続され、このＮＰＮトランジス
タＱ５のコレクタは高電位側電源端子６に接続され、こ
のＮＰＮトランジスタＱ５のエミッタは出力端子３に接
続されている。
【０００５】また、低電位側電源端子５と出力端子３間
には電流源７が接続されている。また、ＮＰＮトランジ
スタＱ１，２のコレクタ間には位相補償用のコンデンサ
Ｃ１が接続されている。
には電流源７が接続されている。また、ＮＰＮトランジ
スタＱ１，２のコレクタ間には位相補償用のコンデンサ
Ｃ１が接続されている。
【０００６】図５の構成における動作を以下に説明す
る。ＰＮＰトランジスタＱ３，Ｑ４の特性が等しいと仮
定すると、ＰＮＰトランジスタＱ３，Ｑ４のコレクタ電
流Ｉc3、Ｉc4は、 Ｉc3 = Ｉc4 = Ｉc′ （１） とおける。また、ＰＮＰトランジスタＱ３，Ｑ４のベー
ス電流Ｉb3、Ｉｂ4は Ｉb3 = Ｉb4 = Ｉb′ （２） とおける。
る。ＰＮＰトランジスタＱ３，Ｑ４の特性が等しいと仮
定すると、ＰＮＰトランジスタＱ３，Ｑ４のコレクタ電
流Ｉc3、Ｉc4は、 Ｉc3 = Ｉc4 = Ｉc′ （１） とおける。また、ＰＮＰトランジスタＱ３，Ｑ４のベー
ス電流Ｉb3、Ｉｂ4は Ｉb3 = Ｉb4 = Ｉb′ （２） とおける。
【０００７】ここで、ＮＰＮトランジスタＱ５のベース
電流をＩb5とおき、図４のバッファ回路１が正常に動作
しているとすると、ＮＰＮトランジスタＱ１，Ｑ２のコ
レクタ電流Ｉc1、Ｉc2は、それぞれ Ｉc1 = Ｉc′+ 2Ｉb′ （３） Ｉc2 = Ｉc′- Ｉb5 （４） と書ける。
電流をＩb5とおき、図４のバッファ回路１が正常に動作
しているとすると、ＮＰＮトランジスタＱ１，Ｑ２のコ
レクタ電流Ｉc1、Ｉc2は、それぞれ Ｉc1 = Ｉc′+ 2Ｉb′ （３） Ｉc2 = Ｉc′- Ｉb5 （４） と書ける。
【０００８】すると、ＮＰＮトランジスタＱ１，Ｑ２の
ベース・エミッタ間電圧Ｖbe1，Ｖbe2は、 Ｖbe1 = ＶT ln｛（Ｉc′+2Ｉb′）／Ｉs｝ （５） Ｖbe2 = ＶT ln｛（Ｉc′- Ｉb5 ）／Ｉs｝ （６） と書ける。
ベース・エミッタ間電圧Ｖbe1，Ｖbe2は、 Ｖbe1 = ＶT ln｛（Ｉc′+2Ｉb′）／Ｉs｝ （５） Ｖbe2 = ＶT ln｛（Ｉc′- Ｉb5 ）／Ｉs｝ （６） と書ける。
【０００９】ここで、係数ＶTは ＶT = ｋＴ／ｑ （７） である。ここで、ｋはボルツマン定数、ｑは電子の電荷
量、Ｔは絶対温度、Ｉsはトランジスタの逆方向飽和電
流である。
量、Ｔは絶対温度、Ｉsはトランジスタの逆方向飽和電
流である。
【００１０】ここで、入力電圧をＶi，出力電圧をＶoと
すると、 Ｖi - Ｖbe1 = Ｖo - Ｖbe2 （８） と書ける。従って、オフセット電圧ΔＶは、 ΔＶ = Ｖo - Ｖi = Ｖbe2 - Ｖbe1 = ＶT ln｛（Ｉc′-Ｉb5 ）／（Ｉc′+2Ｉb′）｝（９） となる。
すると、 Ｖi - Ｖbe1 = Ｖo - Ｖbe2 （８） と書ける。従って、オフセット電圧ΔＶは、 ΔＶ = Ｖo - Ｖi = Ｖbe2 - Ｖbe1 = ＶT ln｛（Ｉc′-Ｉb5 ）／（Ｉc′+2Ｉb′）｝（９） となる。
【００１１】
【発明が解決しようとする課題】ここで、Ｉc′＞＞2Ｉ
b′（Ｉc′は2Ｉb′より十分に大きい）ならば、オフセ
ット電圧ΔＶは、 ΔＶ = ＶT ln｛（Ｉc′- Ｉb5 ）／Ｉc′｝ = ＶT ln（１- Ｉb5 ／Ｉc′） （１０） となり、ＮＰＮトランジスタＱ５のベース電流Ｉb5によ
って、オフセット電圧ΔＶが発生してしまう。
b′（Ｉc′は2Ｉb′より十分に大きい）ならば、オフセ
ット電圧ΔＶは、 ΔＶ = ＶT ln｛（Ｉc′- Ｉb5 ）／Ｉc′｝ = ＶT ln（１- Ｉb5 ／Ｉc′） （１０） となり、ＮＰＮトランジスタＱ５のベース電流Ｉb5によ
って、オフセット電圧ΔＶが発生してしまう。
【００１２】また、ＮＰＮトランジスタＱ５のコレクタ
電流Ｉc5が変化すると、ベース電流Ｉb5も変化するた
め、オフセット電圧ΔＶも変化してしまう。つまり、従
来例のバッファ回路１では、ＮＰＮトランジスタＱ５の
ベース電流Ｉb5とかコレクタ電流Ｉc5が変化すると、出
力電圧が変動してしまうことがある。
電流Ｉc5が変化すると、ベース電流Ｉb5も変化するた
め、オフセット電圧ΔＶも変化してしまう。つまり、従
来例のバッファ回路１では、ＮＰＮトランジスタＱ５の
ベース電流Ｉb5とかコレクタ電流Ｉc5が変化すると、出
力電圧が変動してしまうことがある。
【００１３】このため、例えばＡ／Ｄコンバータの入力
側など、ダイナミックレンジの広い信号が入力される部
分にインピーダンス変換のためにバッファ回路１を介装
した場合、入力電圧の変化により、ＮＰＮトランジスタ
Ｑ５のコレクタ電流Ｉc5が変化して、オフセット電圧Δ
Ｖが出力電圧に影響を与えてしまい、Ａ／Ｄ変換の精度
を低下させてしまうという欠点となる。このように特に
入力される信号レベルが大きく変化する回路など、ＮＰ
ＮトランジスタＱ５のコレクタ電流Ｉc5及びベース電流
Ｉb5によって精度を低下させてしまう欠点となる。
側など、ダイナミックレンジの広い信号が入力される部
分にインピーダンス変換のためにバッファ回路１を介装
した場合、入力電圧の変化により、ＮＰＮトランジスタ
Ｑ５のコレクタ電流Ｉc5が変化して、オフセット電圧Δ
Ｖが出力電圧に影響を与えてしまい、Ａ／Ｄ変換の精度
を低下させてしまうという欠点となる。このように特に
入力される信号レベルが大きく変化する回路など、ＮＰ
ＮトランジスタＱ５のコレクタ電流Ｉc5及びベース電流
Ｉb5によって精度を低下させてしまう欠点となる。
【００１４】本発明は、上述した点にかんがみてなされ
たもので、バッファ回路を構成するトランジスタのベー
ス電流等に影響されることなく、オフセット電圧の発生
を解消できるバッファ回路を提供することを目的として
いる。
たもので、バッファ回路を構成するトランジスタのベー
ス電流等に影響されることなく、オフセット電圧の発生
を解消できるバッファ回路を提供することを目的として
いる。
【００１５】
【課題を解決するための手段及び作用】図１の概念図に
示すように本発明のバッファ回路１１は,差動型増幅器
を形成する第１及び第２のＮＰＮトランジスタＱ１及び
Ｑ２と、前記第１及び第２のＮＰＮトランジスタＱ１及
びＱ２の出力端側に、その入力端及び出力端が接続され
た第１のカレントミラー回路１２と、この第１のカレン
トミラー回路１２の入力端及び出力端にそれぞれ入力端
が接続された第３及び第４のＮＰＮトランジスタＱ５及
びＱ６と、第３及び第４のＮＰＮトランジスタＱ５及び
Ｑ６の出力端側を第２のカレントミラー回路１３を介し
てバッファ回路１１の出力端３に接続している。
示すように本発明のバッファ回路１１は,差動型増幅器
を形成する第１及び第２のＮＰＮトランジスタＱ１及び
Ｑ２と、前記第１及び第２のＮＰＮトランジスタＱ１及
びＱ２の出力端側に、その入力端及び出力端が接続され
た第１のカレントミラー回路１２と、この第１のカレン
トミラー回路１２の入力端及び出力端にそれぞれ入力端
が接続された第３及び第４のＮＰＮトランジスタＱ５及
びＱ６と、第３及び第４のＮＰＮトランジスタＱ５及び
Ｑ６の出力端側を第２のカレントミラー回路１３を介し
てバッファ回路１１の出力端３に接続している。
【００１６】次に回路動作について説明する。ＮＰＮト
ランジスタＱ５に流れる電流を第２のカレントミラー回
路１３により、ミラーする。これによってＮＰＮトラン
ジスタＱ５及びＱ６のベース電流は等しくなる。従っ
て、ＮＰＮトランジスタＱ５及びＱ６のベース電流Ｉb
5,Ｉb6は、 Ｉb5 ≒Ｉb6 = Ｉb （１１） とおける。
ランジスタＱ５に流れる電流を第２のカレントミラー回
路１３により、ミラーする。これによってＮＰＮトラン
ジスタＱ５及びＱ６のベース電流は等しくなる。従っ
て、ＮＰＮトランジスタＱ５及びＱ６のベース電流Ｉb
5,Ｉb6は、 Ｉb5 ≒Ｉb6 = Ｉb （１１） とおける。
【００１７】ここで、カレントミラー回路１２のリファ
レンス電流をＩ7、誤差電流をΔＩとおくと、ＮＰＮト
ランジスタＱ１及びＱ２のコレクタ電流Ｉc1，Ｉc2は、 Ｉc1 = Ｉ7 + ΔＩ- Ｉb （１２） Ｉc2 = Ｉ7 - Ｉb （１３） と書ける。すると、ＮＰＮトランジスタＱ１及びＱ２の
ベース・エミッタ間電圧Ｖbe1，Ｖbe2は、 Ｖbe1 = ＶT ln｛（Ｉ7 + ΔＩ- Ｉb）／Ｉs｝ （１４） Ｖbe2 = ＶT ln｛（Ｉ7 - Ｉb）／Ｉs｝ （１５） となる。
レンス電流をＩ7、誤差電流をΔＩとおくと、ＮＰＮト
ランジスタＱ１及びＱ２のコレクタ電流Ｉc1，Ｉc2は、 Ｉc1 = Ｉ7 + ΔＩ- Ｉb （１２） Ｉc2 = Ｉ7 - Ｉb （１３） と書ける。すると、ＮＰＮトランジスタＱ１及びＱ２の
ベース・エミッタ間電圧Ｖbe1，Ｖbe2は、 Ｖbe1 = ＶT ln｛（Ｉ7 + ΔＩ- Ｉb）／Ｉs｝ （１４） Ｖbe2 = ＶT ln｛（Ｉ7 - Ｉb）／Ｉs｝ （１５） となる。
【００１８】従って、オフセット電圧ΔＶは、 ΔＶ = Ｖbe2 - Ｖbe1 = ＶT ln｛（Ｉ7 - Ｉb）／（Ｉ7 + ΔＩ- Ｉb）｝ （１６） と書ける。ここで、Ｉ7 - Ｉb＞＞ΔＩならば、オフセ
ット電圧ΔＶは、 ΔＶ ≒ＶT ln｛（Ｉ7 - Ｉb）／（Ｉ7 - Ｉb）｝ = ０ （１７） となる。
ット電圧ΔＶは、 ΔＶ ≒ＶT ln｛（Ｉ7 - Ｉb）／（Ｉ7 - Ｉb）｝ = ０ （１７） となる。
【００１９】従って、オフセット電圧ΔＶは、ＮＰＮト
ランジスタＱ５のベース電流Ｉb等による影響を受けな
い。つまり、このバッファ回路１１は、ＮＰＮトランジ
スタＱ５のベース電流Ｉb等によるオフセット電圧が発
生することを防止できる。
ランジスタＱ５のベース電流Ｉb等による影響を受けな
い。つまり、このバッファ回路１１は、ＮＰＮトランジ
スタＱ５のベース電流Ｉb等によるオフセット電圧が発
生することを防止できる。
【００２０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図２は本発明の第１実施例のバッファ回路２１を
示す。このバッファ回路２１は第１のカレントミラー回
路１２が図５に示すＰＮＰ型トランジスタＱ３，Ｑ４で
構成されるカレントミラー回路と同じ構成である。
する。図２は本発明の第１実施例のバッファ回路２１を
示す。このバッファ回路２１は第１のカレントミラー回
路１２が図５に示すＰＮＰ型トランジスタＱ３，Ｑ４で
構成されるカレントミラー回路と同じ構成である。
【００２１】また、第２のカレントミラー回路１３は、
ＮＰＮトランジスタＱ７及びＱ８で形成される。ＮＰＮ
トランジスタＱ７及びＱ８のベースは互いに接続され、
また両エミッタも互いに接続され、出力端子３に接続さ
れ、共通にされたベースはＮＰＮトランジスタＱ８のコ
レクタに接続されている。その他の構成は図４に示す従
来例と同じであり、その説明を省略する。
ＮＰＮトランジスタＱ７及びＱ８で形成される。ＮＰＮ
トランジスタＱ７及びＱ８のベースは互いに接続され、
また両エミッタも互いに接続され、出力端子３に接続さ
れ、共通にされたベースはＮＰＮトランジスタＱ８のコ
レクタに接続されている。その他の構成は図４に示す従
来例と同じであり、その説明を省略する。
【００２２】次にこの実施例の動作を説明する。ＮＰＮ
トランジスタＱ５に流れる電流を第２のカレントミラー
回路１３により、ミラーする。これによってＮＰＮトラ
ンジスタＱ５及びＱ６のベース電流は等しくなる。そし
て、第１のカレントミラー回路１２の入力電流からＮＰ
ＮトランジスタＱ６のベース電流を減じた電流が、ＮＰ
ＮトランジスタＱ１のコレクタ電流となる。
トランジスタＱ５に流れる電流を第２のカレントミラー
回路１３により、ミラーする。これによってＮＰＮトラ
ンジスタＱ５及びＱ６のベース電流は等しくなる。そし
て、第１のカレントミラー回路１２の入力電流からＮＰ
ＮトランジスタＱ６のベース電流を減じた電流が、ＮＰ
ＮトランジスタＱ１のコレクタ電流となる。
【００２３】同様に、第１のカレントミラー回路１２の
出力電流からＮＰＮトランジスタＱ５のベース電流を減
じた電流が、ＮＰＮトランジスタＱ２のコレクタ電流と
なる。従って、ＮＰＮトランジスタＱ１及びＱ２のコレ
クタ電流の差は、バッファ回路２１の出力電流に依存せ
ず、ほぼゼロになる。これによって、バッファ回路２１
のオフセット電圧は出力電流に依存されないで、オフセ
ット電圧は発生しない。
出力電流からＮＰＮトランジスタＱ５のベース電流を減
じた電流が、ＮＰＮトランジスタＱ２のコレクタ電流と
なる。従って、ＮＰＮトランジスタＱ１及びＱ２のコレ
クタ電流の差は、バッファ回路２１の出力電流に依存せ
ず、ほぼゼロになる。これによって、バッファ回路２１
のオフセット電圧は出力電流に依存されないで、オフセ
ット電圧は発生しない。
【００２４】図３は本発明の第２実施例のバッファ回路
３１を示す。このバッファ回路３１では第１のカレント
ミラー回路１２が３つのＰＮＰトランジスタＱ９，Ｑ１
０，Ｑ１１で形成されたウィルソン型カレントミラー回
路が用いてある。つまり、ＰＮＰトランジスタＱ９，Ｑ
１０のエミッタは共通にされて高電位側電源端子６に接
続され、各ベースも共通にされ、ＰＮＰトランジスタＱ
１０のコレクタに接続されている。
３１を示す。このバッファ回路３１では第１のカレント
ミラー回路１２が３つのＰＮＰトランジスタＱ９，Ｑ１
０，Ｑ１１で形成されたウィルソン型カレントミラー回
路が用いてある。つまり、ＰＮＰトランジスタＱ９，Ｑ
１０のエミッタは共通にされて高電位側電源端子６に接
続され、各ベースも共通にされ、ＰＮＰトランジスタＱ
１０のコレクタに接続されている。
【００２５】また、ＰＮＰトランジスタＱ１１のエミッ
タはＰＮＰトランジスタＱ１０のコレクタに接続され、
このＰＮＰトランジスタＱ１１のコレクタはＮＰＮトラ
ンジスタＱ２のコレクタに接続され、さらにＰＮＰトラ
ンジスタＱ１１のベースはＰＮＰトランジスタＱ９のコ
レクタに接続されている。
タはＰＮＰトランジスタＱ１０のコレクタに接続され、
このＰＮＰトランジスタＱ１１のコレクタはＮＰＮトラ
ンジスタＱ２のコレクタに接続され、さらにＰＮＰトラ
ンジスタＱ１１のベースはＰＮＰトランジスタＱ９のコ
レクタに接続されている。
【００２６】通常のカレントミラー回路を形成するＰＮ
ＰトランジスタＱ９，Ｑ１０では、共通にされたベース
が一方のＰＮＰトランジスタＱ１０のコレクタに接続さ
れ、この一方のＰＮＰトランジスタＱ１０のコレクタ電
流をベース側に帰還させて２つのＰＮＰトランジスタＱ
９，Ｑ１０のコレクタ電流を等しくするようにしている
のに対し、このウィルソン型カレントミラー回路はさら
にＰＮＰトランジスタＱ１１により他方のＰＮＰトラン
ジスタＱ９のコレクタ電流によってＰＮＰトランジスタ
Ｑ１０のコレクタ電流を規制する構成にして、カレント
ミラー回路１２における誤差電流をより低減化してい
る。
ＰトランジスタＱ９，Ｑ１０では、共通にされたベース
が一方のＰＮＰトランジスタＱ１０のコレクタに接続さ
れ、この一方のＰＮＰトランジスタＱ１０のコレクタ電
流をベース側に帰還させて２つのＰＮＰトランジスタＱ
９，Ｑ１０のコレクタ電流を等しくするようにしている
のに対し、このウィルソン型カレントミラー回路はさら
にＰＮＰトランジスタＱ１１により他方のＰＮＰトラン
ジスタＱ９のコレクタ電流によってＰＮＰトランジスタ
Ｑ１０のコレクタ電流を規制する構成にして、カレント
ミラー回路１２における誤差電流をより低減化してい
る。
【００２７】その他の構成は第１実施例と同じである。
従って、この実施例の動作は第１実施例と基本的には同
じ動作となり、第１のカレントミラー回路１２よる誤差
電流のより低減化によって、このバッファ回路３１はオ
フセット電圧の発生のより少ない、精度の高いバッファ
回路機能を有する。
従って、この実施例の動作は第１実施例と基本的には同
じ動作となり、第１のカレントミラー回路１２よる誤差
電流のより低減化によって、このバッファ回路３１はオ
フセット電圧の発生のより少ない、精度の高いバッファ
回路機能を有する。
【００２８】図４は本発明の第３実施例のバッファ回路
２１′を示す。このバッファ回路２１′は例えば図２に
示す第１実施例のＮＰＮトランジスタＱ１，Ｑ２，Ｑ５
〜Ｑ８をＰＮＰトランジスタＱ１′，Ｑ２′，Ｑ５′〜
Ｑ８′に置換し、ＰＮＰトランジスタＱ３，Ｑ４をＮＰ
ＮトランジスタＱ３′，Ｑ４′に置換している。また、
図２における低電位側電源端子５と高電位側電源端子６
とが置換され、電流源４、７の電流の向きも逆にされて
いる。
２１′を示す。このバッファ回路２１′は例えば図２に
示す第１実施例のＮＰＮトランジスタＱ１，Ｑ２，Ｑ５
〜Ｑ８をＰＮＰトランジスタＱ１′，Ｑ２′，Ｑ５′〜
Ｑ８′に置換し、ＰＮＰトランジスタＱ３，Ｑ４をＮＰ
ＮトランジスタＱ３′，Ｑ４′に置換している。また、
図２における低電位側電源端子５と高電位側電源端子６
とが置換され、電流源４、７の電流の向きも逆にされて
いる。
【００２９】その他の構成は図２と同様である。この実
施例の動作も図２の実施例と同様である。また、図２の
動作説明に用いた符号に対応する符号を図５では′を付
けて示してあり、（１２）〜（１７）式においてＩb を
-Ｉb′とすると、′を付けた符号を用いて同様の説明が
できる（例えばＩc1 ′= Ｉ7′ + ΔＩ′- Ｉb′）。従
って、同様の効果を有する。なお、図３に対しても同様
に適用できる。
施例の動作も図２の実施例と同様である。また、図２の
動作説明に用いた符号に対応する符号を図５では′を付
けて示してあり、（１２）〜（１７）式においてＩb を
-Ｉb′とすると、′を付けた符号を用いて同様の説明が
できる（例えばＩc1 ′= Ｉ7′ + ΔＩ′- Ｉb′）。従
って、同様の効果を有する。なお、図３に対しても同様
に適用できる。
【００３０】
【発明の効果】以上説明したように本発明によれば、オ
フセット電圧の発生を解消することがが可能になる効果
がある。
フセット電圧の発生を解消することがが可能になる効果
がある。
【図１】本発明のバッファ回路の基本的構成を示す回路
図。
図。
【図２】本発明の第１実施例のバッファ回路の具体的構
成を示す回路図。
成を示す回路図。
【図３】本発明の第２実施例のバッファ回路の具体的構
成を示す回路図。
成を示す回路図。
【図４】本発明の第３実施例のバッファ回路の具体的構
成を示す回路図。
成を示す回路図。
【図５】従来例のバッファ回路の具体的構成を示す回路
図。
図。
２…入力端子 ３…出力端子 ４、７…電流源 ５…低電位側電源端子 ６…高電位側電源端子 １１…バッファ回路 １２、１３…カレントミラー回路 Ｑ１，Ｑ２，Ｑ５，Ｑ６…ＮＰＮトランジスタ
Claims (1)
- 【請求項１】 差動型増幅器を形成する第１及び第２の
トランジスタの制御端がそれぞれ入力端子及び出力端子
に接続され、前記第１及び第２のトランジスタの各一方
の出力端が共通にされ、各他方の出力端が第１のカレン
トミラー回路の入力端及び出力端にそれぞれ接続された
回路構成を有するバッファ回路において、 前記第１のカレントミラー回路の入力端及び出力端にそ
れぞれ制御端が接続された第３及び第４のトランジスタ
と、前記第３及び第４のトランジスタの各一方の出力端
とそれぞれ入力端及び出力端が接続された第２のカレン
トミラー回路とを設け、前記第３及び第４のトランジス
タの各他方の出力端を共通にして電源端に接続し、前記
第２のカレントミラー回路の共通端子を前記出力端子に
接続した回路構成を有するバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091520A JPH06303051A (ja) | 1993-04-19 | 1993-04-19 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091520A JPH06303051A (ja) | 1993-04-19 | 1993-04-19 | バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06303051A true JPH06303051A (ja) | 1994-10-28 |
Family
ID=14028694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5091520A Withdrawn JPH06303051A (ja) | 1993-04-19 | 1993-04-19 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06303051A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781449B2 (en) | 2000-03-29 | 2004-08-24 | Infineon Technologies Ag | Electronic output stage |
-
1993
- 1993-04-19 JP JP5091520A patent/JPH06303051A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781449B2 (en) | 2000-03-29 | 2004-08-24 | Infineon Technologies Ag | Electronic output stage |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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