JP2567135B2 - 複合電流ミラー回路 - Google Patents
複合電流ミラー回路Info
- Publication number
- JP2567135B2 JP2567135B2 JP2187654A JP18765490A JP2567135B2 JP 2567135 B2 JP2567135 B2 JP 2567135B2 JP 2187654 A JP2187654 A JP 2187654A JP 18765490 A JP18765490 A JP 18765490A JP 2567135 B2 JP2567135 B2 JP 2567135B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- collector
- emitter
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複合電流ミラー回路に関し、特にバイポーラ
集積回路におけるトランジスタの対称性を利用した複合
電流ミラー回路に関する。
集積回路におけるトランジスタの対称性を利用した複合
電流ミラー回路に関する。
従来から用いられている電流ミラー回路の一例を第４
図に示す。同図に示すように、ベースをトランジスタQ1
と共通接続し、コレクタ・ベース間を短絡したトランジ
スタQ2のコレクタ側へトランジスタQ4のエミッタを接続
し、トランジスタQ4のベースをトランジスタQ1のコレク
タへ接続して、電流入力端子２とし、トランジスタQ4の
コレクタを電流出力端子３とする構成となっている。ト
ランジスタQ1,Q2のエミッタは短絡するか、又は各々抵
抗を介して電流供給端子１へ接続される。
図に示す。同図に示すように、ベースをトランジスタQ1
と共通接続し、コレクタ・ベース間を短絡したトランジ
スタQ2のコレクタ側へトランジスタQ4のエミッタを接続
し、トランジスタQ4のベースをトランジスタQ1のコレク
タへ接続して、電流入力端子２とし、トランジスタQ4の
コレクタを電流出力端子３とする構成となっている。ト
ランジスタQ1,Q2のエミッタは短絡するか、又は各々抵
抗を介して電流供給端子１へ接続される。
電流入力端子２に印加する電流をI1として電流出力端
子３に流出する電流をI2とすると、これらの関係は以下
のように表わされる。但し、トランジスタQ1,Q2の特性
は同一であるとし、エミッタ接地電流増幅率をβ、各々
のコレクタ電流をIC1,Ic2とする。
子３に流出する電流をI2とすると、これらの関係は以下
のように表わされる。但し、トランジスタQ1,Q2の特性
は同一であるとし、エミッタ接地電流増幅率をβ、各々
のコレクタ電流をIC1,Ic2とする。
上記２式より これを解いて、 （１）式より電流増幅率βが十分大きければ、出力電流
I2は入力電流I1にほぼ等しくなり、β＝100では0.02％
の誤差である。
I2は入力電流I1にほぼ等しくなり、β＝100では0.02％
の誤差である。
またここで、トランジスタQ1,Q2の順方向アーリー電
圧をVA、各々コレクタエミッタ間電圧をVCE1,VCE2とす
ると、（１）式は以下のように表わされる。
圧をVA、各々コレクタエミッタ間電圧をVCE1,VCE2とす
ると、（１）式は以下のように表わされる。
電流比を決めるトランジスタQ1とQ2のコレクタ・エミ
ッタ間電圧VCEは、出力負荷７の直流条件に関係なく、
つまり電流出力端子３の電位に関係なく、ベース・エミ
ッタ順方向電圧VBEによる定電圧で与えられる。よって
（２）式より一般にVBE≪VAの条件よりトランジスタの
アーリー効果による電流比の誤差が抑えられ、出力負荷
の影響を受けない高精度の電流ミラー回路が得られる。
ッタ間電圧VCEは、出力負荷７の直流条件に関係なく、
つまり電流出力端子３の電位に関係なく、ベース・エミ
ッタ順方向電圧VBEによる定電圧で与えられる。よって
（２）式より一般にVBE≪VAの条件よりトランジスタの
アーリー効果による電流比の誤差が抑えられ、出力負荷
の影響を受けない高精度の電流ミラー回路が得られる。
上述した従来の高精度電流ミラー回路は、出力電流を
１つとした場合に限り、前述のhFEとアーリー効果によ
る影響を軽減出来る効果が得られるが、並列出力を得ら
れないという欠点があり、使用範囲が限定されてしま
う。
１つとした場合に限り、前述のhFEとアーリー効果によ
る影響を軽減出来る効果が得られるが、並列出力を得ら
れないという欠点があり、使用範囲が限定されてしま
う。
第４図において、トランジスタQ1に並列トランジスタ
を接続し、そのトランジスタのコレクタを第２の出力と
し出力電流をIxとした並列二出力型の電流ミラー回路と
した場合前記（１）式は、 となり、並列出力を追加することによりベース電流の補
償効果がなくなり、（３）式の分子のβが電流比の誤差
成分として現われる。例えばβ＝100でも出力電流の誤
差は、I2で2.0％、Ixで1.0％もの誤差が生じてしまうこ
とになる。
を接続し、そのトランジスタのコレクタを第２の出力と
し出力電流をIxとした並列二出力型の電流ミラー回路と
した場合前記（１）式は、 となり、並列出力を追加することによりベース電流の補
償効果がなくなり、（３）式の分子のβが電流比の誤差
成分として現われる。例えばβ＝100でも出力電流の誤
差は、I2で2.0％、Ixで1.0％もの誤差が生じてしまうこ
とになる。
また、第２の出力となるトランジスタのコレクタが出
力端子となるため、このトランジスタのコレクタエミッ
タ間電圧は、出力端子の電圧で決まるのでアーリー効果
に対する補償効果はない。
力端子となるため、このトランジスタのコレクタエミッ
タ間電圧は、出力端子の電圧で決まるのでアーリー効果
に対する補償効果はない。
本発明の目的は、複数の出力電流をhFEとアーリー効
果に対する誤差を軽減して得られる複合電流ミラー回路
を提供することにある。
果に対する誤差を軽減して得られる複合電流ミラー回路
を提供することにある。
本発明の複合電流ミラー回路は、ベース及びエミッタ
がそれぞれ共通接続され前記共通エミッタに電流源が接
続された第1,第２及び第３のトランジスタと、エミッタ
が前記第２のトランジスタのコレクタと接続されベース
が前記第３のトランジスタのコレクタと接続された第４
のトランジスタと、エミッタが前記第１のコレクタと接
続されベースが前記第４のエミッタと接続された第５の
トランジスタと、前記第１乃至第３の共通ベース電流を
入力として所定の分配比で前記第２及び第３のトランジ
スタのコレクタに電流を供給する電流分配手段とを有す
ることを特徴とする。
がそれぞれ共通接続され前記共通エミッタに電流源が接
続された第1,第２及び第３のトランジスタと、エミッタ
が前記第２のトランジスタのコレクタと接続されベース
が前記第３のトランジスタのコレクタと接続された第４
のトランジスタと、エミッタが前記第１のコレクタと接
続されベースが前記第４のエミッタと接続された第５の
トランジスタと、前記第１乃至第３の共通ベース電流を
入力として所定の分配比で前記第２及び第３のトランジ
スタのコレクタに電流を供給する電流分配手段とを有す
ることを特徴とする。
次に本発明について図面を参照して説明する。第１図
は本発明の一実施例を説明するための基本回路構成図で
ある。
は本発明の一実施例を説明するための基本回路構成図で
ある。
入力電流I1に対して従来回路同様の高精度の出力電流
I2,I3の２つを得ようとするものである。ベース及びエ
ミッタを互いに接続してその共通エミッタを電流供給端
子１に接続したエミッタ面積比１対１対１のトランジス
タQ1,Q2,Q3の共通ベースには、ベース電流を１対２に分
配する電流分配手段５が接続され、各々とトランジスタ
Q2,Q3のコレクタに１対２の電流分配する経路となる。
I2,I3の２つを得ようとするものである。ベース及びエ
ミッタを互いに接続してその共通エミッタを電流供給端
子１に接続したエミッタ面積比１対１対１のトランジス
タQ1,Q2,Q3の共通ベースには、ベース電流を１対２に分
配する電流分配手段５が接続され、各々とトランジスタ
Q2,Q3のコレクタに１対２の電流分配する経路となる。
更にトランジスタQ4のエミッタは、トランジスタQ2の
コレクタに接続され、ベースはトランジスタQ1のコレク
タに接続され、電流入力端子２となる。また、トランジ
スタQ4のコレクターを第１出力電流端子３として出力電
流I2を得る。
コレクタに接続され、ベースはトランジスタQ1のコレク
タに接続され、電流入力端子２となる。また、トランジ
スタQ4のコレクターを第１出力電流端子３として出力電
流I2を得る。
トランジスタQ5のエミッタはトランジスタQ3のコレク
タに接続され、ベースはトランジスタQ2のコレクターに
接続され、コレクターを第２の出力電流端子４として出
力電流I3を得る構成となっている。
タに接続され、ベースはトランジスタQ2のコレクターに
接続され、コレクターを第２の出力電流端子４として出
力電流I3を得る構成となっている。
ここで、トランジスタQ1,Q2,Q3は電流ミラー回路を構
成し、電流分配手段５は、ベース電流補償，トランジス
タQ4,Q5は、ベース電流補償とアーリー効果補償用の働
きをする。
成し、電流分配手段５は、ベース電流補償，トランジス
タQ4,Q5は、ベース電流補償とアーリー効果補償用の働
きをする。
従来例と同様にトランジスタQ1,Q2,Q3の特性は同一で
あるとして、エミッタ接地電流増幅率をβ、各々のコレ
クタ電流をIC1,IC2,IC3とするとして、入力電流I1と出
力電流I2,I3の関係は以下のように表わされる。
あるとして、エミッタ接地電流増幅率をβ、各々のコレ
クタ電流をIC1,IC2,IC3とするとして、入力電流I1と出
力電流I2,I3の関係は以下のように表わされる。
以上の式より 上記（５）（６）式を解いて となり、例えばβ＝100では出力電流I2,I3の誤差は各々
0.01％と0.02％で従来回路と同様のベース電流補償効果
をもった高精度の出力電流を２つ得られる。
0.01％と0.02％で従来回路と同様のベース電流補償効果
をもった高精度の出力電流を２つ得られる。
また、アーリー効果に対する補償については、電流ミ
ラー回路を構成するトランジスタQ1,Q2,Q3のコレクタ・
エミッタ間電位VCEが出力電流端子3,4の電位に関係な
く、トランジスタQ4,Q5のエミッタ電圧による定電圧で
与えられるため、アーリー効果による電流比の変動が抑
えられる。
ラー回路を構成するトランジスタQ1,Q2,Q3のコレクタ・
エミッタ間電位VCEが出力電流端子3,4の電位に関係な
く、トランジスタQ4,Q5のエミッタ電圧による定電圧で
与えられるため、アーリー効果による電流比の変動が抑
えられる。
ここで上述の電流分配手段５を基本的な電流ミラー回
路により構成した具体的な一実施例を第２図に示す。ト
ランジスタQ6,Q7はトランジスタQ1,Q2,Q3のアーリー効
果補償の為に入れてあり、抵抗R1はトランジスタQ8が飽
和しないようにする為、つまりトランジスタQ8のコレク
タ・エミッタ間の電圧を確保する為に入れてある。もち
ろん抵抗R1のトランジスタ及びダイオードの置き換えは
可能である。
路により構成した具体的な一実施例を第２図に示す。ト
ランジスタQ6,Q7はトランジスタQ1,Q2,Q3のアーリー効
果補償の為に入れてあり、抵抗R1はトランジスタQ8が飽
和しないようにする為、つまりトランジスタQ8のコレク
タ・エミッタ間の電圧を確保する為に入れてある。もち
ろん抵抗R1のトランジスタ及びダイオードの置き換えは
可能である。
ここに示す電流分配手段５の電流ミラー回路は、トラ
ンジスタQ8のベース電流の影響を受けるので厳密に１対
２に一致させることは難しい。そこで第１図の基本回路
において電流分配手段５の電流比を考慮して、入力電流
I1と出力電流I2,I3の関係を求めると より前記（７）（８）式は と表わすことができる。
ンジスタQ8のベース電流の影響を受けるので厳密に１対
２に一致させることは難しい。そこで第１図の基本回路
において電流分配手段５の電流比を考慮して、入力電流
I1と出力電流I2,I3の関係を求めると より前記（７）（８）式は と表わすことができる。
従って第２図の具体例で考えると、β＝100で出力電
流I2,I3の誤差は各々0.01％と0.04％となり、ベース電
流の影響はほとんど無視できる。
流I2,I3の誤差は各々0.01％と0.04％となり、ベース電
流の影響はほとんど無視できる。
また、第３図にトランジスタQ3をマルチコレクター型
として出力電流を３つ入出力電流比を１対１対1/2対1/2
とした場合の具体例を示す。本実施例でも、第２図同様
に出力電流I2,I3が（９）（10）式で表わされ、高精度
の電流ミラー回路となる。
として出力電流を３つ入出力電流比を１対１対1/2対1/2
とした場合の具体例を示す。本実施例でも、第２図同様
に出力電流I2,I3が（９）（10）式で表わされ、高精度
の電流ミラー回路となる。
以上説明したように本発明は電流ミラー回路を構成す
るトランジスタのベース電流経路に電流分配用の電流分
配手段を追加することにより、従来の高精度電流ミラー
回路が、入出力電流比１対１の１つの出力電流しか得ら
れないのに対して、入出力電流比が１対１対１の２つの
出力電流をトランジスタのベース電流つまりhFEの影響
及びアーリー効果に対する誤差を軽減した高精度なもの
として得ることが出来る。
るトランジスタのベース電流経路に電流分配用の電流分
配手段を追加することにより、従来の高精度電流ミラー
回路が、入出力電流比１対１の１つの出力電流しか得ら
れないのに対して、入出力電流比が１対１対１の２つの
出力電流をトランジスタのベース電流つまりhFEの影響
及びアーリー効果に対する誤差を軽減した高精度なもの
として得ることが出来る。
ここで電流ミラー回路を構成するトランジスタのエミ
ッタは短絡するか、各々抵抗を介して電流供給端子１へ
接続してもよい。
ッタは短絡するか、各々抵抗を介して電流供給端子１へ
接続してもよい。
また、図ではPNPトランジスタを用いて説明したが、
これをNPNトランジスタで構成しても同様の効果が得ら
れる。
これをNPNトランジスタで構成しても同様の効果が得ら
れる。
第１図は本発明の基本構成を示す回路図、第２図及び第
３図は本発明の具体例を示す回路図、第４図は従来から
用いられている高精度電流ミラー回路の基本回路図であ
る。 １……電流供給端子、２……電流入力端子、５……電流
分配手段、3,4,9,10……電流出力端子、7,8,11,12……
負荷回路、Q1〜Q10……トランジスタ、R1……抵抗。
３図は本発明の具体例を示す回路図、第４図は従来から
用いられている高精度電流ミラー回路の基本回路図であ
る。 １……電流供給端子、２……電流入力端子、５……電流
分配手段、3,4,9,10……電流出力端子、7,8,11,12……
負荷回路、Q1〜Q10……トランジスタ、R1……抵抗。
Claims (1)
- 【請求項１】ベース及びエミッタがそれぞれ共通接続さ
れ前記共通エミッタに電流源が接続された第1,第２及び
第３のトランジスタと、エミッタが前記第２のトランジ
スタのコレクタと接続されベースが前記第３のトランジ
スタのコレクタと接続された第４のトランジスタと、エ
ミッタが前記第１のコレクタと接続されベースが前記第
４のエミッタと接続された第５のトランジスタと、前記
第１乃至第３の共通ベース電流を入力とし所定の分配比
で前記第２及び第３のトランジスタのコレクタに電流を
供給する電流分配手段とを有することを特徴とする複合
電流ミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187654A JP2567135B2 (ja) | 1990-07-16 | 1990-07-16 | 複合電流ミラー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187654A JP2567135B2 (ja) | 1990-07-16 | 1990-07-16 | 複合電流ミラー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0477007A JPH0477007A (ja) | 1992-03-11 |
| JP2567135B2 true JP2567135B2 (ja) | 1996-12-25 |
Family
ID=16209874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2187654A Expired - Lifetime JP2567135B2 (ja) | 1990-07-16 | 1990-07-16 | 複合電流ミラー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567135B2 (ja) |
-
1990
- 1990-07-16 JP JP2187654A patent/JP2567135B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0477007A (ja) | 1992-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6093530A (ja) | 定電流源回路を有する差動増幅回路 | |
| JPS61173506A (ja) | 差動増幅器 | |
| JPH069326B2 (ja) | カレントミラー回路 | |
| US4539529A (en) | Semiconductor amplifier circuit | |
| JPH0621969B2 (ja) | 電流発生器 | |
| JPH082010B2 (ja) | 電流伝達回路 | |
| JP2567135B2 (ja) | 複合電流ミラー回路 | |
| JP2542605B2 (ja) | 電流ミラ−回路配置 | |
| JP2546004B2 (ja) | レベル変換回路 | |
| US3876955A (en) | Biasing circuit for differential amplifier | |
| JPH03113613A (ja) | 広ダイナミックレンジ電流源回路 | |
| JP2716219B2 (ja) | 電流ミラー回路 | |
| US4573019A (en) | Current mirror circuit | |
| JP2613944B2 (ja) | 電流ミラー回路 | |
| JP2567145B2 (ja) | 複合電流ミラー回路 | |
| JPH04127703A (ja) | 演算増幅回路 | |
| JPH03744Y2 (ja) | ||
| JPS6029229Y2 (ja) | 差動増幅器 | |
| JPH0477329B2 (ja) | ||
| JP2609749B2 (ja) | 電流供給回路 | |
| JP2848330B2 (ja) | カレントミラー回路 | |
| JPS6325769Y2 (ja) | ||
| JP2723563B2 (ja) | 可変電流源 | |
| JPH09321551A (ja) | 分圧回路 | |
| JPS63202108A (ja) | カレントミラ−回路 |