JPH03744Y2 - - Google Patents
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- JPH03744Y2 JPH03744Y2 JP9742386U JP9742386U JPH03744Y2 JP H03744 Y2 JPH03744 Y2 JP H03744Y2 JP 9742386 U JP9742386 U JP 9742386U JP 9742386 U JP9742386 U JP 9742386U JP H03744 Y2 JPH03744 Y2 JP H03744Y2
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- Japan
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- current
- mirror circuit
- current mirror
- circuit
- transistor
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- 238000006243 chemical reaction Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- Amplifiers (AREA)
Description
【考案の詳細な説明】
〔考案の産業上の利用分野〕
本考案は、低電圧源に好適な電流ミラー回路で
形成された電流・電圧変換回路に関するのであつ
て、オフセツトを低減した電流・電圧変換回路に
係るものである。
形成された電流・電圧変換回路に関するのであつ
て、オフセツトを低減した電流・電圧変換回路に
係るものである。
従来、第４図の如き電流ミラー回路で形成され
た電流増幅回路を用いた電流・電圧変換回路が用
いられている。斯る回路は、ダイオード接続され
たトランジスタＱ１とトランジスタＱ２から形成
された電流ミラー回路６と、その電流源用のトラ
ンジスタＱ４，Ｑ５がダイオード接続されたトラ
ンジスタＱ３と共に電流ミラー回路７を形成して
いる。トランジスタＱ３のベース・コレクタが定
電流源回路５を介して接地され、トランジスタＱ
２とＱ５との接続点と接地間に直列接続された抵
抗Ｒとバイアス電圧源Ｅが接続され、トランジス
タＱ４のコレクタとトランジスタＱ１のベース・
コレクタとの接続点が入力端子２であり、トラン
ジスタＱ５とＱ２のコレクタの共通接続点が出力
端子４に接続される。
た電流増幅回路を用いた電流・電圧変換回路が用
いられている。斯る回路は、ダイオード接続され
たトランジスタＱ１とトランジスタＱ２から形成
された電流ミラー回路６と、その電流源用のトラ
ンジスタＱ４，Ｑ５がダイオード接続されたトラ
ンジスタＱ３と共に電流ミラー回路７を形成して
いる。トランジスタＱ３のベース・コレクタが定
電流源回路５を介して接地され、トランジスタＱ
２とＱ５との接続点と接地間に直列接続された抵
抗Ｒとバイアス電圧源Ｅが接続され、トランジス
タＱ４のコレクタとトランジスタＱ１のベース・
コレクタとの接続点が入力端子２であり、トラン
ジスタＱ５とＱ２のコレクタの共通接続点が出力
端子４に接続される。
電流ミラー回路７により、ミラー電流I0が電流
源トランジスタＱ４，Ｑ５をを介して電流ミラー
回路６に供給されており、トランジスタＱ１，Ｑ
２のベース電流として2I0／β（但し、βは電流増
幅率）の電流が流れ込む。従つて、電流ミラー回
路６の出力段のトランジスタＱ２のミラー電流と
しては、（I0−2I0／β）の電流が流れる。又、ト
ランジスタＱ５のミラー電流として電流I0が流れ
込むので、出力端子４に2I0／βの電流が流れ出
る。この電流2I0／βが、抵抗Ｒに流れ込み、抵
抗Ｒの端子間に（2I0／β）・Ｒの電圧降下が生
じ、この電圧がオフセツト電圧として出力端子４
から現れる。又、電源電圧が1V以下の低電圧の
場合に特に顕著となる問題点がある。
源トランジスタＱ４，Ｑ５をを介して電流ミラー
回路６に供給されており、トランジスタＱ１，Ｑ
２のベース電流として2I0／β（但し、βは電流増
幅率）の電流が流れ込む。従つて、電流ミラー回
路６の出力段のトランジスタＱ２のミラー電流と
しては、（I0−2I0／β）の電流が流れる。又、ト
ランジスタＱ５のミラー電流として電流I0が流れ
込むので、出力端子４に2I0／βの電流が流れ出
る。この電流2I0／βが、抵抗Ｒに流れ込み、抵
抗Ｒの端子間に（2I0／β）・Ｒの電圧降下が生
じ、この電圧がオフセツト電圧として出力端子４
から現れる。又、電源電圧が1V以下の低電圧の
場合に特に顕著となる問題点がある。
本考案は、上述の如き問題点を解消する為にな
されたものであり、その主な目的は、電流ミラー
回路を形成するトランジスタのベース電流に起因
するオフセツトを低減する電流・電圧変換回路を
提供するものである。
されたものであり、その主な目的は、電流ミラー
回路を形成するトランジスタのベース電流に起因
するオフセツトを低減する電流・電圧変換回路を
提供するものである。
本考案に係る電流・電圧変換回路について、第
１図乃至第３図の実施例に基づき説明する。
１図乃至第３図の実施例に基づき説明する。
第１図は、先に説明した第４図の電流・電圧変
換回路の電流ミラー回路７に、更にベースを共通
とするトランジスタＱ６，Ｑ７が付加され、トラ
ンジスタＱ６，Ｑ７を電流源用トランジスタとす
るトランジスタＱ８，Ｑ９からなる電流ミラー回
路８が接続されている。トランジスタＱ７，Ｑ９
の共通接続されたP1点がトランジスタＱ１，Ｑ
４との接続点P2に接続されている。P2点は出力
端子２に接続されている。
換回路の電流ミラー回路７に、更にベースを共通
とするトランジスタＱ６，Ｑ７が付加され、トラ
ンジスタＱ６，Ｑ７を電流源用トランジスタとす
るトランジスタＱ８，Ｑ９からなる電流ミラー回
路８が接続されている。トランジスタＱ７，Ｑ９
の共通接続されたP1点がトランジスタＱ１，Ｑ
４との接続点P2に接続されている。P2点は出力
端子２に接続されている。
P1点からは、第４図で説明したようにオフセ
ツト電流に相当する2I0／βの電流が流れる。こ
の2I0／βの電流がP2点に供給され、トランジス
タＱ４からのミラー電流I0に重畳される。P2点か
ら2I0／βの電流が供給されると、電流2I0／βが
ミラー電流I0に重畳され（I0＋2I0／β）となるの
で、トランジスタＱ１とＱ２のベース電流として
約２（I0＋2I0／β）／βの電流が流れる。従つ
て、トランジスタＱ１の順方向電流として、次式
の値の電流が流れ込む。
ツト電流に相当する2I0／βの電流が流れる。こ
の2I0／βの電流がP2点に供給され、トランジス
タＱ４からのミラー電流I0に重畳される。P2点か
ら2I0／βの電流が供給されると、電流2I0／βが
ミラー電流I0に重畳され（I0＋2I0／β）となるの
で、トランジスタＱ１とＱ２のベース電流として
約２（I0＋2I0／β）／βの電流が流れる。従つ
て、トランジスタＱ１の順方向電流として、次式
の値の電流が流れ込む。
（I0＋2I0／β）−２（I0＋2I0／β）／β
＝I0−4I0／β2 …(1)
依つて、電流ミラー回路６のミラー電流としてI0
−4I0／β2の電流が流れる。
−4I0／β2の電流が流れる。
第４図で示した従来の電流・電圧変換回路で
は、オフセツト電流が、2I0／βであつたのに対
し、第１図実施例では、(1)式に示すように、−
4I0／β2に軽減される。又、β2は非常に大きい値
であるので、4I0／β2を略零と見なせる。
は、オフセツト電流が、2I0／βであつたのに対
し、第１図実施例では、(1)式に示すように、−
4I0／β2に軽減される。又、β2は非常に大きい値
であるので、4I0／β2を略零と見なせる。
簡単に説明すれば、トランジスタＱ１の順方向
電流として、P1点からのオフセツト電流2I0／β
が供給され、電流ミラー回路７のミラー電流I0に
重畳されて（I0＋2I0／β）の電流が流れる。そ
の内、トランジスタＱ１，Ｑ２のベース電流とし
て2I0／βが流れる。ダイオード接続されたトラ
ンジスタＱ１の順方向電流I0が、トランジスタＱ
２のミラー電流I0が流れようとするので、抵抗Ｒ
には電流ミラー回路を構成するトランジスタのベ
ース電流に起因する電流2I0／βによるオフセツ
ト電流は流れないので、出力端子４にはオフセツ
ト電圧が発生しない。
電流として、P1点からのオフセツト電流2I0／β
が供給され、電流ミラー回路７のミラー電流I0に
重畳されて（I0＋2I0／β）の電流が流れる。そ
の内、トランジスタＱ１，Ｑ２のベース電流とし
て2I0／βが流れる。ダイオード接続されたトラ
ンジスタＱ１の順方向電流I0が、トランジスタＱ
２のミラー電流I0が流れようとするので、抵抗Ｒ
には電流ミラー回路を構成するトランジスタのベ
ース電流に起因する電流2I0／βによるオフセツ
ト電流は流れないので、出力端子４にはオフセツ
ト電圧が発生しない。
即ち、入力端子２からIINの信号が入力される
と、ミラー電流I0に重畳されてトランジスタＱ５
からは、ミラー電流として（I0＋IIN）が流れ出
る。一方、トランジスタＱ２のミラー電流として
I0のみが引き込まれるので、抵抗ＲにIINの電流が
流れて抵抗Ｒの端子間にIIN・Ｒの電圧降下が生
じる。従つて、出力端子４と接地端子３間には、
Ｅ＋IIN・Ｒの電圧が生じる。
と、ミラー電流I0に重畳されてトランジスタＱ５
からは、ミラー電流として（I0＋IIN）が流れ出
る。一方、トランジスタＱ２のミラー電流として
I0のみが引き込まれるので、抵抗ＲにIINの電流が
流れて抵抗Ｒの端子間にIIN・Ｒの電圧降下が生
じる。従つて、出力端子４と接地端子３間には、
Ｅ＋IIN・Ｒの電圧が生じる。
又、斯る電流・電圧変換回路は、電源端子１と
接地端子３間にダイオード接続されたトランジス
タのベース・エミツタ間電圧VBEとトランジスタ
のコレクタ・エミツタ間の飽和電圧VCE(sat)の消費
電圧で形成できる簡便な構造のものであつて、電
源電圧が1V以下で作動できる。
接地端子３間にダイオード接続されたトランジス
タのベース・エミツタ間電圧VBEとトランジスタ
のコレクタ・エミツタ間の飽和電圧VCE(sat)の消費
電圧で形成できる簡便な構造のものであつて、電
源電圧が1V以下で作動できる。
第２図及び第３図は、本考案の他の実施例を示
すものであつて、その出力端子４1乃至4Nが複数
個ある場合の実施例する。
すものであつて、その出力端子４1乃至4Nが複数
個ある場合の実施例する。
第２図では、電流ミラー回路６がトランジスタ
Ｑ１，Ｑ２乃至QN1まで、Ｎ個のトランジスタで
形成されている。又、電流ミラー回路７は、電流
ミラー回路７の出力段のトランジスタが、電流ミ
ラー回路６に対応して出力段のトランジスタＱ５
乃至QN2が接続されている。更に、電流ミラー回
路８もＮ個のトランジスタＱ８，Ｑ９乃至Ｑ１２
で形成されている。トランジスタＱ８，Ｑ９は、
電流ミラー回路７の出力段のトランジスタＱ６，
Ｑ７に接続されている。トランジスタＱ１２は、
そのコレクタに抵抗が接続されている。斯る電
流・電圧変換回路では、電流ミラー回路６を構成
するトランジスタのベースにベース電流nI0／β
（ｎは電流ミラー回路を構成するトランジスタの
個数）の電流が消費される。従つて、同様に電流
ミラー回路８でもＮ個のトランジスタで形成され
ているので、トランジスタＱ７とＱ９の接続点
P1からトランジスタＱ１とＱ４の接続点P2に
nI0／βの電流に等しい電流が供給されることに
よつて、出力端子４1乃至４Nからのオフセツトの
発生を防止するものである。
Ｑ１，Ｑ２乃至QN1まで、Ｎ個のトランジスタで
形成されている。又、電流ミラー回路７は、電流
ミラー回路７の出力段のトランジスタが、電流ミ
ラー回路６に対応して出力段のトランジスタＱ５
乃至QN2が接続されている。更に、電流ミラー回
路８もＮ個のトランジスタＱ８，Ｑ９乃至Ｑ１２
で形成されている。トランジスタＱ８，Ｑ９は、
電流ミラー回路７の出力段のトランジスタＱ６，
Ｑ７に接続されている。トランジスタＱ１２は、
そのコレクタに抵抗が接続されている。斯る電
流・電圧変換回路では、電流ミラー回路６を構成
するトランジスタのベースにベース電流nI0／β
（ｎは電流ミラー回路を構成するトランジスタの
個数）の電流が消費される。従つて、同様に電流
ミラー回路８でもＮ個のトランジスタで形成され
ているので、トランジスタＱ７とＱ９の接続点
P1からトランジスタＱ１とＱ４の接続点P2に
nI0／βの電流に等しい電流が供給されることに
よつて、出力端子４1乃至４Nからのオフセツトの
発生を防止するものである。
無論、第３図に示すように電流ミラー回路８に
対応して、電流ミラー回路７の出力段のトランジ
スタを設定しても良いことは明らかである。又、
図示していないが、電流ミラー回路８の出力段の
トランジスタのエミツタ面積比を変えることによ
つて、電流ミラー回路６のトランジスタのベース
電流を設定してもよい。
対応して、電流ミラー回路７の出力段のトランジ
スタを設定しても良いことは明らかである。又、
図示していないが、電流ミラー回路８の出力段の
トランジスタのエミツタ面積比を変えることによ
つて、電流ミラー回路６のトランジスタのベース
電流を設定してもよい。
本考案は、1V以下の低電圧源に好適な動作を
する電流・電圧変換回路に関するものであり、電
流ミラー回路を形成するトランジスタのベース電
流によるオフセツトを消去するものである。又、
出力端子が複数存在する場合であつても、容易に
オフセツトの消去が可能である。
する電流・電圧変換回路に関するものであり、電
流ミラー回路を形成するトランジスタのベース電
流によるオフセツトを消去するものである。又、
出力端子が複数存在する場合であつても、容易に
オフセツトの消去が可能である。
第１図は、本考案に係る電流・電圧変換回路の
実施例を示す図、第２図は、本考案に係る電流・
電圧変換回路の他の実施例を示す図、第３図は、
本考案に係る電流・電圧変換回路の他の実施例を
示す更に他の実施例を示す図、第４図は、一般的
な電流ミラー型の電流・電圧変換回路の実施例で
ある。 １：電圧源用端子、２：入力端子、３：接地端
子、４：出力端子、５：定電流源回路、６乃至
８：電流ミラー回路、Ｅ：バイアス電圧源。
実施例を示す図、第２図は、本考案に係る電流・
電圧変換回路の他の実施例を示す図、第３図は、
本考案に係る電流・電圧変換回路の他の実施例を
示す更に他の実施例を示す図、第４図は、一般的
な電流ミラー型の電流・電圧変換回路の実施例で
ある。 １：電圧源用端子、２：入力端子、３：接地端
子、４：出力端子、５：定電流源回路、６乃至
８：電流ミラー回路、Ｅ：バイアス電圧源。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 第１の電流ミラー回路と、該第１の電流ミラ
ー回路に供給する第１と第２の電流源用トラン
ジスタを含む第２の電流ミラー回路とを具え、
且つ該第１の電流ミラー回路を構成するバイア
ス側のトランジスタと出力側のトランジスタが
該第２の電流ミラー回路と接続される接続点を
夫々入力端子と出力端子とし、該出力端子に直
列接続された抵抗とバイアス電圧源を具えた電
流・電圧変換回路に於いて、該電流・電圧変換
回路が、該第１の電流ミラー回路を形成するト
ランジスタの夫々のベースに流れ込むベース電
流と略等しい電流を該入力端子に供給する手段
を具えることによつてオフセツトを低減するこ
とを特徴とする電流・電圧変換回路。 (2) 前記手段が該第２の電流ミラー回路の出力側
のトランジスタからミラー電流が供給される第
３の電流ミラー回路を具え、該第２と該第３の
電流ミラー回路の出力側のトランジスタとの接
続点を該電流・電圧変換回路の入力端子に接続
しと実用新案登録請求の範囲第１項記載の電
流・電圧変換回路。 (3) 前記第１の電流ミラー回路が、ダイオード接
続されたトランジスタを含めＮ個のトランジス
タで形成され、且つ該第３の電流ミラー回路
が、ダイオード接続されたトランジスタを含め
Ｎ個のトランジスタで形成し、該第２の電流ミ
ラー回路と該第３の電流ミラー回路の出力側の
トランジスタとの接続点を入力端子に接続する
ようになされた実用新案登録請求の範囲第２項
記載の電流・電圧変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9742386U JPH03744Y2 (ja) | 1986-06-25 | 1986-06-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9742386U JPH03744Y2 (ja) | 1986-06-25 | 1986-06-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS633618U JPS633618U (ja) | 1988-01-11 |
| JPH03744Y2 true JPH03744Y2 (ja) | 1991-01-11 |
Family
ID=30964327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9742386U Expired JPH03744Y2 (ja) | 1986-06-25 | 1986-06-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03744Y2 (ja) |
-
1986
- 1986-06-25 JP JP9742386U patent/JPH03744Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS633618U (ja) | 1988-01-11 |
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