JPH026684Y2 - - Google Patents
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- JPH026684Y2 JPH026684Y2 JP10993484U JP10993484U JPH026684Y2 JP H026684 Y2 JPH026684 Y2 JP H026684Y2 JP 10993484 U JP10993484 U JP 10993484U JP 10993484 U JP10993484 U JP 10993484U JP H026684 Y2 JPH026684 Y2 JP H026684Y2
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- transistor
- base
- emitter
- potential
- transistors
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
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- Logic Circuits (AREA)
Description
【考案の詳細な説明】
(技術分野)
本考案は3値論理回路に関する。
(従来技術)
第2図は従来の3値論理回路の一例を示す回路
図である。同図において、3値論理回路は第1、
第2、第3、第4のトランジスタ(以下Q1,Q2,
Q3,Q4)11,12,13,14と定電流源1
7とで構成される第1の差動増幅器7と、第5、
第6、第7、第8のトランジスタ(以下Q5,Q6,
Q7,Q8)21,22,23,24と定電流源2
7とで構成される第2の差動増幅器8とを備え、
前記Q111のベース、Q824のベースにそれぞ
れ異なる基準直流電圧源E125、E215を設け、
Q414のベースとQ521のベースを入力端3に
接続してその直流電位aを変化させることによ
り、3つの出力b,c,dがそれぞれQ212、
Q622、Q313の各コレクタから出力端4,5,
6に出力される。
図である。同図において、3値論理回路は第1、
第2、第3、第4のトランジスタ(以下Q1,Q2,
Q3,Q4)11,12,13,14と定電流源1
7とで構成される第1の差動増幅器7と、第5、
第6、第7、第8のトランジスタ(以下Q5,Q6,
Q7,Q8)21,22,23,24と定電流源2
7とで構成される第2の差動増幅器8とを備え、
前記Q111のベース、Q824のベースにそれぞ
れ異なる基準直流電圧源E125、E215を設け、
Q414のベースとQ521のベースを入力端3に
接続してその直流電位aを変化させることによ
り、3つの出力b,c,dがそれぞれQ212、
Q622、Q313の各コレクタから出力端4,5,
6に出力される。
しかしながら、本例の3値論理回路では定電流
源17,27を必要とするので、回路の低消費電
流化の要望を満足できないという欠点があつた。
源17,27を必要とするので、回路の低消費電
流化の要望を満足できないという欠点があつた。
(考案の目的)
本考案の目的は、回路構成を変更することによ
り上記欠点を解決し、定電流源を1個に減少させ
た3値論理回路を提供することにある。
り上記欠点を解決し、定電流源を1個に減少させ
た3値論理回路を提供することにある。
(考案の構成)
本考案によれば、同一導電型トランジスタで構
成される第1および第2の差動増幅器を備え、前
記第1の差動増幅器はベースを入力とする第1の
トランジスタのエミツタを第2のトランジスタの
ベースに接続し、第3のトランジスタのベースを
第4のトランジスタのエミツタに接続し、該第4
のトランジスタのベースを第1の基準直流電圧源
に接続し、前記第2、第3のトランジスタのエミ
ツタを定電流源に共通に接続してなり、前記第2
の差動増幅器はベースを前記入力とする第5のト
ランジスタのエミツタを第6のトランジスタのベ
ースに接続し、第7のトランジスタのベースを第
8のトランジスタのエミツタに接続し、該第8の
トランジスタのベースに第2の基準直流電圧源を
接続し、前記第6のトランジスタのエミツタを前
記第7のトランジスタのエミツタに接続してな
り、且つ前記第7のトランジスタのエミツタを前
記第2のトランジスタのコレクタに接続し、前記
第1、第4、第5、第8のトランジスタの各コレ
クタを基準電位に接続し、前記第3、第6、第7
のトランジスタのコレクタをそれぞれ第1、第
2、第3の出力とすることを特徴とする3値論理
回路が得られる。
成される第1および第2の差動増幅器を備え、前
記第1の差動増幅器はベースを入力とする第1の
トランジスタのエミツタを第2のトランジスタの
ベースに接続し、第3のトランジスタのベースを
第4のトランジスタのエミツタに接続し、該第4
のトランジスタのベースを第1の基準直流電圧源
に接続し、前記第2、第3のトランジスタのエミ
ツタを定電流源に共通に接続してなり、前記第2
の差動増幅器はベースを前記入力とする第5のト
ランジスタのエミツタを第6のトランジスタのベ
ースに接続し、第7のトランジスタのベースを第
8のトランジスタのエミツタに接続し、該第8の
トランジスタのベースに第2の基準直流電圧源を
接続し、前記第6のトランジスタのエミツタを前
記第7のトランジスタのエミツタに接続してな
り、且つ前記第7のトランジスタのエミツタを前
記第2のトランジスタのコレクタに接続し、前記
第1、第4、第5、第8のトランジスタの各コレ
クタを基準電位に接続し、前記第3、第6、第7
のトランジスタのコレクタをそれぞれ第1、第
2、第3の出力とすることを特徴とする3値論理
回路が得られる。
(実施例)
次に第1図を参照して本考案について説明す
る。
る。
第1図は本考案の3値論理回路の一実施例を示
す回路図である。
す回路図である。
同図において、従来例と同じ構成要件には第2
図と同じ符号が付してある。本実施例はQ111,
〜Q414で構成される第1の差動増幅器1と、
Q521,〜Q824で構成される第2の差動増幅
器2を備え、Q111,〜Q414、Q521,〜Q8
24はいずれも同一導電型トランジスタである。
差動増幅器1はQ111のベースが入力端3と接
続され、Q111のエミツタが抵抗R1を介してQ2
12のベースと接続され、Q313のベースが抵
抗R2を介してQ414のエミツタと接続され、Q4
14のベースが基準直流電圧源15(電位E2)
と接続され、Q212のエミツタとQ313のエミ
ツタは共に定電流源16に接続されてなる。また
差動増幅器2はQ521のベースが入力端3と接
続され、Q521のエミツタがQ622のベースと
接続され、Q723のベースがQ824のエミツタ
と接続され、Q824のベースが基準直流電圧源
25(電位E1)と接続され、Q622のエミツタ
とQ723のエミツタは共に前記Q212のコレク
タと接続されてなる。さらに前記Q111,Q41
4,Q521,Q824の各コレクタは基準電位G
に接続され、Q313,Q622,Q723のコレク
タはそれぞれ第1、第2、第3の出力端4,5,
6に接続されている。なお入力端3の電位をaと
し、出力端子4,5,6の出力をそれぞれb,
c,dとし、電源電圧Vccにより定電流源16に
流れる定電流をIとし、前記電位E1は電位E2よ
り低く設定しておく。
図と同じ符号が付してある。本実施例はQ111,
〜Q414で構成される第1の差動増幅器1と、
Q521,〜Q824で構成される第2の差動増幅
器2を備え、Q111,〜Q414、Q521,〜Q8
24はいずれも同一導電型トランジスタである。
差動増幅器1はQ111のベースが入力端3と接
続され、Q111のエミツタが抵抗R1を介してQ2
12のベースと接続され、Q313のベースが抵
抗R2を介してQ414のエミツタと接続され、Q4
14のベースが基準直流電圧源15(電位E2)
と接続され、Q212のエミツタとQ313のエミ
ツタは共に定電流源16に接続されてなる。また
差動増幅器2はQ521のベースが入力端3と接
続され、Q521のエミツタがQ622のベースと
接続され、Q723のベースがQ824のエミツタ
と接続され、Q824のベースが基準直流電圧源
25(電位E1)と接続され、Q622のエミツタ
とQ723のエミツタは共に前記Q212のコレク
タと接続されてなる。さらに前記Q111,Q41
4,Q521,Q824の各コレクタは基準電位G
に接続され、Q313,Q622,Q723のコレク
タはそれぞれ第1、第2、第3の出力端4,5,
6に接続されている。なお入力端3の電位をaと
し、出力端子4,5,6の出力をそれぞれb,
c,dとし、電源電圧Vccにより定電流源16に
流れる定電流をIとし、前記電位E1は電位E2よ
り低く設定しておく。
続いて本実施例の動作について説明する。
3値論理回路の入力端3(即ちQ111および
Q521のベース)の電位aが基準直流電圧源1
5の電位E2より高い時、Q313,Q414が導通
し、定電流源16の定電流IはQ313のコレク
タから出力端4への出力bとなる。次に前記電位
aが基準直流電圧源25の電位E1より低い時、
Q111,Q212が導通し、定電流IはQ212の
エミツタに流れ込むが、このときQ521のベー
ス電位(即ち電位a)がQ824のベース電位
(即ち電位E1)より低いので、Q212のコレクタ
出力電流はQ622のエミツタに流し込まれて、
Q622のコレクタから出力端5への出力cとな
る。次に前記電位aが電位E1より高く且つ電位
E2より低い時、Q111,Q212が導通し、定電
流IはQ212のエミツタに流れ込むが、このと
きQ825のベース電位(即ち電位E1)がQ521
のベース電位(即ち電位a)より低いので、Q2
12のコレクタ出力電流はQ723のエミツタに
流し込まれて、Q723のコレクタから出力端6
への出力dとなる。
Q521のベース)の電位aが基準直流電圧源1
5の電位E2より高い時、Q313,Q414が導通
し、定電流源16の定電流IはQ313のコレク
タから出力端4への出力bとなる。次に前記電位
aが基準直流電圧源25の電位E1より低い時、
Q111,Q212が導通し、定電流IはQ212の
エミツタに流れ込むが、このときQ521のベー
ス電位(即ち電位a)がQ824のベース電位
(即ち電位E1)より低いので、Q212のコレクタ
出力電流はQ622のエミツタに流し込まれて、
Q622のコレクタから出力端5への出力cとな
る。次に前記電位aが電位E1より高く且つ電位
E2より低い時、Q111,Q212が導通し、定電
流IはQ212のエミツタに流れ込むが、このと
きQ825のベース電位(即ち電位E1)がQ521
のベース電位(即ち電位a)より低いので、Q2
12のコレクタ出力電流はQ723のエミツタに
流し込まれて、Q723のコレクタから出力端6
への出力dとなる。
以上説明したように本実施例では入力端の電位
aと基準直流電圧源の電位E1,E2との関係が、
a>E2のときは出力端4に出力bが、またa>
E1のときは出力端5に出力cが、さらにE1<a
<E2のときは出力端6に出力dが単独に出力さ
れ3値が得られる。
aと基準直流電圧源の電位E1,E2との関係が、
a>E2のときは出力端4に出力bが、またa>
E1のときは出力端5に出力cが、さらにE1<a
<E2のときは出力端6に出力dが単独に出力さ
れ3値が得られる。
なお本実施例では差動増幅器をPNPトランジ
スタで構成しているが、NPNトランジスタで構
成してもよいことは言うまでもない。
スタで構成しているが、NPNトランジスタで構
成してもよいことは言うまでもない。
(考案の効果)
以上の説明により明らかなように本考案の3値
論理回路によれば、1個の定電流源で済むので低
消費電流化が実現されるという効果が生じる。
論理回路によれば、1個の定電流源で済むので低
消費電流化が実現されるという効果が生じる。
第1図は本考案の3値論理回路の一実施例を示
す回路図および第2図は従来の3値論理回路の一
例を示す回路図である。 図において、1,2……差動増幅器、3……入
力端、4,5,6……出力端、11,〜14,2
1,〜24……トランジスタ、Q1,〜Q4,Q5,
〜Q8,15,25……基準直流電圧源、16…
…定電流源、a,E1,E2……電位、b,c,d
……出力、G……基準電位、I……定電流、R1,
R2……抵抗、Vcc……電源電圧。
す回路図および第2図は従来の3値論理回路の一
例を示す回路図である。 図において、1,2……差動増幅器、3……入
力端、4,5,6……出力端、11,〜14,2
1,〜24……トランジスタ、Q1,〜Q4,Q5,
〜Q8,15,25……基準直流電圧源、16…
…定電流源、a,E1,E2……電位、b,c,d
……出力、G……基準電位、I……定電流、R1,
R2……抵抗、Vcc……電源電圧。
Claims (1)
- 同一導電型トランジスタで構成される第1およ
び第2の差動増幅器を備え、前記第1の差動増幅
器はベースを入力とする第1のトランジスタのエ
ミツタを第2のトランジスタのベースに接続し、
第3のトランジスタのベースを第4のトランジス
タのエミツタに接続し、該第4のトランジスタの
ベースを第1の基準直流電圧源に接続し、前記第
2、第3のトランジスタのエミツタを定電流源に
共通に接続してなり、前記第2の差動増幅器はベ
ースを前記入力とする第5のトランジスタのエミ
ツタを第6のトランジスタのベースに接続し、第
7のトランジスタのベースを第8のトランジスタ
のエミツタに接続し、該第8のトランジスタのベ
ースに第2の基準直流電圧源を接続し、前記第6
のトランジスタのエミツタを前記第7のトランジ
スタのエミツタに接続してなり、且つ前記第7の
トランジスタのエミツタを前記第2のトランジス
タのコレクタに接続し、前記第1、第4、第5、
第8のトランジスタの各コレクタを基準電位に接
続し、前記第3、第6、第7のトランジスタのコ
レクタをそれぞれ第1、第2、第3の出力とする
ことを特徴とする3値論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10993484U JPS6126331U (ja) | 1984-07-20 | 1984-07-20 | 3値論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10993484U JPS6126331U (ja) | 1984-07-20 | 1984-07-20 | 3値論理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6126331U JPS6126331U (ja) | 1986-02-17 |
JPH026684Y2 true JPH026684Y2 (ja) | 1990-02-19 |
Family
ID=30669067
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10993484U Granted JPS6126331U (ja) | 1984-07-20 | 1984-07-20 | 3値論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6126331U (ja) |
-
1984
- 1984-07-20 JP JP10993484U patent/JPS6126331U/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6126331U (ja) | 1986-02-17 |
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