JPH05129852A - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPH05129852A JPH05129852A JP28580091A JP28580091A JPH05129852A JP H05129852 A JPH05129852 A JP H05129852A JP 28580091 A JP28580091 A JP 28580091A JP 28580091 A JP28580091 A JP 28580091A JP H05129852 A JPH05129852 A JP H05129852A
- Authority
- JP
- Japan
- Prior art keywords
- differential amplifier
- circuit
- amplifier circuit
- transistor
- emitter follower
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】エミッタフォロワ回路を前置きした差動増幅回
路において、その回路電流を低減すること。 【構成】エミッタフォロワ回路を前置した差動増幅回路
において、トランジスタＱ3 のエミッタをトランジスタ
Ｑ1 のベース及び負荷抵抗Ｒ1 の一端に、トランジスタ
Ｑ4 のエミッタをトランジスタＱ2 のベース及び負荷抵
抗Ｒ2 の一端に接続し、エミッタフォロワ回路のバイア
ス電流Ｉ1 及びＩ2 を差動増幅回路のバイアス電流とす
ることで、回路電流を低減出来る。
路において、その回路電流を低減すること。 【構成】エミッタフォロワ回路を前置した差動増幅回路
において、トランジスタＱ3 のエミッタをトランジスタ
Ｑ1 のベース及び負荷抵抗Ｒ1 の一端に、トランジスタ
Ｑ4 のエミッタをトランジスタＱ2 のベース及び負荷抵
抗Ｒ2 の一端に接続し、エミッタフォロワ回路のバイア
ス電流Ｉ1 及びＩ2 を差動増幅回路のバイアス電流とす
ることで、回路電流を低減出来る。
Description
【０００１】
【産業上の利用分野】本発明は差動増幅回路に関し、特
にエミッタフォロワ回路を前置し低ノイズ，低消費電力
の差動増幅回路に関する。
にエミッタフォロワ回路を前置し低ノイズ，低消費電力
の差動増幅回路に関する。
【０００２】
【従来の技術】従来の差動増幅回路においては、差動端
子間の耐圧を得るため差動増幅回路の前にエミッタフォ
ロワ回路を付加した回路が、図３である。図３におい
て、トランジスタＱ1 ，Ｑ2 と、それらの共通エミッタ
に接続された定電流源Ｉ0 と、コレクタに接続された負
荷抵抗Ｒ1 ，Ｒ2 とから構成された差動増幅回路と、そ
れに前置したトランジスタＱ3 ，Ｑ4 及び定電流源
Ｉ1 ，Ｉ2 からなるエミッタフォロワ回路とがある。
子間の耐圧を得るため差動増幅回路の前にエミッタフォ
ロワ回路を付加した回路が、図３である。図３におい
て、トランジスタＱ1 ，Ｑ2 と、それらの共通エミッタ
に接続された定電流源Ｉ0 と、コレクタに接続された負
荷抵抗Ｒ1 ，Ｒ2 とから構成された差動増幅回路と、そ
れに前置したトランジスタＱ3 ，Ｑ4 及び定電流源
Ｉ1 ，Ｉ2 からなるエミッタフォロワ回路とがある。
【０００３】定電流源Ｉ1 ，Ｉ2 による電流は、エミッ
タフォロワ回路を構成するトランジスタＱ3 ，Ｑ4 のバ
イアス電流となり、定電流源Ｉ0 はトランジスタＱ1 ，
Ｑ2 による差動増幅回路のバイアス電流となる。トラン
ジスタＱ3 ，Ｑ4 のベース間には信号線Ｖs が接続され
る。以上の回路には、電源Ｖccによって、バイアス電圧
が印加される。
タフォロワ回路を構成するトランジスタＱ3 ，Ｑ4 のバ
イアス電流となり、定電流源Ｉ0 はトランジスタＱ1 ，
Ｑ2 による差動増幅回路のバイアス電流となる。トラン
ジスタＱ3 ，Ｑ4 のベース間には信号線Ｖs が接続され
る。以上の回路には、電源Ｖccによって、バイアス電圧
が印加される。
【０００４】
【発明が解決しようとする課題】このような従来の差動
増幅回路では、差動端子間耐圧を得るために、差動増幅
回路の前にエミッタフォロワ回路を置いているが、低ノ
イズの特性が必要であるときには、差動増幅回路のノイ
ズだけでなく、エミッタフォロワ回路のノイズも小さく
しなければならないが、そのためにはエミッタフォロワ
回路のバイアス電流を多くしなければならず、そうする
と消費電流も増えることになる。
増幅回路では、差動端子間耐圧を得るために、差動増幅
回路の前にエミッタフォロワ回路を置いているが、低ノ
イズの特性が必要であるときには、差動増幅回路のノイ
ズだけでなく、エミッタフォロワ回路のノイズも小さく
しなければならないが、そのためにはエミッタフォロワ
回路のバイアス電流を多くしなければならず、そうする
と消費電流も増えることになる。
【０００５】集積回路とする場合には電力消費が大きく
パッケージの許容損失内に収まらなくなるという欠点が
ある。また電池駆動のセットにおいては、電池の寿命が
短くなるという欠点もある。
パッケージの許容損失内に収まらなくなるという欠点が
ある。また電池駆動のセットにおいては、電池の寿命が
短くなるという欠点もある。
【０００６】本発明の目的は、前記欠点を解決し、消費
電流を増加させることなく、低ノイズ化を実現した差動
増幅回路を提供することにある。
電流を増加させることなく、低ノイズ化を実現した差動
増幅回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の差動増幅回路の
構成は、差動増幅回路を構成する第１，第２のトランジ
スタとエミッタフォロワ回路を構成する第３，第４のト
ランジスタとで構成された差動増幅回路において、前記
第３のトランジスタのエミッタを前記第１のトランジス
タのベース及び前記第１のトランジスタのコレクタに接
続された第１の負荷抵抗の他端とに接続し、前記第４の
トランジスタのエミッタを前記第２のトランジスタのベ
ース及び前記第２のトランジスタのコレクタに接続され
た第２の負荷抵抗の他端とに接続し、前記第１，第２の
トランジスタの共通エミッタに定電流源を接続したこと
を特徴とする。
構成は、差動増幅回路を構成する第１，第２のトランジ
スタとエミッタフォロワ回路を構成する第３，第４のト
ランジスタとで構成された差動増幅回路において、前記
第３のトランジスタのエミッタを前記第１のトランジス
タのベース及び前記第１のトランジスタのコレクタに接
続された第１の負荷抵抗の他端とに接続し、前記第４の
トランジスタのエミッタを前記第２のトランジスタのベ
ース及び前記第２のトランジスタのコレクタに接続され
た第２の負荷抵抗の他端とに接続し、前記第１，第２の
トランジスタの共通エミッタに定電流源を接続したこと
を特徴とする。
【０００８】
【実施例】図１は本発明の一実施例の差動増幅回路を示
す回路図である。
す回路図である。
【０００９】図１において、本発明の一実施例の差動増
幅回路は、ｎｐｎ型トランジスタＱ1 ，Ｑ2 と負荷抵抗
Ｒ1 ，Ｒ2と定電流源Ｉ0 とからなる差動増幅回路と、
それに前置きするエミッタフォロワ回路を構成するラン
ジスタＱ3 ，Ｑ4 と電源Ｖccとからなる。
幅回路は、ｎｐｎ型トランジスタＱ1 ，Ｑ2 と負荷抵抗
Ｒ1 ，Ｒ2と定電流源Ｉ0 とからなる差動増幅回路と、
それに前置きするエミッタフォロワ回路を構成するラン
ジスタＱ3 ，Ｑ4 と電源Ｖccとからなる。
【００１０】ここで、エミッタフォロワ回路のｎｐｎ型
トランジスタＱ3 ，Ｑ4 のベース間には、信号源Ｖs が
印加され、そのトランジスタＱ3 ，Ｑ4 のエミッタ間は
差動増幅回路のＱ1 ，Ｑ2 のベース及び差動増幅回路の
負荷抵抗Ｒ1 ，Ｒ2 へ各々接続されている。
トランジスタＱ3 ，Ｑ4 のベース間には、信号源Ｖs が
印加され、そのトランジスタＱ3 ，Ｑ4 のエミッタ間は
差動増幅回路のＱ1 ，Ｑ2 のベース及び差動増幅回路の
負荷抵抗Ｒ1 ，Ｒ2 へ各々接続されている。
【００１１】この回路構成では、エミッタフォロワ回路
のトランジスタＱ3，Ｑ4 を流れるバイアス電流は、負
荷抵抗Ｒ1 ，Ｒ2 を通ってトランジスタＱ1 ，Ｑ2 を流
れる。つまり、エミッタフォロワを構成するトランジス
タＱ3 ，Ｑ4 のバイアス電流と、差動増幅回路を構成す
るトランジスタＱ1 ，Ｑ2 のバイアス電流とを兼用する
ことができる。
のトランジスタＱ3，Ｑ4 を流れるバイアス電流は、負
荷抵抗Ｒ1 ，Ｒ2 を通ってトランジスタＱ1 ，Ｑ2 を流
れる。つまり、エミッタフォロワを構成するトランジス
タＱ3 ，Ｑ4 のバイアス電流と、差動増幅回路を構成す
るトランジスタＱ1 ，Ｑ2 のバイアス電流とを兼用する
ことができる。
【００１２】図２は本発明の他の実施例の差動増幅回路
を示す回路図である。
を示す回路図である。
【００１３】図２において、本実施例が図１と異なる部
分はトランジスタＱ1 〜Ｑ4 がｎｐｎ型となっている点
であり、これにともなって接続関係も変更されている。
その他は、図１と同様である。
分はトランジスタＱ1 〜Ｑ4 がｎｐｎ型となっている点
であり、これにともなって接続関係も変更されている。
その他は、図１と同様である。
【００１４】低ノイズを必要とする差動増幅回路でエミ
ッタフォロワ回路のバイアス電流を多くした時、従来回
路での回路電流Ｉccは、Ｉcc＝Ｉ0 ＋Ｉ1 ＋Ｉ
2 （Ｉ0 ；差動増幅回路のバイアス電流、Ｉ1 ，Ｉ2 ；
エミッタフォロワ回路のバイアス電流）となる。
ッタフォロワ回路のバイアス電流を多くした時、従来回
路での回路電流Ｉccは、Ｉcc＝Ｉ0 ＋Ｉ1 ＋Ｉ
2 （Ｉ0 ；差動増幅回路のバイアス電流、Ｉ1 ，Ｉ2 ；
エミッタフォロワ回路のバイアス電流）となる。
【００１５】本実施例では、エミッタフォロワ回路のバ
イアス電流を差動増幅回路のバイアス電流とするため、
回路電流Ｉccは、Ｉcc＝Ｉ0 となり、従来回路より回路
電流を少なくできるため消費電力が小さくなるという効
果がある。
イアス電流を差動増幅回路のバイアス電流とするため、
回路電流Ｉccは、Ｉcc＝Ｉ0 となり、従来回路より回路
電流を少なくできるため消費電力が小さくなるという効
果がある。
【００１６】たとえば、ここでトランジスタのノイズＶ
N は次式のようになう。
N は次式のようになう。
【００１７】
【００１８】この式において、ノイズを１ｍＶ以下にし
ようとすると、バイアス電流Ｉc を５ｍＡ以上流さなく
てはならない。これを従来回路の回路電流の式と本実施
例の式にあてはめると、従来回路では、Ｉcc＝Ｉ0 ＋Ｉ
1 ＋Ｉ2 ＝１０ｍＡ＋５ｍＡ＋５ｍＡ＝２０ｍＡとなる
が、本実施例の回路では、Ｉcc＝Ｉ0 ＝１０ｍＡとな
り、従来回路の回路電流の半分でよいことになる。
ようとすると、バイアス電流Ｉc を５ｍＡ以上流さなく
てはならない。これを従来回路の回路電流の式と本実施
例の式にあてはめると、従来回路では、Ｉcc＝Ｉ0 ＋Ｉ
1 ＋Ｉ2 ＝１０ｍＡ＋５ｍＡ＋５ｍＡ＝２０ｍＡとなる
が、本実施例の回路では、Ｉcc＝Ｉ0 ＝１０ｍＡとな
り、従来回路の回路電流の半分でよいことになる。
【００１９】また、差動増幅回路のまえにエミッタフォ
ロワ回路があるため、差動端子間耐圧は従来回路と同程
度ある。
ロワ回路があるため、差動端子間耐圧は従来回路と同程
度ある。
【００２０】
【発明の効果】以上説明したように、本発明は、エミッ
タフォロワ回路のバイアス電流を次の差動増幅回路のバ
イアス電流として使用する回路にしたので、従来回路よ
り回路電流を少なくでき、消費電力が小さくなる効果が
ある。
タフォロワ回路のバイアス電流を次の差動増幅回路のバ
イアス電流として使用する回路にしたので、従来回路よ
り回路電流を少なくでき、消費電力が小さくなる効果が
ある。
【図１】本発明の一実施例の差動増幅回路を示す回路図
である。
である。
【図２】本発明の他の実施例の差動増幅回路を示す回路
図である。
図である。
【図３】従来の差動増幅回路を示す回路図である。
Ｑ1 ，Ｑ2 差動増幅回路を構成するトランジスタ Ｑ3 ，Ｑ4 エミッタフォロワ回路を構成するトラン
ジスタ Ｒ1 ，Ｒ2 負荷抵抗 Ｉ0 ，Ｉ1 ，Ｉ2 バイアス電流用定電流源 Ｖs 入力信号源 Ｖcc 電源
ジスタ Ｒ1 ，Ｒ2 負荷抵抗 Ｉ0 ，Ｉ1 ，Ｉ2 バイアス電流用定電流源 Ｖs 入力信号源 Ｖcc 電源
Claims (2)
- 【請求項１】 差動増幅回路を構成する第１，第２のト
ランジスタと、エミッタフォロワ回路を構成する第３，
第４のトランジスタとで構成された差動増幅回路におい
て、前記第３のトランジスタのエミッタを前記第１のト
ランジスタのベース及び前記第１のトランジスタのコレ
クタに接続された第１の負荷抵抗の他端とに接続し、前
記第４のトランジスタのエミッタを前記第２のトランジ
スタのベース及び前記第２のトランジスタのコレクタに
接続された第２の負荷抵抗の他端とに接続し、前記第
１，第２のトランジスタの共通エミッタに定電流源を接
続したことを特徴とする差動増幅回路。 - 【請求項２】 第１乃至第４のトランジスタがｎｐｎ型
である請求項１記載の差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28580091A JPH05129852A (ja) | 1991-10-31 | 1991-10-31 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28580091A JPH05129852A (ja) | 1991-10-31 | 1991-10-31 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129852A true JPH05129852A (ja) | 1993-05-25 |
Family
ID=17696245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28580091A Pending JPH05129852A (ja) | 1991-10-31 | 1991-10-31 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129852A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0529848A (ja) * | 1990-07-17 | 1993-02-05 | Nec Corp | 差動増幅回路 |
-
1991
- 1991-10-31 JP JP28580091A patent/JPH05129852A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0529848A (ja) * | 1990-07-17 | 1993-02-05 | Nec Corp | 差動増幅回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09105763A (ja) | コンパレータ回路 | |
| JPH05129852A (ja) | 差動増幅回路 | |
| JPH04127703A (ja) | 演算増幅回路 | |
| JP2956609B2 (ja) | バイポーラ・マルチプライヤ | |
| JP3036925B2 (ja) | 差動増幅回路 | |
| JP3018486B2 (ja) | バイアス回路 | |
| JPH026684Y2 (ja) | ||
| JP2623954B2 (ja) | 利得可変増幅器 | |
| JPS6029229Y2 (ja) | 差動増幅器 | |
| JP2902277B2 (ja) | エミッタホロワ出力電流制限回路 | |
| JP2829738B2 (ja) | コンパレータ | |
| JPS6075107A (ja) | ホ−ル素子用増幅器 | |
| JP3172310B2 (ja) | バッファ回路 | |
| JPH03196279A (ja) | 演算増幅器 | |
| JPH0749722A (ja) | 定電流回路 | |
| JP3547895B2 (ja) | 定電流発生回路 | |
| JP2536156B2 (ja) | 絶対値回路 | |
| JPH07336161A (ja) | 差動増幅器 | |
| JPH01278108A (ja) | 差動増幅回路 | |
| JPH0834415B2 (ja) | コンパレ−タ回路 | |
| JPH02218205A (ja) | 電流―電圧変換回路および電流―電流変換回路 | |
| JPH0233207A (ja) | バッファ回路 | |
| JPH04208709A (ja) | 電圧比較用半導体装置 | |
| JPH06152257A (ja) | 電圧電流変換回路 | |
| JPH05327361A (ja) | 演算増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980811 |