JPH0834415B2 - コンパレ−タ回路 - Google Patents
コンパレ−タ回路Info
- Publication number
- JPH0834415B2 JPH0834415B2 JP15198986A JP15198986A JPH0834415B2 JP H0834415 B2 JPH0834415 B2 JP H0834415B2 JP 15198986 A JP15198986 A JP 15198986A JP 15198986 A JP15198986 A JP 15198986A JP H0834415 B2 JPH0834415 B2 JP H0834415B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- base
- power supply
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2409—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors
- H03K5/2418—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors with at least one differential stage
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンパレータ回路の改良に関するもので
ある。
ある。
第２図は、従来のコンパレータ回路を示し、図におい
て、１は入力端子、２は出力端子、V+は電圧VCC（＞
０）の正電源、V-は電圧VEE（＜０）の負電源、Vrefは
しきい値を決める基準電圧源、Q1,Q2は入力差動対10を
なすトランジスタ、R1,R2はそれぞれトランジスタQ1,Q2
の負荷抵抗、Ｊは入力差動対10に流す電流Ｉを供給する
定電流源、Q3,Q4はカレントミラー20を構成するトラン
ジスタ、R3,R4はカレントミラー20の負荷抵抗、Q5,Q6は
トランジスタQ3,Q4、抵抗R3,R4とともにレベルシフタ30
を構成するエミッタフォロワトランジスタ、Q7は出力用
オープンコレクタトランジスタ、R5はトランジスタQ7の
負荷抵抗である。
て、１は入力端子、２は出力端子、V+は電圧VCC（＞
０）の正電源、V-は電圧VEE（＜０）の負電源、Vrefは
しきい値を決める基準電圧源、Q1,Q2は入力差動対10を
なすトランジスタ、R1,R2はそれぞれトランジスタQ1,Q2
の負荷抵抗、Ｊは入力差動対10に流す電流Ｉを供給する
定電流源、Q3,Q4はカレントミラー20を構成するトラン
ジスタ、R3,R4はカレントミラー20の負荷抵抗、Q5,Q6は
トランジスタQ3,Q4、抵抗R3,R4とともにレベルシフタ30
を構成するエミッタフォロワトランジスタ、Q7は出力用
オープンコレクタトランジスタ、R5はトランジスタQ7の
負荷抵抗である。
次に動作について説明する。入力端子１にVrefより高
い“H"の信号が入ったとき、トランジスタQ2はオフとな
り、トランジスタQ5のベース電位はほぼVCCとなる。こ
のときトランジスタQ3のコレクタ電流は（VCC-VEE-V
Q3BE-VQ5BE）/R3＝（VCC＋｜VEE｜−２VBE）/R3（但
し、VQ3BE,VQ5BEはVQ3BE＝VQ5BE＝VBEとする）となる。
一方、トランジスタQ6のベースはトランジスタQ1がオン
するためVCCよりR1・Ｉだけ下る。このときトランジス
タQ7をオンにすると、トランジスタQ6のエミッタ電流
は、（VCC-VEE-VQ7BE-VQ6BE−R1・Ｉ）/R4＝（VCC＋｜V
EE｜−２VBE−R1・Ｉ）/R4（但し、VQ7BE,VQ6BEはVQ7BE
＝VQ6BE＝VBEとする）となる。しかし、トランジスタQ4
のコレクタ電流はトランジスタQ3のコレクタ電流と等し
くなるので、R3＝R4とすると、トランジスタQ4のコレク
タ電流とトランジスタQ6のエミッタ電流との差R1・I/R3
がトランジスタQ7のベースから引き抜かれる電流IBLと
なり、トランジスタQ7が実際にはオフし、出力端子２が
“H"となる。
い“H"の信号が入ったとき、トランジスタQ2はオフとな
り、トランジスタQ5のベース電位はほぼVCCとなる。こ
のときトランジスタQ3のコレクタ電流は（VCC-VEE-V
Q3BE-VQ5BE）/R3＝（VCC＋｜VEE｜−２VBE）/R3（但
し、VQ3BE,VQ5BEはVQ3BE＝VQ5BE＝VBEとする）となる。
一方、トランジスタQ6のベースはトランジスタQ1がオン
するためVCCよりR1・Ｉだけ下る。このときトランジス
タQ7をオンにすると、トランジスタQ6のエミッタ電流
は、（VCC-VEE-VQ7BE-VQ6BE−R1・Ｉ）/R4＝（VCC＋｜V
EE｜−２VBE−R1・Ｉ）/R4（但し、VQ7BE,VQ6BEはVQ7BE
＝VQ6BE＝VBEとする）となる。しかし、トランジスタQ4
のコレクタ電流はトランジスタQ3のコレクタ電流と等し
くなるので、R3＝R4とすると、トランジスタQ4のコレク
タ電流とトランジスタQ6のエミッタ電流との差R1・I/R3
がトランジスタQ7のベースから引き抜かれる電流IBLと
なり、トランジスタQ7が実際にはオフし、出力端子２が
“H"となる。
一方、入力端子１にVrefより低い“L"の信号が入った
ときは、上記の逆の動作となりR2・I/R3がトランジスタ
Q7のベースに流れ込む電流IBHとなり、トランジスタQ7
がオンし、出力端子２が“L"となる。
ときは、上記の逆の動作となりR2・I/R3がトランジスタ
Q7のベースに流れ込む電流IBHとなり、トランジスタQ7
がオンし、出力端子２が“L"となる。
従来のコンパレータ回路は、以上のように構成されて
いるので、トランジスタQ4はトランジスタQ7をオフする
ためにコレクタ電位がベース電位より低くなることが必
要で、これは飽和している状態である。また、トランジ
スタQ1は負荷R1が接続されているために飽和しやすく、
入力ダイナミックレンジを大きくとれないなどの問題点
があった。
いるので、トランジスタQ4はトランジスタQ7をオフする
ためにコレクタ電位がベース電位より低くなることが必
要で、これは飽和している状態である。また、トランジ
スタQ1は負荷R1が接続されているために飽和しやすく、
入力ダイナミックレンジを大きくとれないなどの問題点
があった。
この発明は上記のような問題点を解消するためになさ
れたもので、トランジスタの飽和を防ぎ高速動作ができ
るとともに、入力ダイナミックレンジを大きくとること
ができるコンパレータ回路を得ることを目的とする。
れたもので、トランジスタの飽和を防ぎ高速動作ができ
るとともに、入力ダイナミックレンジを大きくとること
ができるコンパレータ回路を得ることを目的とする。
この発明に係るコンパレータ回路は、コレクタが正電
源に接続され、エミッタフォロアをなす第１のトランジ
スタと、エミッタが負電源に、コレクタがベースに接続
され、ダイオードをなす第２のトランジスタと、上記第
１のトランジスタのエミッタと上記第２のトランジスタ
のコレクタおよびベースとの間に接続された第１の抵抗
と、ベースが上記第２のトランジスタのコレクタおよび
ベースに、エミッタが上記負電源にそれぞれ接続された
第３のトランジスタと、アノードが上記正電源に接続さ
れた第１のダイオードと、上記第１の抵抗と等しい抵抗
値を有し、上記第１のダイオードのカソードと上記第３
のトランジスタのコレクタとの間に接続された第２の抵
抗と、カソードが負電源に接続された第２のダイオード
と、ベースが上記第３のトランジスタのコレクタに、エ
ミッタが上記第２のダイオードのアノードに接続された
第４のトランジスタとで構成され、上記第４のトランジ
スタのコレクタから比較結果を出力するレベルシフタ
と、上記レベルシフタの前段に設けられ、上記第１のト
ランジスタのベースと上記正電源との間に接続された第
３の抵抗と、コレクタが上記第１のトランジスタのベー
スに、ベースが基準電圧源に接続された第５のトランジ
スタと、エミッタが上記第５のトランジスタのエミッタ
に、コレクタが上記正電源に接続され、ベースが上記基
準電圧源の基準電圧と電圧を比較すべき信号が入力され
る入力端子となる第６のトランジスタと、上記第5,第６
のトランジスタの共通のエミッタと上記負電源との間に
接続された定電流源とで構成された入力段とを備えるよ
うにしたものである。
源に接続され、エミッタフォロアをなす第１のトランジ
スタと、エミッタが負電源に、コレクタがベースに接続
され、ダイオードをなす第２のトランジスタと、上記第
１のトランジスタのエミッタと上記第２のトランジスタ
のコレクタおよびベースとの間に接続された第１の抵抗
と、ベースが上記第２のトランジスタのコレクタおよび
ベースに、エミッタが上記負電源にそれぞれ接続された
第３のトランジスタと、アノードが上記正電源に接続さ
れた第１のダイオードと、上記第１の抵抗と等しい抵抗
値を有し、上記第１のダイオードのカソードと上記第３
のトランジスタのコレクタとの間に接続された第２の抵
抗と、カソードが負電源に接続された第２のダイオード
と、ベースが上記第３のトランジスタのコレクタに、エ
ミッタが上記第２のダイオードのアノードに接続された
第４のトランジスタとで構成され、上記第４のトランジ
スタのコレクタから比較結果を出力するレベルシフタ
と、上記レベルシフタの前段に設けられ、上記第１のト
ランジスタのベースと上記正電源との間に接続された第
３の抵抗と、コレクタが上記第１のトランジスタのベー
スに、ベースが基準電圧源に接続された第５のトランジ
スタと、エミッタが上記第５のトランジスタのエミッタ
に、コレクタが上記正電源に接続され、ベースが上記基
準電圧源の基準電圧と電圧を比較すべき信号が入力され
る入力端子となる第６のトランジスタと、上記第5,第６
のトランジスタの共通のエミッタと上記負電源との間に
接続された定電流源とで構成された入力段とを備えるよ
うにしたものである。
この発明においては、レベルシフタはこれを構成する
カレントミラーの基準側の負荷のエミッタフォロワトラ
ンジスタのベースが“H"、即ちほぼVCCになったとき、
基準側とカレントミラー側の負荷が等価となり、ミラー
側のトランジスタのコレクタ電位が、基準側のトランジ
スタのコレクタ電位、すなわち、共通ベース電位と等し
くなるから、ミラー側の飽和が防止される。
カレントミラーの基準側の負荷のエミッタフォロワトラ
ンジスタのベースが“H"、即ちほぼVCCになったとき、
基準側とカレントミラー側の負荷が等価となり、ミラー
側のトランジスタのコレクタ電位が、基準側のトランジ
スタのコレクタ電位、すなわち、共通ベース電位と等し
くなるから、ミラー側の飽和が防止される。
また入力差動対の入力トランジスタの負荷抵抗が除去
されているから入力ダイナミックレンジが大きくなる。
されているから入力ダイナミックレンジが大きくなる。
以下、この発明の一実施例を図について説明する。第
１図は本発明の一実施例によるコンパレータ回路を示
し、図において、１は入力端子、２は出力端子、V+は電
圧VCC（＞０）の正電源、V-は電圧VEE（＜０）の負電
源、Vrefはしきい値を決める基準電圧源、Q1,Q2は入力
差動対10をなす第5,第４のトランジスタ、R2はトランジ
スタQ2の負荷抵抗（第３の抵抗）、Ｊは入力差動対10に
流す電流Ｉを供給する定電流源であり、上記入力差動対
10、抵抗R2及び定電流源Ｊにより入力段50が構成されて
いる。
１図は本発明の一実施例によるコンパレータ回路を示
し、図において、１は入力端子、２は出力端子、V+は電
圧VCC（＞０）の正電源、V-は電圧VEE（＜０）の負電
源、Vrefはしきい値を決める基準電圧源、Q1,Q2は入力
差動対10をなす第5,第４のトランジスタ、R2はトランジ
スタQ2の負荷抵抗（第３の抵抗）、Ｊは入力差動対10に
流す電流Ｉを供給する定電流源であり、上記入力差動対
10、抵抗R2及び定電流源Ｊにより入力段50が構成されて
いる。
またQ3,Q4はカレントミラー20をなす第2,第３のトラ
ンジスタ、R3,R4はカレントミラー20の負荷抵抗（第1,
第２の抵抗）、Q5はトランジスタQ3の負荷となるエミッ
タフォロワトランジスタ（第１のトランジスタ）、D1は
トランジスタQ4の負荷となるダイオード、Q7は出力用オ
ープンコレクタトランジスタ、R5はトランジスタQ7の負
荷抵抗、D2はトランジスタQ7をVEEよりVBEだけ持ち上げ
るためのダイオードであり、上記カレントミラー20,ト
ランジスタQ5,ダイオードD1及び抵抗R3,R4によりレベル
シフタ40が構成されている。
ンジスタ、R3,R4はカレントミラー20の負荷抵抗（第1,
第２の抵抗）、Q5はトランジスタQ3の負荷となるエミッ
タフォロワトランジスタ（第１のトランジスタ）、D1は
トランジスタQ4の負荷となるダイオード、Q7は出力用オ
ープンコレクタトランジスタ、R5はトランジスタQ7の負
荷抵抗、D2はトランジスタQ7をVEEよりVBEだけ持ち上げ
るためのダイオードであり、上記カレントミラー20,ト
ランジスタQ5,ダイオードD1及び抵抗R3,R4によりレベル
シフタ40が構成されている。
次に動作について説明する。入力端子１にVrefより高
い“H"の信号が入ったとき、トランジスタQ2はオフとな
り、トランジスタQ5のベースはほぼVCCとなり、このと
き該トランジスタQ5はアノードがVCCに接続されたダイ
オード（すなわちD1）と等価となる。R3＝R4とするとト
ランジスタQ3,Q4はカレントミラーであるので、コレク
タ電流が等しく、抵抗R3,R4の両端の電圧効果が等しく
なるので、それぞれのコレクタ電位は等しくなり、VEE
よりVBE分高い電位になる。このことによりトランジス
タQ7のベース電位もVEEよりVBEだけ上昇し、ダイオード
D2によりやはりVEEよりVBE分高いそのエミッタ電位と同
電位となり、トランジスタQ7はオフし、出力端子２は
“H"となる。
い“H"の信号が入ったとき、トランジスタQ2はオフとな
り、トランジスタQ5のベースはほぼVCCとなり、このと
き該トランジスタQ5はアノードがVCCに接続されたダイ
オード（すなわちD1）と等価となる。R3＝R4とするとト
ランジスタQ3,Q4はカレントミラーであるので、コレク
タ電流が等しく、抵抗R3,R4の両端の電圧効果が等しく
なるので、それぞれのコレクタ電位は等しくなり、VEE
よりVBE分高い電位になる。このことによりトランジス
タQ7のベース電位もVEEよりVBEだけ上昇し、ダイオード
D2によりやはりVEEよりVBE分高いそのエミッタ電位と同
電位となり、トランジスタQ7はオフし、出力端子２は
“H"となる。
一方、入力端子１にVrefより低い“L"の信号が入った
ときは、トランジスタQ2はオンとなり、トランジスタQ5
のベースはVCCよりR2・Ｉだけ下る。このためトランジ
スタQ3のコレクタ電流は（VCC-VEE-VQ5BE-VQ3BE−R2・
Ｉ）/R3＝（VCC＋｜VEE｜−２VBE−R2・Ｉ）/R3とな
る。このときダイオードD1を流れる電流は（VCC-VEE-V
D1-VQ7BE-VD2）/R4＝（VCC＋｜VEE｜−３VBE）/R4（但
し、VD1,VQ7BE,VD2はVD1＝VQ7BE＝VD2とする）となり、
R3＝R4,R2・Ｉ＞VBEとすると、この２つの電流の差（R2
・Ｉ−VBE）/R3がトランジスタQ7のベースに流れ込む電
流IBHとなり、トランジスタQ7はオンし、出力端子２は
“L"となる。トランジスタQ4のコレクタ電位は、入力信
号“H"のときベース電位と等しく，入力信号“L"のとき
VEEより２VBE分高くなり、いずれの場合もトランジスタ
Q4は飽和しない。またトランジスタQ1のコレクタはVCC
に接続されているので、入力、即ちベース電位がVCCま
で上ってもコレクタ，ベースが同電位となるだけで、ト
ランジスタQ1は飽和しない。
ときは、トランジスタQ2はオンとなり、トランジスタQ5
のベースはVCCよりR2・Ｉだけ下る。このためトランジ
スタQ3のコレクタ電流は（VCC-VEE-VQ5BE-VQ3BE−R2・
Ｉ）/R3＝（VCC＋｜VEE｜−２VBE−R2・Ｉ）/R3とな
る。このときダイオードD1を流れる電流は（VCC-VEE-V
D1-VQ7BE-VD2）/R4＝（VCC＋｜VEE｜−３VBE）/R4（但
し、VD1,VQ7BE,VD2はVD1＝VQ7BE＝VD2とする）となり、
R3＝R4,R2・Ｉ＞VBEとすると、この２つの電流の差（R2
・Ｉ−VBE）/R3がトランジスタQ7のベースに流れ込む電
流IBHとなり、トランジスタQ7はオンし、出力端子２は
“L"となる。トランジスタQ4のコレクタ電位は、入力信
号“H"のときベース電位と等しく，入力信号“L"のとき
VEEより２VBE分高くなり、いずれの場合もトランジスタ
Q4は飽和しない。またトランジスタQ1のコレクタはVCC
に接続されているので、入力、即ちベース電位がVCCま
で上ってもコレクタ，ベースが同電位となるだけで、ト
ランジスタQ1は飽和しない。
なお、上記実施例では、出力段にオープンコレクタ及
び負荷抵抗を使用したものを示したが、負荷抵抗の代り
に能動負荷を用いてもよいし、オープンコレクタ以外の
出力形式を用いてもよく、上記実施例と同様の効果を奏
する。
び負荷抵抗を使用したものを示したが、負荷抵抗の代り
に能動負荷を用いてもよいし、オープンコレクタ以外の
出力形式を用いてもよく、上記実施例と同様の効果を奏
する。
以上のように、この発明に係るコンパレータ回路によれ
ば、コレクタが正電源に接続され、エミッタフォロアを
なす第１のトランジスタとエミッタが負電源に、コレク
タがベースに接続され、ダイオードをなす第２のトラン
ジスタと、上記第１のトランジスタのエミッタと上記第
２のトランジスタのコレクタおよびベースとの間に接続
された第１の抵抗と、ベースが上記第２のトランジスタ
のコレクタおよびベースに、エミッタが上記負電源にそ
れぞれ接続された第３のトランジスタと、アノードが上
記正電源に接続された第１のダイオードと、上記第１の
抵抗と等しい抵抗値を有し、上記第１のダイオードのカ
ソードと上記第３のトランジスタのコレクタとの間に接
続された第２の抵抗と、カソードが負電源に接続された
第２のダイオードと、ベースが上記第３のトランジスタ
のコレクタに、エミッタが上記第２のダイオードのアノ
ードに接続された第４のトランジスタとで構成され、上
記第４のトランジスタのコレクタから比較結果を出力す
るレベルシフタと、上記レベルシフタの前段に設けら
れ、上記第１のトランジスタのベースと上記正電源との
間に接続された第３の抵抗と、コレクタが上記第１のト
ランジスタのベースに、ベースが基準電圧源に接続され
た第５のトランジスタと、エミッタが上記第５のトラン
ジスタのエミッタに、コレクタが上記正電源に接続さ
れ、ベースが上記基準電圧源の基準電圧と電圧を比較す
べき信号が入力される入力端子となる第６のトランジス
タと、上記第5,第６のトランジスタの共通のエミッタと
上記負電源との間に接続された定電流源とで構成された
入力段とを備えるようにしたので、高速動作が可能とな
り、入力ダイナミックレンジを大きくできるという効果
がある。
ば、コレクタが正電源に接続され、エミッタフォロアを
なす第１のトランジスタとエミッタが負電源に、コレク
タがベースに接続され、ダイオードをなす第２のトラン
ジスタと、上記第１のトランジスタのエミッタと上記第
２のトランジスタのコレクタおよびベースとの間に接続
された第１の抵抗と、ベースが上記第２のトランジスタ
のコレクタおよびベースに、エミッタが上記負電源にそ
れぞれ接続された第３のトランジスタと、アノードが上
記正電源に接続された第１のダイオードと、上記第１の
抵抗と等しい抵抗値を有し、上記第１のダイオードのカ
ソードと上記第３のトランジスタのコレクタとの間に接
続された第２の抵抗と、カソードが負電源に接続された
第２のダイオードと、ベースが上記第３のトランジスタ
のコレクタに、エミッタが上記第２のダイオードのアノ
ードに接続された第４のトランジスタとで構成され、上
記第４のトランジスタのコレクタから比較結果を出力す
るレベルシフタと、上記レベルシフタの前段に設けら
れ、上記第１のトランジスタのベースと上記正電源との
間に接続された第３の抵抗と、コレクタが上記第１のト
ランジスタのベースに、ベースが基準電圧源に接続され
た第５のトランジスタと、エミッタが上記第５のトラン
ジスタのエミッタに、コレクタが上記正電源に接続さ
れ、ベースが上記基準電圧源の基準電圧と電圧を比較す
べき信号が入力される入力端子となる第６のトランジス
タと、上記第5,第６のトランジスタの共通のエミッタと
上記負電源との間に接続された定電流源とで構成された
入力段とを備えるようにしたので、高速動作が可能とな
り、入力ダイナミックレンジを大きくできるという効果
がある。
第１図は、この発明の一実施例によるコンパレータ回路
を示す図、第２図は従来のコンパレータ回路を示す図で
ある。 図において、Q5,Q3,Q4,Q7,Q2,Q1は第1,第2,第3,第4,第
5,第６のトランジスタ、D1,D2は第1,第２のダイオー
ド、R3,R4,R2は第1,第2,第３の抵抗、40はレベルシフ
タ、50は入力段、１は入力端子、２は出力端子、10は入
力差動対、20はカレントミラー、VCCは正電源、VEEは負
電源である。 なお図中同一符号は同一又は相当部分を示す。
を示す図、第２図は従来のコンパレータ回路を示す図で
ある。 図において、Q5,Q3,Q4,Q7,Q2,Q1は第1,第2,第3,第4,第
5,第６のトランジスタ、D1,D2は第1,第２のダイオー
ド、R3,R4,R2は第1,第2,第３の抵抗、40はレベルシフ
タ、50は入力段、１は入力端子、２は出力端子、10は入
力差動対、20はカレントミラー、VCCは正電源、VEEは負
電源である。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】コレクタが正電源に接続され、エミッタフ
ォロアをなす第１のトランジスタと、 エミッタが負電源に、コレクタがベースに接続され、ダ
イオードをなす第２のトランジスタと、 上記第１のトランジスタのエミッタと上記第２のトラン
ジスタのコレクタおよびベースとの間に接続された第１
の抵抗と、 ベースが上記第２のトランジスタのコレクタおよびベー
スに、エミッタが上記負電源にそれぞれ接続された第３
のトランジスタと、 アノードが上記正電源に接続された第１のダイオード
と、 上記第１の抵抗と等しい抵抗値を有し、上記第１のダイ
オードのカソードと上記第３のトランジスタのコレクタ
との間に接続された第２の抵抗と、 カソードが負電源に接続された第２のダイオードと、 ベースが上記第３のトランジスタのコレクタに、エミッ
タが上記第２のダイオードのアノードに接続された第４
のトランジスタとで構成され、 上記第４のトランジスタのコレクタから比較結果を出力
するレベルシフタと、 上記レベルシフタの前段に設けられ、 上記第１のトランジスタのベースと上記正電源との間に
接続された第３の抵抗と、 コレクタが上記第１のトランジスタのベースに、ベース
が基準電圧源に接続された第５のトランジスタと、 エミッタが上記第５のトランジスタのエミッタに、コレ
クタが上記正電源に接続され、ベースが上記基準電圧源
の基準電圧と電圧を比較すべき信号が入力される入力端
子となる第６のトランジスタと、 上記第5,第６のトランジスタの共通のエミッタと上記負
電源との間に接続された定電流源とで構成された入力段
とを備えたことを特徴とするコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15198986A JPH0834415B2 (ja) | 1986-06-27 | 1986-06-27 | コンパレ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15198986A JPH0834415B2 (ja) | 1986-06-27 | 1986-06-27 | コンパレ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS637014A JPS637014A (ja) | 1988-01-12 |
| JPH0834415B2 true JPH0834415B2 (ja) | 1996-03-29 |
Family
ID=15530628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15198986A Expired - Lifetime JPH0834415B2 (ja) | 1986-06-27 | 1986-06-27 | コンパレ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834415B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01208014A (ja) * | 1988-02-15 | 1989-08-22 | Matsushita Electric Ind Co Ltd | スイッチ回路 |
| GB2341246A (en) | 1998-09-03 | 2000-03-08 | Ericsson Telefon Ab L M | Differential level shifting circuit |
-
1986
- 1986-06-27 JP JP15198986A patent/JPH0834415B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS637014A (ja) | 1988-01-12 |
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