JP2646721B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- JP2646721B2 JP2646721B2 JP63333765A JP33376588A JP2646721B2 JP 2646721 B2 JP2646721 B2 JP 2646721B2 JP 63333765 A JP63333765 A JP 63333765A JP 33376588 A JP33376588 A JP 33376588A JP 2646721 B2 JP2646721 B2 JP 2646721B2
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- Japan
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- transistor
- pnp transistor
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は例えば半導体集積回路等において用いられEC
LレベルからCMOSレベルへ振幅レベルを変換するレベル
変換回路に関する。
LレベルからCMOSレベルへ振幅レベルを変換するレベル
変換回路に関する。
［従来の技術］ ECLレベルからCMOSレベルへのレベル変換を行う回路
として、従来から第３図に示す回路が一般的に知られて
いる。この回路は第1,第２のNPNトランジスタQ10,Q11、
第１の電流源I3及び第1,第２の抵抗R7,R8からなる差動
増幅器の片側出力をエミッタフォロアの第３のNPNトラ
ンジスタQ12を介して出力するものである。しかし、こ
の回路では、出力V0が第３のNPNトランジスタQ12と第２
の電流源I4との分圧出力となるため、十分な振幅が得ら
れないという欠点がある。
として、従来から第３図に示す回路が一般的に知られて
いる。この回路は第1,第２のNPNトランジスタQ10,Q11、
第１の電流源I3及び第1,第２の抵抗R7,R8からなる差動
増幅器の片側出力をエミッタフォロアの第３のNPNトラ
ンジスタQ12を介して出力するものである。しかし、こ
の回路では、出力V0が第３のNPNトランジスタQ12と第２
の電流源I4との分圧出力となるため、十分な振幅が得ら
れないという欠点がある。
そこで、出力振幅をより大きくとるために第４図に示
すように、差動増幅器の互いに逆位相の両出力をエミッ
タフォロワの第3,第４のNPNトランジスタQ12,Q13で受
け、エミッタフォロワの両出力を第3,第４の抵抗R9,R10
を夫々介してカレントミラー接続された第5,第６のNPN
トランジスタQ14,Q15に接続した回路も知られている。
この回路によれば、出力点に対し逆相の電流を流すこと
により、R10の電圧降下及びトランジスタQ13のVBEを変
化させ、出力振幅を更に増加させることができる。
すように、差動増幅器の互いに逆位相の両出力をエミッ
タフォロワの第3,第４のNPNトランジスタQ12,Q13で受
け、エミッタフォロワの両出力を第3,第４の抵抗R9,R10
を夫々介してカレントミラー接続された第5,第６のNPN
トランジスタQ14,Q15に接続した回路も知られている。
この回路によれば、出力点に対し逆相の電流を流すこと
により、R10の電圧降下及びトランジスタQ13のVBEを変
化させ、出力振幅を更に増加させることができる。
［発明が解決しようとする課題］ しかし、上述した従来のECL−CMOSレベル変換回路で
は、構成上エミッタフォロワ出力となっているため、ハ
イレベルはVCC−VBEまでしか振れない。このため、電源
電圧の最低値が制約を受ける。
は、構成上エミッタフォロワ出力となっているため、ハ
イレベルはVCC−VBEまでしか振れない。このため、電源
電圧の最低値が制約を受ける。
即ち、一般にCMOS回路における入力ハイレベルの下限
値は0.7×VCCであるため、上述した回路における最低電
源電圧は 0.3×VCC＞VBE の関係を満足する必要がある。
値は0.7×VCCであるため、上述した回路における最低電
源電圧は 0.3×VCC＞VBE の関係を満足する必要がある。
このため、VBEの温度依存性を考慮すればVCCは3V程度
が最低電位の限度となり、低電圧用ICには使用できない
という欠点があった。
が最低電位の限度となり、低電圧用ICには使用できない
という欠点があった。
本発明はかかる問題点に鑑みてなされたものであっ
て、電源電圧に対するハイレベルを更に引き上げること
ができ、最低電源電圧を低減させることが可能なレベル
変換回路を提供することを目的とする。
て、電源電圧に対するハイレベルを更に引き上げること
ができ、最低電源電圧を低減させることが可能なレベル
変換回路を提供することを目的とする。
［課題を解決するための手段］ 本発明に係るレベル変換回路は、その各ベースに入力
信号を入力すると共に、エミッタが共通接続された第1,
第２のNPNトランジスタ、前記エミッタと接地との間に
接続された第１の電流源、及び前記第1,第２のNPNトラ
ンジスタのコレクタと電源との間に夫々接続された第1,
第２の抵抗からなる差動増幅器と、ベースコレクタとが
接続された第１のPNPトランジスタ、この第１のPNPトラ
ンジスタのエミッタと電源との間に接続された第３の抵
抗、及び前記第１のPNPトランジスタのコレクタと接地
との間に接続された第２の電流源からなる基準バイアス
回路と、ベースが前記第１のPNPトランジスタのベース
に共通接続され各エミッタが夫々前記第1,第２のNPNト
ランジスタのコレクタに接続された第2,第３のPNPトラ
ンジスタと、ベースが前記第２のPNPトランジスタのコ
レクタに接続されると共に分流手段を介して接地されコ
レクタが前記第３のPNPトランジスタのコレクタ及び出
力端子に接続されエミッタが接地された第３のNPNトラ
ンジスタと、アノード及びカソードが前記第３のNPNト
ランジスタのベース及びコレクタに夫々接続された第１
のショットキーバリアダイオードと、アノード及びカソ
ードが前記第３のPNPトランジスタのコレクタ及びベー
スに夫々接続された第２のショットキーバリアダイオー
ドとを具備したことを特徴とする。
信号を入力すると共に、エミッタが共通接続された第1,
第２のNPNトランジスタ、前記エミッタと接地との間に
接続された第１の電流源、及び前記第1,第２のNPNトラ
ンジスタのコレクタと電源との間に夫々接続された第1,
第２の抵抗からなる差動増幅器と、ベースコレクタとが
接続された第１のPNPトランジスタ、この第１のPNPトラ
ンジスタのエミッタと電源との間に接続された第３の抵
抗、及び前記第１のPNPトランジスタのコレクタと接地
との間に接続された第２の電流源からなる基準バイアス
回路と、ベースが前記第１のPNPトランジスタのベース
に共通接続され各エミッタが夫々前記第1,第２のNPNト
ランジスタのコレクタに接続された第2,第３のPNPトラ
ンジスタと、ベースが前記第２のPNPトランジスタのコ
レクタに接続されると共に分流手段を介して接地されコ
レクタが前記第３のPNPトランジスタのコレクタ及び出
力端子に接続されエミッタが接地された第３のNPNトラ
ンジスタと、アノード及びカソードが前記第３のNPNト
ランジスタのベース及びコレクタに夫々接続された第１
のショットキーバリアダイオードと、アノード及びカソ
ードが前記第３のPNPトランジスタのコレクタ及びベー
スに夫々接続された第２のショットキーバリアダイオー
ドとを具備したことを特徴とする。
［作用］ 第２のPNPトランジスタがオン、第３のPNPトランジス
タがオフのとき、第３のNPNトランジスタがオンする。
このとき、第３のNPNトランジスタのベース・コレクタ
間に接続された第１のショットキーバリアダイオードの
作用により、出力端子は第３のNPNトランジスタが飽和
する直前の電圧まで低下する。
タがオフのとき、第３のNPNトランジスタがオンする。
このとき、第３のNPNトランジスタのベース・コレクタ
間に接続された第１のショットキーバリアダイオードの
作用により、出力端子は第３のNPNトランジスタが飽和
する直前の電圧まで低下する。
一方、第２のPNPトランジスタがオフ、第３のPNPトラ
ンジスタがオンとなると、第３のNPNトランジスタはオ
フとなり、出力端子はハイレベルとなる。このとき、第
３のPNPトランジスタのベース・コレクタ間に接続され
た第２のショットキーバリアダイオードのクランプ作用
で第３のPNPトランジスタの飽和が防止される。しか
も、第３のPNPトランジスタの飽和防止のため、第２の
ショットキーバリアダイオードに電流が流れると、第３
の抵抗へ流れる電流が減少し、第３のPNPトランジスタ
のベース電位も高くなる。従って、第３のPNPトランジ
スタのエミッタ電位が十分に引き上げられ、これにより
出力電圧を電源側まで振ることができる。
ンジスタがオンとなると、第３のNPNトランジスタはオ
フとなり、出力端子はハイレベルとなる。このとき、第
３のPNPトランジスタのベース・コレクタ間に接続され
た第２のショットキーバリアダイオードのクランプ作用
で第３のPNPトランジスタの飽和が防止される。しか
も、第３のPNPトランジスタの飽和防止のため、第２の
ショットキーバリアダイオードに電流が流れると、第３
の抵抗へ流れる電流が減少し、第３のPNPトランジスタ
のベース電位も高くなる。従って、第３のPNPトランジ
スタのエミッタ電位が十分に引き上げられ、これにより
出力電圧を電源側まで振ることができる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の実施例に係るレベル変換回路を示す
図である。第１図において、その各ベースに入力信号V
IN,Vrefを入力すると共に、エミッタが共通接続された
第1,第２のNPNトランジスタQ1,Q2と、前記エミッタと接
地との間に接続された第１の電流源I3と、トランジスタ
Q1,Q2のコレクタと電源VCCとの間に夫々接続された第1,
第２の抵抗R1,R2とは差動増幅器を構成している。
図である。第１図において、その各ベースに入力信号V
IN,Vrefを入力すると共に、エミッタが共通接続された
第1,第２のNPNトランジスタQ1,Q2と、前記エミッタと接
地との間に接続された第１の電流源I3と、トランジスタ
Q1,Q2のコレクタと電源VCCとの間に夫々接続された第1,
第２の抵抗R1,R2とは差動増幅器を構成している。
ベースとコレクタとがダイオード接続された第１のPN
PトランジスタQ7は、エミッタが第３の抵抗R3を介して
電源VCCに接続され、コレクタが第２の電流源I2を介し
て接地されることにより基準バイアス回路を構成してい
る。第2,第３のPNPトランジスタQ8,Q9は、ベースが基準
バイアス源としてのトランジスタQ7のベースに共通接続
され、エミッタがトランジスタQ1,Q2のコレクタに夫々
接続され、その差動出力で駆動されるものとなってい
る。
PトランジスタQ7は、エミッタが第３の抵抗R3を介して
電源VCCに接続され、コレクタが第２の電流源I2を介し
て接地されることにより基準バイアス回路を構成してい
る。第2,第３のPNPトランジスタQ8,Q9は、ベースが基準
バイアス源としてのトランジスタQ7のベースに共通接続
され、エミッタがトランジスタQ1,Q2のコレクタに夫々
接続され、その差動出力で駆動されるものとなってい
る。
第３のNPNトランジスタQ4は、ベースがトランジスタQ
8のコレクタに接続されると共に、分流手段としての第
４の抵抗R4を介して接地され、コレクタがトランジスタ
Q9のコレクタ及び出力端子V0に接続され、エミッタが接
地されたものとなっている。トランジスタQ4のベース・
コレクタ間には、ベース側をアノード、コレクタ側をカ
ソードとする第１のショットキーバリアダイオードSD1
が接続されている。また、トランジスタQ9のベース・コ
レクタ間には、ベース側をカソード、コレクタ側をアノ
ードとする第２のショットキーバリアダイオードSD2が
接続されている。
8のコレクタに接続されると共に、分流手段としての第
４の抵抗R4を介して接地され、コレクタがトランジスタ
Q9のコレクタ及び出力端子V0に接続され、エミッタが接
地されたものとなっている。トランジスタQ4のベース・
コレクタ間には、ベース側をアノード、コレクタ側をカ
ソードとする第１のショットキーバリアダイオードSD1
が接続されている。また、トランジスタQ9のベース・コ
レクタ間には、ベース側をカソード、コレクタ側をアノ
ードとする第２のショットキーバリアダイオードSD2が
接続されている。
以上の構成において、トランジスタQ1,Q2の両ベース
間に入力信号VIN,Vrefが印加されると、PNPトランジス
タQ8,Q9のエミッタには互いに位相が反転した差動出力
が現れる。基準バイアスのトランジスタQ7のベース電位
はPNPトランジスタQ8,Q9がこの差動出力により、オン−
オフ動作できるように設定されている。
間に入力信号VIN,Vrefが印加されると、PNPトランジス
タQ8,Q9のエミッタには互いに位相が反転した差動出力
が現れる。基準バイアスのトランジスタQ7のベース電位
はPNPトランジスタQ8,Q9がこの差動出力により、オン−
オフ動作できるように設定されている。
いま、PNPトランジスタQ8がオン、Q9がオフのとき、N
PNトランジスタQ4がオンして出力V0がロウレベルにな
る。このとき、第１のショットキーバリアダイオードSD
1のクランプ作用により、出力端子V0はNPNトランジスタ
Q4が飽和する直前の電圧まで下がる。
PNトランジスタQ4がオンして出力V0がロウレベルにな
る。このとき、第１のショットキーバリアダイオードSD
1のクランプ作用により、出力端子V0はNPNトランジスタ
Q4が飽和する直前の電圧まで下がる。
また、PNPトランジスタQ8がオフ、Q9がオンとなる
と、NPNトランジスタQ4はオフとなり、出力端子V0はハ
イレベルとなる。このとき、第２のショットキーバリア
ダイオードSD2により、PNPトランジスタQ9の飽和が防止
される。しかも、PNPトランジスタQ9の飽和防止のため
第２のショットキーバリアダイオードSD2に電流が流れ
ると、抵抗R3へ流れる電流が減少するので、PNPトラン
ジスタQ9のベース電位を引き上げることができる。この
ため、PNPトランジスタQ9のエミッタ電位が上昇し、こ
れにより、出力端子V0を十分高くできる。従って、出力
振幅を大きくできる。
と、NPNトランジスタQ4はオフとなり、出力端子V0はハ
イレベルとなる。このとき、第２のショットキーバリア
ダイオードSD2により、PNPトランジスタQ9の飽和が防止
される。しかも、PNPトランジスタQ9の飽和防止のため
第２のショットキーバリアダイオードSD2に電流が流れ
ると、抵抗R3へ流れる電流が減少するので、PNPトラン
ジスタQ9のベース電位を引き上げることができる。この
ため、PNPトランジスタQ9のエミッタ電位が上昇し、こ
れにより、出力端子V0を十分高くできる。従って、出力
振幅を大きくできる。
ここで、電源電圧の下限値をVCC MINとすると、下記
不等式が成立する。
不等式が成立する。
VCC MIN×0.3＞VBEQ7＋VR3−VF 但し、VBEQ7はPNPトランジスタQ7のベースエミッタ間電
圧、VR3は第３の抵抗R3での電圧降下（約150mV）、VFは
ショットキーダイオードの順方向電圧である。VBE、VF
の温度特性を考慮すると、電源電圧の下限値は、約2.2V
と、従来の3Vよりも大きく低減させることができる。
圧、VR3は第３の抵抗R3での電圧降下（約150mV）、VFは
ショットキーダイオードの順方向電圧である。VBE、VF
の温度特性を考慮すると、電源電圧の下限値は、約2.2V
と、従来の3Vよりも大きく低減させることができる。
第２図は本発明の他の実施例を示す回路図である。
この実施例では第１図における分流手段としての第４
の抵抗R4をNPNトランジスタQ3に置き換え、このトラン
ジスタQ3をトランジスタQ4に対しカレントミラー接続し
たものである。この回路によって上記と同様の効果が得
られる。
の抵抗R4をNPNトランジスタQ3に置き換え、このトラン
ジスタQ3をトランジスタQ4に対しカレントミラー接続し
たものである。この回路によって上記と同様の効果が得
られる。
［発明の効果］ 以上説明したように本発明によれば、従来のECL−CMO
Sレベル変換回路と比較して、出力振幅を大きくとるこ
とができ、しかも、動作する電源電圧の下限を大幅に低
下させることができ、低電圧用ICにも十分に組込むこと
が可能となる。
Sレベル変換回路と比較して、出力振幅を大きくとるこ
とができ、しかも、動作する電源電圧の下限を大幅に低
下させることができ、低電圧用ICにも十分に組込むこと
が可能となる。
第１図は本発明の実施例に係るレベル変換回路を示す回
路図、第２図は本発明の他の実施例に係るレベル変換回
路を示す回路図、第３図及び第４図は従来のレベル変換
回路を夫々示す回路図である。 Q1乃至Q4、Q10乃至Q15;NPNトランジスタ、Q7乃至Q9;PNP
トランジスタ、R1乃至R3、R7乃至R10;抵抗、I1乃至I3;
電流源、SD1、SD2;ショットキーバリアダイオード
路図、第２図は本発明の他の実施例に係るレベル変換回
路を示す回路図、第３図及び第４図は従来のレベル変換
回路を夫々示す回路図である。 Q1乃至Q4、Q10乃至Q15;NPNトランジスタ、Q7乃至Q9;PNP
トランジスタ、R1乃至R3、R7乃至R10;抵抗、I1乃至I3;
電流源、SD1、SD2;ショットキーバリアダイオード
Claims (1)
- 【請求項１】その各ベースに入力信号を入力すると共
に、エミッタが共通接続された第1,第２のNPNトランジ
スタ、前記エミッタと接地との間に接続された第１の電
流源、及び前記第1,第２のNPNトランジスタのコレクタ
と電源との間に夫々接続された第1,第２の抵抗からなる
差動増幅器と、ベースとコレクタとが接続された第１の
PNPトランジスタ、この第１のPNPトランジスタのエミッ
タと電源との間に接続された第３の抵抗、及び前記第１
のPNPトランジスタのコレクタと接地との間に接続され
た第２の電流源からなる基準バイアス回路と、ベースが
前記第１のPNPトランジスタのベースに共通接続され各
エミッタが夫々前記第1,第２のNPNトランジスタのコレ
クタに接続された第2,第３のPNPトランジスタと、ベー
スが前記第２のPNPトランジスタのコレクタに接続され
ると共に分流手段を介して接地されコレクタが前記第３
のPNPトランジスタのコレクタ及び出力端子に接続され
エミッタが接地された第３のNPNトランジスタと、アノ
ード及びカソードが前記第３のNPNトランジスタのベー
ス及びコレクタに夫々接続された第１のショットキーバ
リアダイオードと、アノード及びカソードが前記第３の
PNPトランジスタのコレクタ及びベースに夫々接続され
た第２のショットキーバリアダイオードとを具備したこ
とを特徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333765A JP2646721B2 (ja) | 1988-12-27 | 1988-12-27 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333765A JP2646721B2 (ja) | 1988-12-27 | 1988-12-27 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177613A JPH02177613A (ja) | 1990-07-10 |
| JP2646721B2 true JP2646721B2 (ja) | 1997-08-27 |
Family
ID=18269708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63333765A Expired - Lifetime JP2646721B2 (ja) | 1988-12-27 | 1988-12-27 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646721B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2546004B2 (ja) * | 1989-12-28 | 1996-10-23 | 日本電気株式会社 | レベル変換回路 |
-
1988
- 1988-12-27 JP JP63333765A patent/JP2646721B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02177613A (ja) | 1990-07-10 |
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