JPS5940674Y2 - 電圧−絶対値電流変換回路 - Google Patents
電圧−絶対値電流変換回路Info
- Publication number
- JPS5940674Y2 JPS5940674Y2 JP17642279U JP17642279U JPS5940674Y2 JP S5940674 Y2 JPS5940674 Y2 JP S5940674Y2 JP 17642279 U JP17642279 U JP 17642279U JP 17642279 U JP17642279 U JP 17642279U JP S5940674 Y2 JPS5940674 Y2 JP S5940674Y2
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- JP
- Japan
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- current
- voltage
- output
- transistor
- conversion circuit
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Description
【考案の詳細な説明】
本考案は、正負両極性にわたって変化する入力電圧を、
片極性の電流に変換する電圧−絶対値電流変換回路に関
するものである。
片極性の電流に変換する電圧−絶対値電流変換回路に関
するものである。
一般に電流入力の演算器は片極性の入力電流で動作する
ものが多く、正負両極性に変化する電圧信号を入力とす
るためには、入力電圧をその大きさに比例した片極性の
電流信号に変換しなければならない。
ものが多く、正負両極性に変化する電圧信号を入力とす
るためには、入力電圧をその大きさに比例した片極性の
電流信号に変換しなければならない。
電圧−絶対値電流変換回路は、このような演算器の前段
に接続して使用されるもので、本考案は、正負両極性に
わたって変化する入力電圧をその絶対値に比例した電流
信号に変換する電圧−絶対値電流変換回路を簡単な構成
により実現することを目的としたものである。
に接続して使用されるもので、本考案は、正負両極性に
わたって変化する入力電圧をその絶対値に比例した電流
信号に変換する電圧−絶対値電流変換回路を簡単な構成
により実現することを目的としたものである。
図は本考案の電圧−絶対値電流変換回路の一実施例を示
す構成図である。
す構成図である。
図において、Ａは演算増幅器、Ｒ１−Ｒ３は抵抗、Ｑ１
〜Ｑ７はトランジスタである。
〜Ｑ７はトランジスタである。
入力端子ＩＮは抵抗Ｒ１を介して演算増幅器への入力端
（へ）に接続されている。
（へ）に接続されている。
トランジスタＱ１．Ｑ２おたびＱ３−Ｑ４はそれぞれダ
ーリントン接続された等何曲にＮＰＮ型およびＰＮＰ型
の出力トランジスタで、電源十Ｖ８と出力端子ＯＵＴと
の間に直列に挿入接続されるとともに、各ベース演算増
幅器への出力電圧ｅ。
ーリントン接続された等何曲にＮＰＮ型およびＰＮＰ型
の出力トランジスタで、電源十Ｖ８と出力端子ＯＵＴと
の間に直列に挿入接続されるとともに、各ベース演算増
幅器への出力電圧ｅ。
が印加されている。
また、共通に接続された出力トランジスタの各エミフタ
は演算増幅器Ａの入力端（へ）に接続されている。
は演算増幅器Ａの入力端（へ）に接続されている。
トランジスタＱ ５”’Ｑ ７はカレントミラー回路を
構成しており、１次側のトランジスタＱ５は出力トラン
ジスタＱ２と直列に接続され、２次側のトランジスタＱ
６−Ｑ７は出力端子ＯＵＴに接続されている。
構成しており、１次側のトランジスタＱ５は出力トラン
ジスタＱ２と直列に接続され、２次側のトランジスタＱ
６−Ｑ７は出力端子ＯＵＴに接続されている。
抵抗Ｒ２，Ｒ３は等しい大きさの抵抗である。
以上のように構成された本考案の電圧−絶対値電流変換
回路において、その動作は次の通りである。
回路において、その動作は次の通りである。
まず、入力端子ＩＮに正極性の入力電圧ｖ、ｎが印加さ
れたとすると、演算増幅器Ａの出力電圧ｅｏは負極性と
なるので、トランジスタＱ３が順方向バイアスとなり、
トランジスタＱ３およびＱ４に電流Ｉ十が流れる。
れたとすると、演算増幅器Ａの出力電圧ｅｏは負極性と
なるので、トランジスタＱ３が順方向バイアスとなり、
トランジスタＱ３およびＱ４に電流Ｉ十が流れる。
ここで、電流Ｉ十は抵抗Ｒ１およびトランジスタＱ４を
介して出力端子ＯＵＴに流れ、その大きさは、 となり、入力電圧ｖｉｎに比例したものとなっている。
介して出力端子ＯＵＴに流れ、その大きさは、 となり、入力電圧ｖｉｎに比例したものとなっている。
なお、トランジスタＱ！は逆方向バイアスとなるので、
トランジスタＱ１およびＱ２はカントオフとなり、電流
は流れない。
トランジスタＱ１およびＱ２はカントオフとなり、電流
は流れない。
トランジスタＱ２に電流が流れないと、カレントミラー
回路にも電流が流れないので、カレントミノ−回路を介
して出力端子ＯＵＴに電流は供給されない。
回路にも電流が流れないので、カレントミノ−回路を介
して出力端子ＯＵＴに電流は供給されない。
次に、入力電圧Ｖｉｎが負極性の電圧となると、演算増
幅器への出力電圧ｅ。
幅器への出力電圧ｅ。
が反転して正極性となるので、今度はトランジスタＱ３
−Ｑ４に代わってトランジスタＱ１−Ｑ２が順方向バイ
アスとなり抵抗Ｒ１にはトランジスタＱ２を介して電流
りが流れるようになる。
−Ｑ４に代わってトランジスタＱ１−Ｑ２が順方向バイ
アスとなり抵抗Ｒ１にはトランジスタＱ２を介して電流
りが流れるようになる。
この時、トランジスタＱ２に流れる電流りはカレントミ
ラー回路の一次側を構成するトランジスタＱ５にも流れ
るので、カレンミラー回路の働きによりトランジスタＱ
６およびＱ７には電流Ｉ−と等しい大きさの電流Ｉ！が
流れ、この電流ＩＬが出力端子ＯＵＴに供給される。
ラー回路の一次側を構成するトランジスタＱ５にも流れ
るので、カレンミラー回路の働きによりトランジスタＱ
６およびＱ７には電流Ｉ−と等しい大きさの電流Ｉ！が
流れ、この電流ＩＬが出力端子ＯＵＴに供給される。
また、電流［の大きさは
である。
このように、出力端子ＯＵＴには入力電圧■ｉ。
の極性にかかわらず同一方向の電流Ｉ＋Ｉ Ｉ ’が流
れ、これらの電流の和であるところの出力電流’ｏｕｔ
は次式のように表わすことができ、入力電圧Ｖｉｎの絶
対値に比例したものとなる。
れ、これらの電流の和であるところの出力電流’ｏｕｔ
は次式のように表わすことができ、入力電圧Ｖｉｎの絶
対値に比例したものとなる。
以上説明したように本考案の電圧−絶対値電流変換回路
では、ベースおよびエミツタを共通に接続されたＮＰＮ
型およびＰＮＰ型の出力トランジスタを電源と出力端子
との間に直列に挿入するとともに、抵抗を介して入力電
圧の印加される演算増幅器の帰還回路にこれらの出力ト
ランジスタのベース・エミッタ間を接続し、同時に電源
側に接続された出力トランジスタに流れる電流と等しい
大きさの電流をカレントミラー回路を介して出力端子に
供給するようにしているので、回路を演算増幅器とトラ
ンジスタのみにより構成することができ、正負両極性に
わたって変化する入力電圧をその絶対値に比例した電流
信号に変換する電圧−絶対値電流変換回路を簡単な構成
により実現することができる。
では、ベースおよびエミツタを共通に接続されたＮＰＮ
型およびＰＮＰ型の出力トランジスタを電源と出力端子
との間に直列に挿入するとともに、抵抗を介して入力電
圧の印加される演算増幅器の帰還回路にこれらの出力ト
ランジスタのベース・エミッタ間を接続し、同時に電源
側に接続された出力トランジスタに流れる電流と等しい
大きさの電流をカレントミラー回路を介して出力端子に
供給するようにしているので、回路を演算増幅器とトラ
ンジスタのみにより構成することができ、正負両極性に
わたって変化する入力電圧をその絶対値に比例した電流
信号に変換する電圧−絶対値電流変換回路を簡単な構成
により実現することができる。
図は本考案の電圧−絶対値電流変換回路の一実施例を示
す構成図である。 Ａ・・・・・・演算増幅器、Ｒ１−Ｒ３・・・・・・抵
抗、Ｑ１〜Ｑ７・・・・・・トランジスタ。
す構成図である。 Ａ・・・・・・演算増幅器、Ｒ１−Ｒ３・・・・・・抵
抗、Ｑ１〜Ｑ７・・・・・・トランジスタ。
Claims (1)
- ベースおよびエミフタが共通に接続されるとともに各コ
レクタにより電源と出力端子との間に直列に挿入された
ＮＰＮ型およびＰＮＰ型の２つの出力トランジスタと、
入力電圧が抵抗を介して印加されその出力電圧を前記出
カド２ンジスタのベースに供給するとともにこの出力ト
ランジスタのベース・エミッタ間が帰還回路に接続され
た液算増幅器と、前記出力トランジスタのうち電源側に
接続された出力トランジスタに流れる電流と等しい大き
さの電流を前記出力端子に供給するカレントミラー回路
とを具備してなる電圧−絶対値電流変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17642279U JPS5940674Y2 (ja) | 1979-12-21 | 1979-12-21 | 電圧−絶対値電流変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17642279U JPS5940674Y2 (ja) | 1979-12-21 | 1979-12-21 | 電圧−絶対値電流変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5695748U JPS5695748U (ja) | 1981-07-29 |
| JPS5940674Y2 true JPS5940674Y2 (ja) | 1984-11-19 |
Family
ID=29687063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17642279U Expired JPS5940674Y2 (ja) | 1979-12-21 | 1979-12-21 | 電圧−絶対値電流変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5940674Y2 (ja) |
-
1979
- 1979-12-21 JP JP17642279U patent/JPS5940674Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5695748U (ja) | 1981-07-29 |
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