JP2567145B2 - 複合電流ミラー回路 - Google Patents
複合電流ミラー回路Info
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- JP2567145B2 JP2567145B2 JP2252670A JP25267090A JP2567145B2 JP 2567145 B2 JP2567145 B2 JP 2567145B2 JP 2252670 A JP2252670 A JP 2252670A JP 25267090 A JP25267090 A JP 25267090A JP 2567145 B2 JP2567145 B2 JP 2567145B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複合電流ミラー回路に関し、特にバイポーラ
・トランジスタのhFEの影響に対しても高精度が得ら
れ、かつ複数の出力（並列出力）が得られ、さらに入出
力の電流比の設定範囲を広げた回路に関する。
・トランジスタのhFEの影響に対しても高精度が得ら
れ、かつ複数の出力（並列出力）が得られ、さらに入出
力の電流比の設定範囲を広げた回路に関する。
従来から用いられている電流ミラー回路の一例を、第
４図に示す。第４図において、ベースをトランジスタQ1
と共通接続し、コレクタ・ベース間を短絡したトランジ
スタQ2のコレクタ側へトランジスタQ4のエミッタを接続
し、トランジスタQ4のベースをトランジスタQ1のコレク
タへ接続して電流入力端子２とし、トランジスタQ4のコ
レクタを電流出力端子３とする構成である。トランジス
タQ1,Q2のエミッタは、短絡するか各々抵抗を介して電
流供給端子１へ接続される。電流入力端子２に印加する
電流をI1として、電流出力端子３に流出する電流をI2と
すると、それらの関係は以下のように表わされる。但し
トランジスタQ1,Q2の特性は同一であるとし、エミッタ
接地電流増幅率をβ，各々のコレクタ電流をIC1,IC2と
する。
４図に示す。第４図において、ベースをトランジスタQ1
と共通接続し、コレクタ・ベース間を短絡したトランジ
スタQ2のコレクタ側へトランジスタQ4のエミッタを接続
し、トランジスタQ4のベースをトランジスタQ1のコレク
タへ接続して電流入力端子２とし、トランジスタQ4のコ
レクタを電流出力端子３とする構成である。トランジス
タQ1,Q2のエミッタは、短絡するか各々抵抗を介して電
流供給端子１へ接続される。電流入力端子２に印加する
電流をI1として、電流出力端子３に流出する電流をI2と
すると、それらの関係は以下のように表わされる。但し
トランジスタQ1,Q2の特性は同一であるとし、エミッタ
接地電流増幅率をβ，各々のコレクタ電流をIC1,IC2と
する。
式（１），式（２）より、次式が得られる。
従って、次式となる。
よって、前記（３）式より電流増幅率βが充分に大き
ければ、出力電流I2は入力電流I1にほぼ等しくなり、β
＝100では0.02％の誤差であり、βが50まで低下しても
誤差0.08％と、hFEの影響による電流比の変動が抑えら
れ、高精度の電流ミラー回路が得られる。
ければ、出力電流I2は入力電流I1にほぼ等しくなり、β
＝100では0.02％の誤差であり、βが50まで低下しても
誤差0.08％と、hFEの影響による電流比の変動が抑えら
れ、高精度の電流ミラー回路が得られる。
前述した従来の電流ミラー回路は、入出力電流比が１
対１で、更に出力電流の１つとした場合に限り、前述の
効果が得られ、出力電流数を複数得られない、つまり並
列接続が出来ないという欠点があり、使用範囲が限定さ
れてしまう。
対１で、更に出力電流の１つとした場合に限り、前述の
効果が得られ、出力電流数を複数得られない、つまり並
列接続が出来ないという欠点があり、使用範囲が限定さ
れてしまう。
第４図において、トランジスタQ1に並列にトランジス
タＮ個接続して各トランジスタのコレクタを出力とした
Ｎ個の電流出力型の電流ミラー回路とした場合、前記
（３）式は次式となる。
タＮ個接続して各トランジスタのコレクタを出力とした
Ｎ個の電流出力型の電流ミラー回路とした場合、前記
（３）式は次式となる。
ここで、Ｎの値が例（１出力型）以外ではベース電流
の補償効果がなくなり、（−Ｎ）のβ倍された成分が電
流比の誤差として現われる。例えば、β＝100でもＮ＝
２で出力電流I2は2.0％,INは1.0％,N＝３でI2ひ2.9％,I
Nは1.0％もの誤差が生じてしまうことになる。
の補償効果がなくなり、（−Ｎ）のβ倍された成分が電
流比の誤差として現われる。例えば、β＝100でもＮ＝
２で出力電流I2は2.0％,INは1.0％,N＝３でI2ひ2.9％,I
Nは1.0％もの誤差が生じてしまうことになる。
本発明の構成は、ベース同士およびエミッタ同士を互
いに共通接続してその共通エミッタを電流供給源に接続
し、電流比を１対１対Ｎ（Ｎ＞０）に設定されたそれぞ
れ第１のトランジスタ，第２のトランジスタ，第３のト
ランジスタを設け、前記第２のトランジスタのコレクタ
にエミッタを接続した第４のトランジスタを設け、第４
のトランジスタのベースと前記第１のトランジスタのコ
レクタとの接続点を電流入力端子とし、前記第４のトラ
ンジスタのコレクタを第１の電流出力端子として入出力
電流比１対１とし、前記第３のトランジスタのコレクタ
を第２の電流出力端子として入出力電流比１対Ｎとする
複合電流ミラー回路において、前記第1,第2,第３のトラ
ンジスタの共通ベースを、２対Ｎの分配比を有する電流
分配手段を介して、前記第２のトランジスタのコレクタ
及び前記第３のトランジスタのコレクタに接続し、前記
第２のトランジスタのコレクタには前記共通ベースから
の2/（Ｎ＋２）倍の電流を、前記第３のトランジスタの
コレクタには前記共通ベースからのN/（Ｎ＋２）倍の電
流をそれぞれ共通するようになしたことを特徴とする。
いに共通接続してその共通エミッタを電流供給源に接続
し、電流比を１対１対Ｎ（Ｎ＞０）に設定されたそれぞ
れ第１のトランジスタ，第２のトランジスタ，第３のト
ランジスタを設け、前記第２のトランジスタのコレクタ
にエミッタを接続した第４のトランジスタを設け、第４
のトランジスタのベースと前記第１のトランジスタのコ
レクタとの接続点を電流入力端子とし、前記第４のトラ
ンジスタのコレクタを第１の電流出力端子として入出力
電流比１対１とし、前記第３のトランジスタのコレクタ
を第２の電流出力端子として入出力電流比１対Ｎとする
複合電流ミラー回路において、前記第1,第2,第３のトラ
ンジスタの共通ベースを、２対Ｎの分配比を有する電流
分配手段を介して、前記第２のトランジスタのコレクタ
及び前記第３のトランジスタのコレクタに接続し、前記
第２のトランジスタのコレクタには前記共通ベースから
の2/（Ｎ＋２）倍の電流を、前記第３のトランジスタの
コレクタには前記共通ベースからのN/（Ｎ＋２）倍の電
流をそれぞれ共通するようになしたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の複合電流ミラー回路を示
す回路図である。
す回路図である。
第１図において、本実施例の複合電流ミラー回路は、
pnpトランジスタQ1,Q2,Q3,Q4と、電流分配手段５と、電
流供給端子１と、電流入力端子２と、電流出力端子3,4
と、定電流源I1とを備え、負荷回路7,8にそれぞれ電流I
2,I3が供給されるようになっている。
pnpトランジスタQ1,Q2,Q3,Q4と、電流分配手段５と、電
流供給端子１と、電流入力端子２と、電流出力端子3,4
と、定電流源I1とを備え、負荷回路7,8にそれぞれ電流I
2,I3が供給されるようになっている。
本実施例は、第４図の回路に、トランジスタQ3,電流
分配手段5,第２の電流出力端子４が付加されたような回
路となっている。
分配手段5,第２の電流出力端子４が付加されたような回
路となっている。
本実施例は、入力電流I1に対して、前記従来回路同様
の高精度の出力電流I2と従来回路同等の高精度のＮ倍の
出力電流I3とを得ようとするもので、前記従来回路に対
しトランジスタQ2のコレクタ・ベース間の短絡を開放と
し、トランジスタQ1のエミッタ面積のＮ倍のトランジス
タQ3が追加されており、このトランジスタQ3のエミッタ
を電流供給端子１に接続し、ベースをトランジスタQ1,Q
2のベースと共通接続し、コレクタを第２の電流出力端
子４として出力電流I3が出力される。共通ベースには、
ベース電流を２対Ｎに分配する電流分配手段５が接続さ
れ、トランジスタQ2のコレクタに〔２〕，トランジスタ
Q3のコレクタに〔Ｎ〕の電流を分配する経路となる構成
となっている。
の高精度の出力電流I2と従来回路同等の高精度のＮ倍の
出力電流I3とを得ようとするもので、前記従来回路に対
しトランジスタQ2のコレクタ・ベース間の短絡を開放と
し、トランジスタQ1のエミッタ面積のＮ倍のトランジス
タQ3が追加されており、このトランジスタQ3のエミッタ
を電流供給端子１に接続し、ベースをトランジスタQ1,Q
2のベースと共通接続し、コレクタを第２の電流出力端
子４として出力電流I3が出力される。共通ベースには、
ベース電流を２対Ｎに分配する電流分配手段５が接続さ
れ、トランジスタQ2のコレクタに〔２〕，トランジスタ
Q3のコレクタに〔Ｎ〕の電流を分配する経路となる構成
となっている。
従来例と同様に、トランジスタQ1,Q2,Q3の特性は同一
であるとし、エミッタ接地電流増幅率をβ，各々のコレ
クタ電流をIC1,IC2,IC3とし、入力電流I1と出力電流I2,
I3の関係は、以下のように表わされる。
であるとし、エミッタ接地電流増幅率をβ，各々のコレ
クタ電流をIC1,IC2,IC3とし、入力電流I1と出力電流I2,
I3の関係は、以下のように表わされる。
IC2＝IC1,IC3＝Ｎ・IC1 IB＝（1/β）（IC1＋IC2＋IC3） ＝（IC1/β）（Ｎ＋２） I6＝（IC1/β）・N,I7＝（IC1/β） I7＝（IC1/β）・Ｎ IC1＝I1−（I2/β） …（６） I2＝（β／（１＋β））（IC1＋I7） …（７） （７）式に（５），（６）式を代入して次式を得る。
これを解くと、次式となる。
従って、出力電流I2は、従来回路と同様の補償効果を
もった高精度の電流となる。また、出力電流I3は、前記
（５），（６）式を（９）式に代入して、次式となる。
もった高精度の電流となる。また、出力電流I3は、前記
（５），（６）式を（９）式に代入して、次式となる。
I3＝Ｎ・IC1＋I6 …（９） I3＝Ｎ・（IC1＋（IC1/β） ＝Ｎ（１＋（1/β））（I1−（I2/β） …（10） 更に、（12）式に（10）式を代入して解くと次式とな
る。
る。
即ち、 の誤差成分しか発生しない。例えば、β＝100では、出
力電流I3は0.01％の誤差であり、βが50まで低下して
も、誤差0.04％と従来回路と同等以上の高精度の出力電
流が得られる。
力電流I3は0.01％の誤差であり、βが50まで低下して
も、誤差0.04％と従来回路と同等以上の高精度の出力電
流が得られる。
ここで、前述の電流分配手段５の具体的な例を、第２
図，第３図に示す。
図，第３図に示す。
第２図は第１図におけるＮ＝１の場合の具体例の回路
図で、電流分配手段５を最も基本的な電流ミラー回路に
より構成し、共通ベースのベース電流を分配している。
（電流分配手段５としては、npnトランジスタQ5からな
り、複数コレクタを有している。）しかし実際には共通
ベース電流を２対１に分配する電流分配手段５の電流ミ
ラー回路は、トランジスタQ5のベース電流の影響を受け
るので厳密に２対１に一致させることは、難しい。そこ
で、第１図において電流分配手段５の電流比を考慮し
て、入力電流I1と出力電流I2,I3の関係を求めると、前
記（５）式は、次のようになる。
図で、電流分配手段５を最も基本的な電流ミラー回路に
より構成し、共通ベースのベース電流を分配している。
（電流分配手段５としては、npnトランジスタQ5からな
り、複数コレクタを有している。）しかし実際には共通
ベース電流を２対１に分配する電流分配手段５の電流ミ
ラー回路は、トランジスタQ5のベース電流の影響を受け
るので厳密に２対１に一致させることは、難しい。そこ
で、第１図において電流分配手段５の電流比を考慮し
て、入力電流I1と出力電流I2,I3の関係を求めると、前
記（５）式は、次のようになる。
従って、ここで第２図の具体例で考えると、β＝100
でＮ＝１では出力電流I2,I3の誤差0.01％,0.02％とな
り、ベース電流の影響はほとんど無視できる。
でＮ＝１では出力電流I2,I3の誤差0.01％,0.02％とな
り、ベース電流の影響はほとんど無視できる。
第３図は第１図におけるＮ＝2,3出力の場合の具体例
の回路図であり、前述の（11），（12）式より、高精度
の電流ミラー回路となる。電流分配手段５としては、複
数コレクタを有するnpnトランジスタQ5からなり、npnト
ランジスタQ7,第３の負荷回路11が接続される第３の電
流出力端子10を設けている。
の回路図であり、前述の（11），（12）式より、高精度
の電流ミラー回路となる。電流分配手段５としては、複
数コレクタを有するnpnトランジスタQ5からなり、npnト
ランジスタQ7,第３の負荷回路11が接続される第３の電
流出力端子10を設けている。
以上本実施例の複合電流ミラー回路は、前述した電流
ミラー回路のベース電流補償効果のある出力電流を複数
得るために、電流ミラー回路を構成するトランジスタの
共通ベースに、ベース電流分配用の電流ミラー回路を接
続してなる複合型の高精度電流ミラー回路である。
ミラー回路のベース電流補償効果のある出力電流を複数
得るために、電流ミラー回路を構成するトランジスタの
共通ベースに、ベース電流分配用の電流ミラー回路を接
続してなる複合型の高精度電流ミラー回路である。
ここで、電流ミラー回路を構成するトランジスタのエ
ミッタは、短絡するか各々抵抗を介して、電流供給端子
１へ接続してもよい。
ミッタは、短絡するか各々抵抗を介して、電流供給端子
１へ接続してもよい。
また、PNPトランジスタを用いて説明したが、これをN
PNトランジスタで構成しても、同様の効果が得られる。
PNトランジスタで構成しても、同様の効果が得られる。
以上説明したように、本発明は、電流ミラー回路を構
成するトランジスタのベース電流経路に所定の分配比の
電流分配手段を追加することにより、従来の高精度電流
ミラー回路が、入出力電流比１対１の１出力電流しか得
られないのに対して、入出力電流比１対Ｎもしくは複数
の出力電流をトランジスタのベース電流の影響による誤
差を軽減した高精度を得ることがでるという効果があ
る。
成するトランジスタのベース電流経路に所定の分配比の
電流分配手段を追加することにより、従来の高精度電流
ミラー回路が、入出力電流比１対１の１出力電流しか得
られないのに対して、入出力電流比１対Ｎもしくは複数
の出力電流をトランジスタのベース電流の影響による誤
差を軽減した高精度を得ることがでるという効果があ
る。
第１図は本発明の一実施例の回路図、第２図，第３図は
いずれも第１図の具体例を示す回路図、第４図は従来か
ら用いられている高精度電流ミラー回路の回路図であ
る。 １……電流供給端子、２……電流入力端子、3,4,9,10…
…電流出力端子、５……電流分配手段、7,8,11,12……
負荷回路、Q1〜Q7……トランジスタ。
いずれも第１図の具体例を示す回路図、第４図は従来か
ら用いられている高精度電流ミラー回路の回路図であ
る。 １……電流供給端子、２……電流入力端子、3,4,9,10…
…電流出力端子、５……電流分配手段、7,8,11,12……
負荷回路、Q1〜Q7……トランジスタ。
Claims (2)
- 【請求項１】ベース同士およびエミッタ同士を互いに共
通接続してその共通エミッタを電流供給源に接続し、電
流比を１対１対Ｎ（Ｎ＞０）に設定されたそれぞれ第１
のトランジスタ，第２のトランジスタ，第３のトランジ
スタを設け、前記第２のトランジスタのコレクタにエミ
ッタを接続した第４のトランジスタを設け、第４のトラ
ンジスタのベースと前記第１のトランジスタのコレクタ
との接続点を電流入力端子とし、前記第４のトランジス
タのコレクタを第１の電流出力端子として入出力電流比
１対１とし、前記第３のトランジスタのコレクタを第２
の電流出力端子として入出力電流比１対Ｎとする複合電
流ミラー回路において、前記第1,第2,第３のトランジス
タの共通ベースを、２対Ｎの分配比を有する電流分配手
段を介して、前記第２のトランジスタのコレクタ及び前
記第３のトランジスタのコレクタに接続し、前記第２の
トランジスタのコレクタには前記共通ベースからの2/
（Ｎ＋２）倍の電流を、前記第３のトランジスタのコレ
クタには前記共通ベースからのN/（Ｎ＋２）倍の電流を
それぞれ共通するようになしたことを特徴とする複合電
流ミラー回路。 - 【請求項２】第３のトランジスタは複数からなり、第２
の電流出力端子は前記、第３のトランジスタの夫々に接
続された複数の電流出力端子からなり、２対Ｎの分配比
を有する電流分配手段からN/（Ｎ＋２）倍の電流は、前
記複数の電流出力端子に夫々の分配比に比例させて供給
されるようになした請求項１記載の複合電流ミラー回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2252670A JP2567145B2 (ja) | 1990-09-21 | 1990-09-21 | 複合電流ミラー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2252670A JP2567145B2 (ja) | 1990-09-21 | 1990-09-21 | 複合電流ミラー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04132303A JPH04132303A (ja) | 1992-05-06 |
| JP2567145B2 true JP2567145B2 (ja) | 1996-12-25 |
Family
ID=17240601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2252670A Expired - Lifetime JP2567145B2 (ja) | 1990-09-21 | 1990-09-21 | 複合電流ミラー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567145B2 (ja) |
-
1990
- 1990-09-21 JP JP2252670A patent/JP2567145B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04132303A (ja) | 1992-05-06 |
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