JPS6145314A - 絶対値電圧電流変換回路 - Google Patents
絶対値電圧電流変換回路Info
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- JPS6145314A JPS6145314A JP16713484A JP16713484A JPS6145314A JP S6145314 A JPS6145314 A JP S6145314A JP 16713484 A JP16713484 A JP 16713484A JP 16713484 A JP16713484 A JP 16713484A JP S6145314 A JPS6145314 A JP S6145314A
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- Japan
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- current
- terminal
- output
- input
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/561—Voltage to current converters
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、入力電田の絶対値を同一極性の電流に変換す
る絶対値電圧電流変換回路に関する。
る絶対値電圧電流変換回路に関する。
（従来の技術）
第３図は従来の絶対値電圧電流変換回路の一例を示す回
路図である。第３図において、抵抗Ｒ１の一端は入力電
圧端子１１に接続されＲ１の他端は差動増幅器ＡＩ（以
下Ａ１という。）の逆相入力端子に接続される。モして
Ａ１の正相入力は基準電圧端子１３（ここでは接地）に
接続される。
路図である。第３図において、抵抗Ｒ１の一端は入力電
圧端子１１に接続されＲ１の他端は差動増幅器ＡＩ（以
下Ａ１という。）の逆相入力端子に接続される。モして
Ａ１の正相入力は基準電圧端子１３（ここでは接地）に
接続される。
ＮＰＮ トランジスタＣｈ（以下、Ｑｌという。）のベ
ースとＰＮＰ）２ンジスタＱ２（以下ｓ Ｑｌという。
ースとＰＮＰ）２ンジスタＱ２（以下ｓ Ｑｌという。
）のベースと人１の出力は共通接続される。
Ｑｌのコレクタは、ＮＰＮ トランジスタＱ３（以下、
Ｑ３という。）のベースとコレクタと、ＮＰＮトランジ
スタＱ４（以下ｓＱ４という。）のヘースとに共通接続
される。そしてＱ３とＱ４のエミッタは共通接続されて
負の電圧源■−に接続される。
Ｑ３という。）のベースとコレクタと、ＮＰＮトランジ
スタＱ４（以下ｓＱ４という。）のヘースとに共通接続
される。そしてＱ３とＱ４のエミッタは共通接続されて
負の電圧源■−に接続される。
又ｂＱｔとＱｌのエミッタは共通接続しＡＩの逆相入力
と接続して負帰還をかける。そしてｓＱ４とＱ４のコレ
クタを共通接続して１舎出力端子”Ｌ２とする。ここで
Ｑ３とＱ４とでカレントミラー回路を構成している。
と接続して負帰還をかける。そしてｓＱ４とＱ４のコレ
クタを共通接続して１舎出力端子”Ｌ２とする。ここで
Ｑ３とＱ４とでカレントミラー回路を構成している。
本従来例において、入力電圧端子１１に正の入力電圧Ｔ
ＩＮが印加されると％Ａｌの逆相入力端子はパーチュア
ルグラウンドなので、■ＩＮ／Ｒ１１の電流がＱ２のエ
ミッタに流れ、この電流がＱｓｐＱ４のカレントミラー
で折返されて、出力電流ｌ０ＵＴとなる。このときｓ
Ｑｌのエミッタ・ペース接合は逆バイアスされて力、ト
オフしているため、出力電流に影響を与えない。次に、
入力電圧端に負の入力電圧ＷＩＮが印加されるとｓ Ｔ
ＩＮ／Ｒ１の電流がＱｌのエミッタに流れてｍＱｌのコ
レクタよシ出力電流ｌ０ＵＴが得られる。このときｓＱ
ｚのエミッタ・ベース接合は逆バイアスされているので
、出力［流に影響を与えない。
ＩＮが印加されると％Ａｌの逆相入力端子はパーチュア
ルグラウンドなので、■ＩＮ／Ｒ１１の電流がＱ２のエ
ミッタに流れ、この電流がＱｓｐＱ４のカレントミラー
で折返されて、出力電流ｌ０ＵＴとなる。このときｓ
Ｑｌのエミッタ・ペース接合は逆バイアスされて力、ト
オフしているため、出力電流に影響を与えない。次に、
入力電圧端に負の入力電圧ＷＩＮが印加されるとｓ Ｔ
ＩＮ／Ｒ１の電流がＱｌのエミッタに流れてｍＱｌのコ
レクタよシ出力電流ｌ０ＵＴが得られる。このときｓＱ
ｚのエミッタ・ベース接合は逆バイアスされているので
、出力［流に影響を与えない。
このようにして、第２図に示すように、入力電５．
圧の絶対値が一方向の電流に変換される。ここ
で□１ 厳密にはＭＩＮ＞Ｏの場合とＶＩＮ
〈０の場合とで出力電流ｌ０ＵＴの誤差の程度が異なる
。ｖＩＮ〉０の場合の入力電圧” ｖＩＮ” ｅ ＶＩ
Ｎ ＜ ０ ）場合Ｏ入力電圧をＭＩＮ″″とすると、 （Ｒ１：抵抗Ｒ１の抵抗値、βＰ：ＰＮＰトランジスタ
Ｑ２のエミッタ接地電流増幅率、βＮ二ＮＰＮ トラン
ジスタＱｌ 、 Ｑｓ −Ｑ４のエミッタ接地電流増幅
率） 上記の回路を集積回路で構成する場合、ＰＮＰトランジ
スタＱ２はβＰの低い２チラルＰＮＰトランジスタを使
用するので、出力電流Ｉ ＯＵＴのβによる誤差が無視
できなくなるだけではなく ｈ 工ＯＵＴのＴＩＮ＋と
ＴｌＮ−による対称性が悪くなるという欠点があった。
圧の絶対値が一方向の電流に変換される。ここ
で□１ 厳密にはＭＩＮ＞Ｏの場合とＶＩＮ
〈０の場合とで出力電流ｌ０ＵＴの誤差の程度が異なる
。ｖＩＮ〉０の場合の入力電圧” ｖＩＮ” ｅ ＶＩ
Ｎ ＜ ０ ）場合Ｏ入力電圧をＭＩＮ″″とすると、 （Ｒ１：抵抗Ｒ１の抵抗値、βＰ：ＰＮＰトランジスタ
Ｑ２のエミッタ接地電流増幅率、βＮ二ＮＰＮ トラン
ジスタＱｌ 、 Ｑｓ −Ｑ４のエミッタ接地電流増幅
率） 上記の回路を集積回路で構成する場合、ＰＮＰトランジ
スタＱ２はβＰの低い２チラルＰＮＰトランジスタを使
用するので、出力電流Ｉ ＯＵＴのβによる誤差が無視
できなくなるだけではなく ｈ 工ＯＵＴのＴＩＮ＋と
ＴｌＮ−による対称性が悪くなるという欠点があった。
この誤差は出力電流ｌ０ＵＴが高電流レベルで顕著に現
われる。なぜなら、ラテラルＰＮＰ トランジスタは高
電流でのβＰの低下が著しいからである。ここで、一般
的な数値を代入して計算する。β／Ｖ＝ １００ 、β
ｐ＝ｔｏと仮定すると、ＴＩＮ＋の場合βによる出力電
流ＩＯＵ÷の誤差は約１ｌｔｓ、ＶＩＮ−の場合は１％
となり、電圧電流変換率の誤差と、上記の対称性は非常
に悪い。
われる。なぜなら、ラテラルＰＮＰ トランジスタは高
電流でのβＰの低下が著しいからである。ここで、一般
的な数値を代入して計算する。β／Ｖ＝ １００ 、β
ｐ＝ｔｏと仮定すると、ＴＩＮ＋の場合βによる出力電
流ＩＯＵ÷の誤差は約１ｌｔｓ、ＶＩＮ−の場合は１％
となり、電圧電流変換率の誤差と、上記の対称性は非常
に悪い。
（発明の目的）
本発明の目的は上記欠点を除去し、少ない素子数で構成
することができ、集積回路化に適した高精度の絶対値電
圧電流変換回路を提供することＫある。
することができ、集積回路化に適した高精度の絶対値電
圧電流変換回路を提供することＫある。
（発明の構成）
本発明の絶対値電圧電流変換回路は、一端が入力電圧端
子（又は基準電圧端子）に接続された抵抗と、逆相入力
が前記抵抗の他端とカレントミラー回路の入力端に正相
入力が前記基準電圧端子（又は前記入力電圧端子）に出
力が前記力Ｙントミラー回路の共通端にそれぞれ接続さ
れた差動増幅器と、ペースが前記差動増幅器の出力にエ
ミ。
子（又は基準電圧端子）に接続された抵抗と、逆相入力
が前記抵抗の他端とカレントミラー回路の入力端に正相
入力が前記基準電圧端子（又は前記入力電圧端子）に出
力が前記力Ｙントミラー回路の共通端にそれぞれ接続さ
れた差動増幅器と、ペースが前記差動増幅器の出力にエ
ミ。
りが前記差動増幅器の逆相入力にそれぞれ接続されたバ
イポーラトランジスタと、前記カレントミラー回路の出
力と前記バイボーラド２ンジスタのコレクタが共通接続
された出力端子とを含むことから構成される。
イポーラトランジスタと、前記カレントミラー回路の出
力と前記バイボーラド２ンジスタのコレクタが共通接続
された出力端子とを含むことから構成される。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
本実施例は、抵抵Ｒ２の一端が入力電圧端子ｉｔＫ接続
され、他端は差動増幅器Ａ２（以下ＳＡ２という。）の
逆相入力とＮＰＮ トランジスタＱｓ（以下ｓ Ｑ ｓ
トいう。）のペースとコレクタとＮＰＮ）ランジスタ
Ｑ６（以下、Ｑｓという。）のペースとＮＰＮト′ｙ／
ジスタＱ？（以下、９丁という。）のる。人２の出力は
ＱｓのエミッタとＱｓのエミッタとＱ７のペースに共通
接続される。セしてＱｓのコレクタとＱ７のコレクタを
共通接続して出力端子１２とすることから構成される。
され、他端は差動増幅器Ａ２（以下ＳＡ２という。）の
逆相入力とＮＰＮ トランジスタＱｓ（以下ｓ Ｑ ｓ
トいう。）のペースとコレクタとＮＰＮ）ランジスタ
Ｑ６（以下、Ｑｓという。）のペースとＮＰＮト′ｙ／
ジスタＱ？（以下、９丁という。）のる。人２の出力は
ＱｓのエミッタとＱｓのエミッタとＱ７のペースに共通
接続される。セしてＱｓのコレクタとＱ７のコレクタを
共通接続して出力端子１２とすることから構成される。
本実施例において、入力電圧ＭＩＮが正のときは、Ｑｓ
、Ｑｓが活性状態となり、（ｈは遮断状態となる。なぜ
ならＱｓが活性状態のため、 Ｑ７のエミッタ・ベース
接合は逆バイアス状態だからである。
、Ｑｓが活性状態となり、（ｈは遮断状態となる。なぜ
ならＱｓが活性状態のため、 Ｑ７のエミッタ・ベース
接合は逆バイアス状態だからである。
そしてＡ２はＱｓｅ介して負帰還がかけられているから
、Ａ２の逆相入力はバーデュアルグラウンドとな夕％
ＭＩＮ／Ｒ２の電流がＱｓに流れる。ＱｓとＱｓとでカ
レントミラー回路が構成されているから、Ｑｓのコレク
タ電流と同じ電流がＱｓのコレクタに流れ出力電流ｌ０
ＵＴとなる。入力電圧■ＸＮが負のときは、逆ＫＱｔが
活性状態となｊｌ）Ｑｓ。
、Ａ２の逆相入力はバーデュアルグラウンドとな夕％
ＭＩＮ／Ｒ２の電流がＱｓに流れる。ＱｓとＱｓとでカ
レントミラー回路が構成されているから、Ｑｓのコレク
タ電流と同じ電流がＱｓのコレクタに流れ出力電流ｌ０
ＵＴとなる。入力電圧■ＸＮが負のときは、逆ＫＱｔが
活性状態となｊｌ）Ｑｓ。
Ｑｓが遮断状態となる。そしてＡ２はＱ７のベース吻エ
ミッタ接合を介して負帰還がかけられているので、やは
ルＡ２の逆相入力はバーデュアルグラウンドである。よ
って入力電圧ＶＩＮが正の場合と同じく、ＶＩＮ／Ｒ２
の出力電流ＩＯＵ’ｒがＱ７のコレクタを介して出力端
子１２から出力できる。
ミッタ接合を介して負帰還がかけられているので、やは
ルＡ２の逆相入力はバーデュアルグラウンドである。よ
って入力電圧ＶＩＮが正の場合と同じく、ＶＩＮ／Ｒ２
の出力電流ＩＯＵ’ｒがＱ７のコレクタを介して出力端
子１２から出力できる。
以上よ）入力電圧ＶＩＮと出力電流Ｉ ＯＵＴの関係は
次式で示される。
次式で示される。
すなわち、入力電圧ＶＩＮの絶対値が抵抗几２によって
電流に変換さｎたことにな夛、入力電圧ＶＩＮと出力を
流ｌ０ＵＴの関係は第２図に示すようになる。なお、（
３）式は厳密には次のようになる。
電流に変換さｎたことにな夛、入力電圧ＶＩＮと出力を
流ｌ０ＵＴの関係は第２図に示すようになる。なお、（
３）式は厳密には次のようになる。
（Ｒ２：抵抗Ｒ２の抵抗値、βＮ：ＮＰＮ トランジス
タＱ５ 、Ｑｓ 、 Ｑ７のエミッタ接地電流増幅率）
集積回路で作るＮＰＮ ）う／ジスタは、一般的に数ｍ
Ａのコレクター電流レベルでもβＮが１００以上あシ、
（４） 、 （５）式かられかるようにＶＩＮ＋・ＶＩ
Ｎ−とも、βによる変換誤差は共に１％以下であ＃）、
対称性も優れている。又、このβによる変換誤差をよシ
少なくするために、Ｑｙをダーリントン接続にしｓ Ｑ
ｓ ＃ Ｑｓで構成するカレントミラー回路をウィルソ
ンタイプ等のβ補償型カレントミラーにすることによル
、よ）高精度化できる。さらに、トランジスタをすべて
逆導電屋とすることによシ出力電流の向きを逆にするこ
ともできる。又入力電圧端子１１を基準電圧端子１３に
接続し、Ａ２の正相入力に入力電圧を印加する方法によ
っても同様の効果が得られる。
タＱ５ 、Ｑｓ 、 Ｑ７のエミッタ接地電流増幅率）
集積回路で作るＮＰＮ ）う／ジスタは、一般的に数ｍ
Ａのコレクター電流レベルでもβＮが１００以上あシ、
（４） 、 （５）式かられかるようにＶＩＮ＋・ＶＩ
Ｎ−とも、βによる変換誤差は共に１％以下であ＃）、
対称性も優れている。又、このβによる変換誤差をよシ
少なくするために、Ｑｙをダーリントン接続にしｓ Ｑ
ｓ ＃ Ｑｓで構成するカレントミラー回路をウィルソ
ンタイプ等のβ補償型カレントミラーにすることによル
、よ）高精度化できる。さらに、トランジスタをすべて
逆導電屋とすることによシ出力電流の向きを逆にするこ
ともできる。又入力電圧端子１１を基準電圧端子１３に
接続し、Ａ２の正相入力に入力電圧を印加する方法によ
っても同様の効果が得られる。
（発明の効果）
以上、詳細説明したように、本発明によれば、上記の構
成にょ夛、従来よシ少ない素子数で、かつ集積回路にお
いて性能の悪いＰＮＰトランジスタを、電流変換部に使
用することなく、集積回路化に適した高精度の絶対値ｔ
８Ｅ電流変換回路を得ることができる。
成にょ夛、従来よシ少ない素子数で、かつ集積回路にお
いて性能の悪いＰＮＰトランジスタを、電流変換部に使
用することなく、集積回路化に適した高精度の絶対値ｔ
８Ｅ電流変換回路を得ることができる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図と第３図における人出力特性図、第３図は従来の絶対
値電圧電流変換回路の一例を示す回路図である。 １１・・・・・・入力電圧端子、１２・・曲旬伺咄カ端
子、１３・・・・・・基準電圧端子、ＡｌｅＡ２・・・
・・・差動増幅器、ＩＯＵ’ｒ ””・・出方電流、Ｑ
ｉ ｅ Ｑ３− Ｑ４ ｔ Ｑｓ ｔ Ｑｓ ＃Ｑ７・
・・・・・ＮＰＮトランジスタ、Ｑ２・−・−ＰＮＰ
トランジスタ、Ｉ（＋１．几２・・・・・・抵抗ｓ Ｖ
ＩＮ・・・・・・入カ電Ｉσｖｒ 第２図 １θσｒ 第３囚
図と第３図における人出力特性図、第３図は従来の絶対
値電圧電流変換回路の一例を示す回路図である。 １１・・・・・・入力電圧端子、１２・・曲旬伺咄カ端
子、１３・・・・・・基準電圧端子、ＡｌｅＡ２・・・
・・・差動増幅器、ＩＯＵ’ｒ ””・・出方電流、Ｑ
ｉ ｅ Ｑ３− Ｑ４ ｔ Ｑｓ ｔ Ｑｓ ＃Ｑ７・
・・・・・ＮＰＮトランジスタ、Ｑ２・−・−ＰＮＰ
トランジスタ、Ｉ（＋１．几２・・・・・・抵抗ｓ Ｖ
ＩＮ・・・・・・入カ電Ｉσｖｒ 第２図 １θσｒ 第３囚
Claims (1)
- 一端が入力電圧端子（又は基準電圧端子）に接続された
抵抗と、逆相入力が前記抵抗の他端とカレントミラー回
路の入力端に正相入力が前記基準電圧端子（又は前記入
力電圧端子）に出力が前記カレントミラー回路の共通端
にそれぞれ接続された差動増幅器と、ベースが前記差動
増幅器の出力にエミッタが前記差動増幅器の逆相入力に
それぞれ接続されたバイポーラトランジスタと、前記カ
レントミラー回路の出力と前記バイポーラトランジスタ
のコレクタが共通接続された出力端子とを含むことを特
徴とする絶対値電圧電流変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167134A JPH079615B2 (ja) | 1984-08-09 | 1984-08-09 | 絶対値電圧電流変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167134A JPH079615B2 (ja) | 1984-08-09 | 1984-08-09 | 絶対値電圧電流変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6145314A true JPS6145314A (ja) | 1986-03-05 |
| JPH079615B2 JPH079615B2 (ja) | 1995-02-01 |
Family
ID=15844057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167134A Expired - Lifetime JPH079615B2 (ja) | 1984-08-09 | 1984-08-09 | 絶対値電圧電流変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079615B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5448583A (en) * | 1989-08-28 | 1995-09-05 | Fujitsu Limited | Apparatus and method using analog viterbi decoding techniques |
| EP0817372A2 (en) * | 1996-07-03 | 1998-01-07 | Nec Corporation | Voltage to current conversion circuit for converting voltage to multiple current outputs |
| CN102541139A (zh) * | 2012-01-19 | 2012-07-04 | 浙江中控技术股份有限公司 | 一种模拟量电流输出系统及方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56165409A (en) * | 1980-05-26 | 1981-12-19 | Nec Corp | Voltage-to-current converting circuit |
| JPS58208621A (ja) * | 1982-05-30 | 1983-12-05 | Rohm Co Ltd | 電圧電流変換回路 |
-
1984
- 1984-08-09 JP JP59167134A patent/JPH079615B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56165409A (en) * | 1980-05-26 | 1981-12-19 | Nec Corp | Voltage-to-current converting circuit |
| JPS58208621A (ja) * | 1982-05-30 | 1983-12-05 | Rohm Co Ltd | 電圧電流変換回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5448583A (en) * | 1989-08-28 | 1995-09-05 | Fujitsu Limited | Apparatus and method using analog viterbi decoding techniques |
| EP0817372A2 (en) * | 1996-07-03 | 1998-01-07 | Nec Corporation | Voltage to current conversion circuit for converting voltage to multiple current outputs |
| US5867035A (en) * | 1996-07-03 | 1999-02-02 | Nec Corporation | Voltage to current conversion circuit for converting voltage to multiple current outputs |
| EP0817372A3 (en) * | 1996-07-03 | 1999-12-15 | Nec Corporation | Voltage to current conversion circuit for converting voltage to multiple current outputs |
| CN102541139A (zh) * | 2012-01-19 | 2012-07-04 | 浙江中控技术股份有限公司 | 一种模拟量电流输出系统及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH079615B2 (ja) | 1995-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |