JP2837080B2 - 乗算回路 - Google Patents
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- JP2837080B2 JP2837080B2 JP5287050A JP28705093A JP2837080B2 JP 2837080 B2 JP2837080 B2 JP 2837080B2 JP 5287050 A JP5287050 A JP 5287050A JP 28705093 A JP28705093 A JP 28705093A JP 2837080 B2 JP2837080 B2 JP 2837080B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/24—Arrangements for performing computing operations, e.g. operational amplifiers for evaluating logarithmic or exponential functions, e.g. hyperbolic functions
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- Control Of Amplification And Gain Control (AREA)
Description
【0001】
【産業上の利用分野】本発明は、信号を処理するアナロ
グ乗算回路やアナログ除算回路などの乗算回路に関す
る。
グ乗算回路やアナログ除算回路などの乗算回路に関す
る。
【0002】
【従来の技術】従来、アナログ乗算回路は、図6に示す
ように、電源ラインが、抵抗RBを介してトランジスタ
QA,QBのコレクタおよびベースに接続されるととも
に、各抵抗RLをそれぞれ介してトランジスタQ1,Q2
のコレクタにそれぞれ接続されている。これらトランジ
スタQA,QBのエミッタはそれぞれ、トランジスタ
Q3,Q4のコレクタにそれぞれ接続されるとともに、ト
ランジスタQ1,Q2のベースにそれぞれ接続されてい
る。また、トランジスタQ1,Q2のエミッタはトランジ
スタQ5のコレクタに接続され、また、トランジスタ
Q3,Q4のエミッタはそれぞれトランジスタQ6,Q7の
コレクタに接続され、これらトランジスタQ6,Q7のコ
レクタの間には抵抗rが接続されている。さらに、トラ
ンジスタQ5のベースはトランジスタQ8のベースおよび
コレクタと入力端子1に接続され、また、トランジスタ
Q6,Q7のベースはトランジスタQ9のベースおよびコ
レクタと入力端子2に接続されている。これらトランジ
スタQ6,Q7,Q9のエミッタはそれぞれ抵抗Rを介し
て線路3にそれぞれ接続され、また、トランジスタ
Q5,Q8,のエミッタはそれぞれ抵抗Reを介して線路
3にそれぞれ接続されている。入力電圧Vinが印加され
る入力端子4,5はそれぞれ、トランジスタQ3,Q4の
ベースにそれぞれ接続され、また、トランジスタQ1,
Q2のコレクタにはそれぞれ、出力端子6,7がそれぞ
れ接続されている。
ように、電源ラインが、抵抗RBを介してトランジスタ
QA,QBのコレクタおよびベースに接続されるととも
に、各抵抗RLをそれぞれ介してトランジスタQ1,Q2
のコレクタにそれぞれ接続されている。これらトランジ
スタQA,QBのエミッタはそれぞれ、トランジスタ
Q3,Q4のコレクタにそれぞれ接続されるとともに、ト
ランジスタQ1,Q2のベースにそれぞれ接続されてい
る。また、トランジスタQ1,Q2のエミッタはトランジ
スタQ5のコレクタに接続され、また、トランジスタ
Q3,Q4のエミッタはそれぞれトランジスタQ6,Q7の
コレクタに接続され、これらトランジスタQ6,Q7のコ
レクタの間には抵抗rが接続されている。さらに、トラ
ンジスタQ5のベースはトランジスタQ8のベースおよび
コレクタと入力端子1に接続され、また、トランジスタ
Q6,Q7のベースはトランジスタQ9のベースおよびコ
レクタと入力端子2に接続されている。これらトランジ
スタQ6,Q7,Q9のエミッタはそれぞれ抵抗Rを介し
て線路3にそれぞれ接続され、また、トランジスタ
Q5,Q8,のエミッタはそれぞれ抵抗Reを介して線路
3にそれぞれ接続されている。入力電圧Vinが印加され
る入力端子4,5はそれぞれ、トランジスタQ3,Q4の
ベースにそれぞれ接続され、また、トランジスタQ1,
Q2のコレクタにはそれぞれ、出力端子6,7がそれぞ
れ接続されている。
【0003】図7に図6のアナログ乗算回路の構成要素
である対数圧縮伸長回路を示す。図7において、トラン
ジスタQA,QB,Q1,Q2はそれぞれ整合の取れたトラ
ンジスタである。これらトランジスタQA,QB,Q1,
Q2の各コレクタ電流(エミッタ電流)をそれぞれIA,
IB,I1,I2とし、トランジスタQA,QB,Q1,Q2
の各ベース・エミッタ間電圧をそれぞれ、VBEA,
VBEB,VBE1,VBE2とし、qを電子の電荷、kをボル
ツマン定数、Tを絶対温度、ISを逆方向飽和電流とす
ると、トランジスタQA,QBについて、 VBEA=(kT/q)・ln(IA/IS) VBEB=(kT/q)・ln(IB/IS) ΔVBE=VBEB−VBEA =(kT/q)・[ln(IB/IS)−ln(IA/IS)] =(kT/q)・ln(IB/IA) ・・・・・(1) トランジスタQ1,Q2についても同様に、 ΔVBE=VBE1−VBE2=(kT/q)・ln(I1/I2)・・・(2) 回路的にΔVBEは等しいので、式(1),(2)から IB/IA=I1/I2 ・・・(3) となる。この結果を図6に当てはめると次式のようにな
る。
である対数圧縮伸長回路を示す。図7において、トラン
ジスタQA,QB,Q1,Q2はそれぞれ整合の取れたトラ
ンジスタである。これらトランジスタQA,QB,Q1,
Q2の各コレクタ電流(エミッタ電流)をそれぞれIA,
IB,I1,I2とし、トランジスタQA,QB,Q1,Q2
の各ベース・エミッタ間電圧をそれぞれ、VBEA,
VBEB,VBE1,VBE2とし、qを電子の電荷、kをボル
ツマン定数、Tを絶対温度、ISを逆方向飽和電流とす
ると、トランジスタQA,QBについて、 VBEA=(kT/q)・ln(IA/IS) VBEB=(kT/q)・ln(IB/IS) ΔVBE=VBEB−VBEA =(kT/q)・[ln(IB/IS)−ln(IA/IS)] =(kT/q)・ln(IB/IA) ・・・・・(1) トランジスタQ1,Q2についても同様に、 ΔVBE=VBE1−VBE2=(kT/q)・ln(I1/I2)・・・(2) 回路的にΔVBEは等しいので、式(1),(2)から IB/IA=I1/I2 ・・・(3) となる。この結果を図6に当てはめると次式のようにな
る。
【0004】(Ic−Δi)/(Ic+Δi)=(Ie
−ΔI)/(Ie+ΔI) これから ΔI=(Ie/Ic)・Δi となる。但し、Δi=Vin/r、Vout=2・RL・ΔI
なので、 Vout=2・(RL/r)・(Ie/Ic)・Vin となり、差動出力電圧Voutは差動入力電圧VinとIe
/Icの積に比例する。
−ΔI)/(Ie+ΔI) これから ΔI=(Ie/Ic)・Δi となる。但し、Δi=Vin/r、Vout=2・RL・ΔI
なので、 Vout=2・(RL/r)・(Ie/Ic)・Vin となり、差動出力電圧Voutは差動入力電圧VinとIe
/Icの積に比例する。
【0005】
【発明が解決しようとする課題】しかし、上記従来の回
路構成では、信号のダイナミックレンジとして、各トラ
ンジスタQ5,Q6,Q7,Q8,Q9とグランド間にエミ
ッタ抵抗Rまたは抵抗Reを設けて1・VBEを確保する
ためには、図6の回路構成では縦方向にトランジスタが
3段接続されているので、電源電圧は4・VBE以上必要
である。シリコントランジスタの場合、VBEは約0.7
Vであり、電源電圧4・VBEは2.8V以上必要とな
る。それよりも低い電圧で動作させるためにはダイナミ
ックレンジを犠牲にしなければならず、電源電圧が3・
VBEなどの低い電圧ではダイナミックレンジが無くなっ
てしまい信号に歪などが生じるという問題を有してい
た。
路構成では、信号のダイナミックレンジとして、各トラ
ンジスタQ5,Q6,Q7,Q8,Q9とグランド間にエミ
ッタ抵抗Rまたは抵抗Reを設けて1・VBEを確保する
ためには、図6の回路構成では縦方向にトランジスタが
3段接続されているので、電源電圧は4・VBE以上必要
である。シリコントランジスタの場合、VBEは約0.7
Vであり、電源電圧4・VBEは2.8V以上必要とな
る。それよりも低い電圧で動作させるためにはダイナミ
ックレンジを犠牲にしなければならず、電源電圧が3・
VBEなどの低い電圧ではダイナミックレンジが無くなっ
てしまい信号に歪などが生じるという問題を有してい
た。
【0006】本発明は、上記従来の問題を解決するもの
で、より低い電源電圧でも動作可能で、広いダイナミッ
クレンジの線形な乗算回路を提供することを目的とす
る。
で、より低い電源電圧でも動作可能で、広いダイナミッ
クレンジの線形な乗算回路を提供することを目的とす
る。
【0007】
【課題を解決するための手段】本発明の乗算回路は、入
力電流が流れる第1の端子、該第1の端子の入力電流と
等しいかまたは定数倍の値の電流が出力される第2の端
子、目的の出力電流が流れる第3の端子、該第3の端子
の出力電流と等しい値かまたは定数倍の電流が出力され
る第4の端子を有し、該出力電流の絶対値と該入力電流
の絶対値の比の対数が該第2の端子と第4の端子の電位
差に比例する構成の電流利得制御部と、該第2の端子に
接続され、該電流利得制御部の第2の端子を流れる電流
と値が等しく、方向の揃った第1の電流源と、一方端が
該第2の端子に接続され、他方端が一定電位に接続され
た第1のダイオードと、該第1のダイオードと第2の端
子の接続点に接続され、該第1のダイオードに所定の順
電流を流す第2の電流源と、該第4の端子に接続され、
該電流利得制御部の第4の端子を流れる電流と値が等し
く、方向の揃った第3の電流源と、一方端が該第4の端
子に接続され、他方端が該一定電位に接続された第2の
ダイオードと、該第2のダイオードと第4の端子の接続
点に接続され、該第2のダイオードに所定の順電流を流
す第4の電流源とを備えたものであり、そのことにより
上記目的が達成される。
力電流が流れる第1の端子、該第1の端子の入力電流と
等しいかまたは定数倍の値の電流が出力される第2の端
子、目的の出力電流が流れる第3の端子、該第3の端子
の出力電流と等しい値かまたは定数倍の電流が出力され
る第4の端子を有し、該出力電流の絶対値と該入力電流
の絶対値の比の対数が該第2の端子と第4の端子の電位
差に比例する構成の電流利得制御部と、該第2の端子に
接続され、該電流利得制御部の第2の端子を流れる電流
と値が等しく、方向の揃った第1の電流源と、一方端が
該第2の端子に接続され、他方端が一定電位に接続され
た第1のダイオードと、該第1のダイオードと第2の端
子の接続点に接続され、該第1のダイオードに所定の順
電流を流す第2の電流源と、該第4の端子に接続され、
該電流利得制御部の第4の端子を流れる電流と値が等し
く、方向の揃った第3の電流源と、一方端が該第4の端
子に接続され、他方端が該一定電位に接続された第2の
ダイオードと、該第2のダイオードと第4の端子の接続
点に接続され、該第2のダイオードに所定の順電流を流
す第4の電流源とを備えたものであり、そのことにより
上記目的が達成される。
【0008】また、好ましくは、本発明の乗算回路にお
ける電流利得制御部を、NPNトランジスタだけで構成
するか、またはPNPトランジスタだけで構成するもの
であり、そのことにより上記目的が達成される。
ける電流利得制御部を、NPNトランジスタだけで構成
するか、またはPNPトランジスタだけで構成するもの
であり、そのことにより上記目的が達成される。
【0009】
【作用】上記構成により、電流利得制御部の特性は、目
標電流としての出力電流の絶対値と入力電流の絶対値の
比の対数が、第2の端子と第4の端子との間の電位差に
比例するので、電流利得制御部の入力電流をIA、出力
電流をIBとし、また、第1のダイオードを流れる制御
電流をIX、第2のダイオードを流れる制御電流をIYと
すると、IB/IA=IX/IYとなって、線形な乗算回路
が構成可能となる。このように、電流入出力および電流
制御の乗算回路が構成されて、従来のように、エミッタ
抵抗を設けて、信号のダイナミックレンジとして1・V
BEを確保する必要がなくなり、例えばトランジスタが3
段の回路構成においては、3・VBE以上のより低い電源
電圧で動作させることが可能となり、かつ、広いダイナ
ミックレンジの線形な乗算回路となる。
標電流としての出力電流の絶対値と入力電流の絶対値の
比の対数が、第2の端子と第4の端子との間の電位差に
比例するので、電流利得制御部の入力電流をIA、出力
電流をIBとし、また、第1のダイオードを流れる制御
電流をIX、第2のダイオードを流れる制御電流をIYと
すると、IB/IA=IX/IYとなって、線形な乗算回路
が構成可能となる。このように、電流入出力および電流
制御の乗算回路が構成されて、従来のように、エミッタ
抵抗を設けて、信号のダイナミックレンジとして1・V
BEを確保する必要がなくなり、例えばトランジスタが3
段の回路構成においては、3・VBE以上のより低い電源
電圧で動作させることが可能となり、かつ、広いダイナ
ミックレンジの線形な乗算回路となる。
【0010】
【実施例】以下、本発明の実施例について説明する。
【0011】本発明のアナログ乗算回路は、図1に示す
ように、電流利得制御回路11には端子A1,A2,
B1,B2が設けられている。この端子A1には電流源1
2が接続され、端子A1に入力電流IA1が流れる。ま
た、端子A2には、電流源13および電流源14が接続
されるとともに、ダイオードDAが接続されている。さ
らに、端子B1に目標電流としての出力電流IB1が流れ
る。さらに、端子B2には電流源15および電流源16
が接続されるとともに、ダイオードDBが接続されてい
る。これらダイオードDA,DBは一定電位E0に接続さ
れている。また、端子A1の入力電流IA1について、電
流方向によって入力される場合と出力される場合とがあ
り、また、端子B1の出力電流IB1ついても、電流方向
によっては入力される場合と出力される場合がある。こ
の電流の方向は、端子A1から端子A2、端子B1から端
子B2に流れる場合と、端子A2から端子A1、端子B2か
ら端子B1に流れる場合がある。
ように、電流利得制御回路11には端子A1,A2,
B1,B2が設けられている。この端子A1には電流源1
2が接続され、端子A1に入力電流IA1が流れる。ま
た、端子A2には、電流源13および電流源14が接続
されるとともに、ダイオードDAが接続されている。さ
らに、端子B1に目標電流としての出力電流IB1が流れ
る。さらに、端子B2には電流源15および電流源16
が接続されるとともに、ダイオードDBが接続されてい
る。これらダイオードDA,DBは一定電位E0に接続さ
れている。また、端子A1の入力電流IA1について、電
流方向によって入力される場合と出力される場合とがあ
り、また、端子B1の出力電流IB1ついても、電流方向
によっては入力される場合と出力される場合がある。こ
の電流の方向は、端子A1から端子A2、端子B1から端
子B2に流れる場合と、端子A2から端子A1、端子B2か
ら端子B1に流れる場合がある。
【0012】ここで、電流利得制御回路11は、出力電
流の絶対値と入力電流の絶対値の比の対数が、端子A2
と端子B2の電位差に比例する特性を有している。端子
A2において、端子A1の入力電流IA1と値が等しいかま
たは定数倍の電流IA2が流れる。電流IA2’を流す電流
源13は、電流IA2を引き込んでまたは押し出して打ち
消し、ダイオードDAに流れる電流を電流IXだけにする
ために接続する。このとき、電流IA2’の方向は端子A
2の電流IA2の方向と揃え、その大きさを等しくする。
また、端子B2において、端子B1の電流IB1と値が等し
いかまたは定数倍の電流IB2が流れる。電流IB2’を流
す電流源15は、電流IB2を引き込んでまたは押し出し
て打ち消し、ダイオードDBに流れる電流を電流値IYだ
けにするために接続する。このとき、電流IB2’の方向
は端子B2の電流IB2の方向と揃え、その大きさを等し
くする。
流の絶対値と入力電流の絶対値の比の対数が、端子A2
と端子B2の電位差に比例する特性を有している。端子
A2において、端子A1の入力電流IA1と値が等しいかま
たは定数倍の電流IA2が流れる。電流IA2’を流す電流
源13は、電流IA2を引き込んでまたは押し出して打ち
消し、ダイオードDAに流れる電流を電流IXだけにする
ために接続する。このとき、電流IA2’の方向は端子A
2の電流IA2の方向と揃え、その大きさを等しくする。
また、端子B2において、端子B1の電流IB1と値が等し
いかまたは定数倍の電流IB2が流れる。電流IB2’を流
す電流源15は、電流IB2を引き込んでまたは押し出し
て打ち消し、ダイオードDBに流れる電流を電流値IYだ
けにするために接続する。このとき、電流IB2’の方向
は端子B2の電流IB2の方向と揃え、その大きさを等し
くする。
【0013】上記電流利得制御回路11の特性は、ダイ
オードDAと電流源14との間の制御電圧をEA1、ま
た、ダイオードDB1と電流源16との間の制御電圧をE
Bとすると、出力電流IBの絶対値と入力電流IAの絶対
値の比の対数が、端子A2と端子B2の電位差に比例す
る。すなわち、ln(IB1/IA1)は(EA−EB)に比
例する。ここで、比例定数をCとすると、 ln(IB1/IA1)=C・(EA−EB) ・・・・・(4) と書ける。ここで、qを電子の電荷、kをボルツマン定
数、Tを絶対温度、I0を逆方向飽和電流、VFを順方向
電圧として、ダイオードの電圧電流特性をI=I0・e
xp[(q/kT)・VF]とすると、 EA−EB=(kT/q)・ln(IX/IY) ・・・(5) 上記式(4)(5)により ln(IB1/IA1)=C・(kT/q)・ln(IX/IY)・・(6) を得る。ここで比例定数Cをq/kTにすれば、IB1/
IA1=IX/IYとなって、線形な乗算回路を構成するこ
とができる。このように、電流入出力および電流制御の
乗算回路を構成することができて、従来のように、エミ
ッタ抵抗を設けて、信号のダイナミックレンジとして1
・VBEを確保する必要がなくなり、例えばトランジスタ
が3段の回路構成においては、3・VBE以上のより低い
電源電圧で動作させることができ、かつ、広いダイナミ
ックレンジの線形な乗算回路を得ることができる。
オードDAと電流源14との間の制御電圧をEA1、ま
た、ダイオードDB1と電流源16との間の制御電圧をE
Bとすると、出力電流IBの絶対値と入力電流IAの絶対
値の比の対数が、端子A2と端子B2の電位差に比例す
る。すなわち、ln(IB1/IA1)は(EA−EB)に比
例する。ここで、比例定数をCとすると、 ln(IB1/IA1)=C・(EA−EB) ・・・・・(4) と書ける。ここで、qを電子の電荷、kをボルツマン定
数、Tを絶対温度、I0を逆方向飽和電流、VFを順方向
電圧として、ダイオードの電圧電流特性をI=I0・e
xp[(q/kT)・VF]とすると、 EA−EB=(kT/q)・ln(IX/IY) ・・・(5) 上記式(4)(5)により ln(IB1/IA1)=C・(kT/q)・ln(IX/IY)・・(6) を得る。ここで比例定数Cをq/kTにすれば、IB1/
IA1=IX/IYとなって、線形な乗算回路を構成するこ
とができる。このように、電流入出力および電流制御の
乗算回路を構成することができて、従来のように、エミ
ッタ抵抗を設けて、信号のダイナミックレンジとして1
・VBEを確保する必要がなくなり、例えばトランジスタ
が3段の回路構成においては、3・VBE以上のより低い
電源電圧で動作させることができ、かつ、広いダイナミ
ックレンジの線形な乗算回路を得ることができる。
【0014】図2は図1のアナログ乗算回路において、
その構成要素である電流利得制御回路をNPNトランジ
スタだけで構成した場合のブロック図である。図2にお
いて、電流入力端子21が接続されるカレントミラー回
路22は電流利得制御回路23の端子A1に接続されて
いる。この電流利得制御回路23の端子A2は、カレン
トミラー回路24に接続されるとともに、制御電流I1
を流す電流源25と、カソードが一定電位に接続された
ダイオード26のアノードとの接続点に接続される。ま
た、電流利得制御回路23の端子B1は、電流出力端子
27が接続されるカレントミラー回路28に接続されて
いる。さらに、電流利得制御回路23の端子B2は、カ
レントミラー回路29に接続されるとともに、制御電流
I2を流す電流源30と、カソードが一定電位に接続さ
れたダイオード31のアノードとの接続点に接続され
る。これらカレントミラー回路22,28はそれぞれ、
カレントミラー回路24,29にそれぞれ接続されてい
る。
その構成要素である電流利得制御回路をNPNトランジ
スタだけで構成した場合のブロック図である。図2にお
いて、電流入力端子21が接続されるカレントミラー回
路22は電流利得制御回路23の端子A1に接続されて
いる。この電流利得制御回路23の端子A2は、カレン
トミラー回路24に接続されるとともに、制御電流I1
を流す電流源25と、カソードが一定電位に接続された
ダイオード26のアノードとの接続点に接続される。ま
た、電流利得制御回路23の端子B1は、電流出力端子
27が接続されるカレントミラー回路28に接続されて
いる。さらに、電流利得制御回路23の端子B2は、カ
レントミラー回路29に接続されるとともに、制御電流
I2を流す電流源30と、カソードが一定電位に接続さ
れたダイオード31のアノードとの接続点に接続され
る。これらカレントミラー回路22,28はそれぞれ、
カレントミラー回路24,29にそれぞれ接続されてい
る。
【0015】図3は図2のアナログ乗算回路の具体的構
成を示す回路図である。図3において、カレントミラー
回路22はトランジスタQ11,Q12,Q13で構成され、
これらトランジスタQ11,Q12,Q13はそれぞれ電源V
CCから電力供給を受け、トランジスタQ11のコレクタお
よびベース、トランジスタQ12,Q13のベースを入力と
し電流IAが入力され、トランジスタQ12,Q13のコレ
クタからそれぞれ電流IAが出力される。また、カレン
トミラー回路24は、エミッタが接地されたトランジス
タQ14,Q15で構成され、このトランジスタQ14のコレ
クタとベース、およびトランジスタQ15のベースは、ト
ランジスタQ12のコレクタに接続されている。さらに、
電流利得制御回路23はNPNトランジスタQ16,Q17
だけで構成され、このトランジスタQ16のコレクタとベ
ース、およびトランジスタQ17のベースは、トランジス
タQ13のコレクタに接続され、また、トランジスタQ16
のエミッタは、トランジスタQ15のコレクタに接続され
るとともに、カソードが接地されたダイオード26のア
ノードと制御電流入力端子32に接続されている。
成を示す回路図である。図3において、カレントミラー
回路22はトランジスタQ11,Q12,Q13で構成され、
これらトランジスタQ11,Q12,Q13はそれぞれ電源V
CCから電力供給を受け、トランジスタQ11のコレクタお
よびベース、トランジスタQ12,Q13のベースを入力と
し電流IAが入力され、トランジスタQ12,Q13のコレ
クタからそれぞれ電流IAが出力される。また、カレン
トミラー回路24は、エミッタが接地されたトランジス
タQ14,Q15で構成され、このトランジスタQ14のコレ
クタとベース、およびトランジスタQ15のベースは、ト
ランジスタQ12のコレクタに接続されている。さらに、
電流利得制御回路23はNPNトランジスタQ16,Q17
だけで構成され、このトランジスタQ16のコレクタとベ
ース、およびトランジスタQ17のベースは、トランジス
タQ13のコレクタに接続され、また、トランジスタQ16
のエミッタは、トランジスタQ15のコレクタに接続され
るとともに、カソードが接地されたダイオード26のア
ノードと制御電流入力端子32に接続されている。
【0016】また、カレントミラー回路28は、電源V
CCから電力供給を受けるトランジスタQ18,Q19,Q20
で構成され、これらトランジスタQ18,Q19,Q20のベ
ースはトランジスタQ18のコレクタに接続され、トラン
ジスタQ18のコレクタ、ベースおよびトランジスタ
Q19,Q20のベースが接続された点への電流IBを入力
として、トランジスタQ19,Q20のコレクタからはそれ
ぞれ電流IBが出力される。また、カレントミラー回路
29は、エミッタが接地されたトランジスタQ21,Q22
で構成され、このトランジスタQ22のコレクタとベー
ス、およびトランジスタQ21のベースは、トランジスタ
Q19のコレクタに接続されている。さらに、電流利得制
御回路23のトランジスタQ17のコレクタは、トランジ
スタQ18のコレクタに接続され、また、トランジスタQ
17のエミッタは、トランジスタQ21のコレクタに接続さ
れるとともに、カソードが接地されたダイオード31の
アノードと制御電流入力端子33に接続されている。
CCから電力供給を受けるトランジスタQ18,Q19,Q20
で構成され、これらトランジスタQ18,Q19,Q20のベ
ースはトランジスタQ18のコレクタに接続され、トラン
ジスタQ18のコレクタ、ベースおよびトランジスタ
Q19,Q20のベースが接続された点への電流IBを入力
として、トランジスタQ19,Q20のコレクタからはそれ
ぞれ電流IBが出力される。また、カレントミラー回路
29は、エミッタが接地されたトランジスタQ21,Q22
で構成され、このトランジスタQ22のコレクタとベー
ス、およびトランジスタQ21のベースは、トランジスタ
Q19のコレクタに接続されている。さらに、電流利得制
御回路23のトランジスタQ17のコレクタは、トランジ
スタQ18のコレクタに接続され、また、トランジスタQ
17のエミッタは、トランジスタQ21のコレクタに接続さ
れるとともに、カソードが接地されたダイオード31の
アノードと制御電流入力端子33に接続されている。
【0017】ここで、電流利得制御回路23において、
トランジスタQ16のコレクタおよびベースとトランジス
タQ17のベースに入力電流IAが入力される。また、ト
ランジスタQ17のコレクタは目的とする出力電流IBを
流すための端子である。さらに、トランジスタQ16のエ
ミッタは、入力電流IAと同じ大きさの電流が出力され
る端子であると同時に、制御電圧E1が印加される端子
でもある。また、トランジスタQ17のエミッタは出力電
流IBと同じ大きさの電流が出力される端子であると同
時に、制御電圧E2が印加される端子でもある。
トランジスタQ16のコレクタおよびベースとトランジス
タQ17のベースに入力電流IAが入力される。また、ト
ランジスタQ17のコレクタは目的とする出力電流IBを
流すための端子である。さらに、トランジスタQ16のエ
ミッタは、入力電流IAと同じ大きさの電流が出力され
る端子であると同時に、制御電圧E1が印加される端子
でもある。また、トランジスタQ17のエミッタは出力電
流IBと同じ大きさの電流が出力される端子であると同
時に、制御電圧E2が印加される端子でもある。
【0018】上記構成により、トランジスタQ16のエミ
ッタから出力される電流と同じ大きさの電流は、カレン
トミラー回路22,24で発生させてトランジスタQ16
のエミッタから引き出して相殺している。したがって、
制御電流入力端子32からの制御電流I1は全てダイオ
ード26に流れ、カレントミラー回路24を構成するト
ランジスタQ15やトランジスタQ16には流れない。この
ため、制御電流入力端子32に印加される制御電圧E1
は入力電流IAとは無関係に電流I1とダイオード26だ
けで決まる。また、乗算ブロック全体としての入力端子
は、カレントミラー回路22に入力電流IAを流す入力
端子21である。
ッタから出力される電流と同じ大きさの電流は、カレン
トミラー回路22,24で発生させてトランジスタQ16
のエミッタから引き出して相殺している。したがって、
制御電流入力端子32からの制御電流I1は全てダイオ
ード26に流れ、カレントミラー回路24を構成するト
ランジスタQ15やトランジスタQ16には流れない。この
ため、制御電流入力端子32に印加される制御電圧E1
は入力電流IAとは無関係に電流I1とダイオード26だ
けで決まる。また、乗算ブロック全体としての入力端子
は、カレントミラー回路22に入力電流IAを流す入力
端子21である。
【0019】また同様に、トランジスタQ17のエミッタ
から出力される電流と同じ大きさの電流は、カレントミ
ラー回路28,29で発生させてトランジスタQ17のエ
ミッタから引き出して相殺している。したがって、制御
電流入力端子33からの制御電流I2は全てダイオード
31に流れ、トランジスタQ17やトランジスタQ21には
流れない。このため、制御電流入力端子33に印加され
る制御電圧E2は出力電流IBとは無関係に電流I2とダ
イオードD2だけで決まる。
から出力される電流と同じ大きさの電流は、カレントミ
ラー回路28,29で発生させてトランジスタQ17のエ
ミッタから引き出して相殺している。したがって、制御
電流入力端子33からの制御電流I2は全てダイオード
31に流れ、トランジスタQ17やトランジスタQ21には
流れない。このため、制御電流入力端子33に印加され
る制御電圧E2は出力電流IBとは無関係に電流I2とダ
イオードD2だけで決まる。
【0020】これらトランジスタQ16,Q17やダイオー
ド26,31は、特性のよく揃ったトランジスタ(ダイ
オード26,31はそれぞれ、コレクタ・ベースを接続
してアノードとし、エミッタをカソードとしたトランジ
スタ)を用いる。
ド26,31は、特性のよく揃ったトランジスタ(ダイ
オード26,31はそれぞれ、コレクタ・ベースを接続
してアノードとし、エミッタをカソードとしたトランジ
スタ)を用いる。
【0021】ここで、トランジスタQ16,Q17のコレク
タ電流IA,IBと制御電圧E1,E2の関係を考えると、
以下のようになる。即ち、VBE16、VBE17をそれぞれ、
トランジスタQ16,Q17のベース・エミッタ間電圧、I
0を逆方向飽和電流とすると、 VBE16=(kT/
q)・ln(IA/I0) VBE17=(kT/q)・ln(IB/I0) 回路構成上、制御電圧E2=E1+VBE16−VBE17である
から、 ∴E1−E2=VBE17−VBE16=(kT/q)・ln(IB/IA)・・・(7 ) 一方、制御電圧E1,E2はそれぞれ、ダイオード26,
31にそれぞれ流れる電流で決まり、次のようになる。
即ち、 E1=(kT/q)・ln(I1/I0) E2=(kT/q)・ln(I2/I0) ∴E1−E2=(kT/q)・ln(I1/I2) ・・・(8) 上記式(7),(8)から (kT/q)・ln(IB/IA)=(kT/q)・ln(I1/I2) ∴IB/IA=I1/I2 ・・・(9) 上記式(9)は、上記式(6)の比例定数Cがq/kT
の線形な乗算回路に当たる。
タ電流IA,IBと制御電圧E1,E2の関係を考えると、
以下のようになる。即ち、VBE16、VBE17をそれぞれ、
トランジスタQ16,Q17のベース・エミッタ間電圧、I
0を逆方向飽和電流とすると、 VBE16=(kT/
q)・ln(IA/I0) VBE17=(kT/q)・ln(IB/I0) 回路構成上、制御電圧E2=E1+VBE16−VBE17である
から、 ∴E1−E2=VBE17−VBE16=(kT/q)・ln(IB/IA)・・・(7 ) 一方、制御電圧E1,E2はそれぞれ、ダイオード26,
31にそれぞれ流れる電流で決まり、次のようになる。
即ち、 E1=(kT/q)・ln(I1/I0) E2=(kT/q)・ln(I2/I0) ∴E1−E2=(kT/q)・ln(I1/I2) ・・・(8) 上記式(7),(8)から (kT/q)・ln(IB/IA)=(kT/q)・ln(I1/I2) ∴IB/IA=I1/I2 ・・・(9) 上記式(9)は、上記式(6)の比例定数Cがq/kT
の線形な乗算回路に当たる。
【0022】図4は図1のアナログ乗算回路において、
その構成要素である電流利得制御回路をPNPトランジ
スタで構成した場合のブロック図である。図4におい
て、電流入力端子41が接続されるカレントミラー回路
42は電流利得制御回路43の端子A1に接続されてい
る。この電流利得制御回路43の端子A2は、カレント
ミラー回路44に接続されるとともに、制御電流I1を
流す電流源45と、アノードが一定電位に接続されるダ
イオード46のカソードとの接続点に接続されている。
また、電流利得制御回路43の端子B1は、電流出力端
子47が接続されるカレントミラー回路48に接続され
ている。さらに、電流利得制御回路43の端子B2は、
カレントミラー回路49に接続されるとともに、制御電
流I2を流す電流源50と、アノードが一定電位に接続
されるダイオード51のカソードとの接続点に接続され
ている。これらカレントミラー回路44,49はそれぞ
れ、カレントミラー回路42,48にそれぞれ接続され
ている。
その構成要素である電流利得制御回路をPNPトランジ
スタで構成した場合のブロック図である。図4におい
て、電流入力端子41が接続されるカレントミラー回路
42は電流利得制御回路43の端子A1に接続されてい
る。この電流利得制御回路43の端子A2は、カレント
ミラー回路44に接続されるとともに、制御電流I1を
流す電流源45と、アノードが一定電位に接続されるダ
イオード46のカソードとの接続点に接続されている。
また、電流利得制御回路43の端子B1は、電流出力端
子47が接続されるカレントミラー回路48に接続され
ている。さらに、電流利得制御回路43の端子B2は、
カレントミラー回路49に接続されるとともに、制御電
流I2を流す電流源50と、アノードが一定電位に接続
されるダイオード51のカソードとの接続点に接続され
ている。これらカレントミラー回路44,49はそれぞ
れ、カレントミラー回路42,48にそれぞれ接続され
ている。
【0023】図5は図4のアナログ乗算回路の具体的構
成を示す回路図である。図5において、カレントミラー
回路42は、エミッタが接地されたトランジスタ
Q101,Q1 02,Q103で構成され、これらトランジスタ
Q101,Q102,Q103のベースは、電流入力端子41が
接続されるトランジスタQ101のコレクタに接続され、
トランジスタQ101,Q102,Q103のコレクタにはそれ
ぞれ電流IAが流れる。また、カレントミラー回路44
はトランジスタQ104,Q105で構成され、これらトラン
ジスタQ104,Q105は、電源VCCから電力供給されてコ
レクタにそれぞれ電流IAが出力される。このトランジ
スタQ104のコレクタとベース、およびトランジスタQ1
05のベースは、トランジスタQ102のコレクタに接続さ
れている。さらに、電流利得制御回路43はPNPトラ
ンジスタQ106,Q107だけで構成され、このトランジス
タQ106のコレクタとベース、およびトランジスタQ107
のベースは、トランジスタQ103のコレクタに接続さ
れ、また、トランジスタQ106のエミッタは、トランジ
スタQ105のコレクタに接続されるとともに、アノード
が電源VCCに接続されたダイオード46のカソードと制
御電流入力端子52に接続されている。
成を示す回路図である。図5において、カレントミラー
回路42は、エミッタが接地されたトランジスタ
Q101,Q1 02,Q103で構成され、これらトランジスタ
Q101,Q102,Q103のベースは、電流入力端子41が
接続されるトランジスタQ101のコレクタに接続され、
トランジスタQ101,Q102,Q103のコレクタにはそれ
ぞれ電流IAが流れる。また、カレントミラー回路44
はトランジスタQ104,Q105で構成され、これらトラン
ジスタQ104,Q105は、電源VCCから電力供給されてコ
レクタにそれぞれ電流IAが出力される。このトランジ
スタQ104のコレクタとベース、およびトランジスタQ1
05のベースは、トランジスタQ102のコレクタに接続さ
れている。さらに、電流利得制御回路43はPNPトラ
ンジスタQ106,Q107だけで構成され、このトランジス
タQ106のコレクタとベース、およびトランジスタQ107
のベースは、トランジスタQ103のコレクタに接続さ
れ、また、トランジスタQ106のエミッタは、トランジ
スタQ105のコレクタに接続されるとともに、アノード
が電源VCCに接続されたダイオード46のカソードと制
御電流入力端子52に接続されている。
【0024】また、カレントミラー回路48は、エミッ
タが接地されたトランジスタQ108,Q109,Q110で構
成され、これらトランジスタQ108,Q109,Q110のベ
ースがトランジスタQ108のコレクタに接続され、トラ
ンジスタQ108,Q109,Q110のコレクタにはそれぞれ
電流IBが流れる。また、カレントミラー回路49はト
ランジスタQ111,Q112で構成され、このトランジスタ
Q112のコレクタとベース、およびトランジスタQ111の
ベースは、トランジスタQ109のコレクタに接続されて
いる。さらに、電流利得制御回路43のトランジスタQ
107のコレクタは、トランジスタQ108のコレクタに接続
され、また、トランジスタQ107のエミッタは、トラン
ジスタQ111のコレクタに接続されるとともに、アノー
ドが電源VCCに接続されたダイオード51のカソードと
制御電流入力端子53に接続されている。
タが接地されたトランジスタQ108,Q109,Q110で構
成され、これらトランジスタQ108,Q109,Q110のベ
ースがトランジスタQ108のコレクタに接続され、トラ
ンジスタQ108,Q109,Q110のコレクタにはそれぞれ
電流IBが流れる。また、カレントミラー回路49はト
ランジスタQ111,Q112で構成され、このトランジスタ
Q112のコレクタとベース、およびトランジスタQ111の
ベースは、トランジスタQ109のコレクタに接続されて
いる。さらに、電流利得制御回路43のトランジスタQ
107のコレクタは、トランジスタQ108のコレクタに接続
され、また、トランジスタQ107のエミッタは、トラン
ジスタQ111のコレクタに接続されるとともに、アノー
ドが電源VCCに接続されたダイオード51のカソードと
制御電流入力端子53に接続されている。
【0025】ここで、電流利得制御回路43において、
トランジスタQ106のコレクタ・ベースとトランジスタ
Q107のベースに電流IAが入力される。また、トランジ
スタQ107のコレクタは目的とする電流IBを出力するた
めの端子である。さらに、トランジスタQ106のエミッ
タは、入力電流IAと同じ大きさの電流が入力される端
子であると同時に、制御電圧E1が印加される端子でも
ある。また、トランジスタQ107のエミッタは出力電流
IBと同じ大きさの電流が入力される端子であると同時
に、制御電圧E2が印加される端子でもある。
トランジスタQ106のコレクタ・ベースとトランジスタ
Q107のベースに電流IAが入力される。また、トランジ
スタQ107のコレクタは目的とする電流IBを出力するた
めの端子である。さらに、トランジスタQ106のエミッ
タは、入力電流IAと同じ大きさの電流が入力される端
子であると同時に、制御電圧E1が印加される端子でも
ある。また、トランジスタQ107のエミッタは出力電流
IBと同じ大きさの電流が入力される端子であると同時
に、制御電圧E2が印加される端子でもある。
【0026】上記構成により、トランジスタQ106のエ
ミッタ電流IAと同じ大きさの電流は、カレントミラー
回路44,42で発生させてトランジスタQ106のエミ
ッタに流し込んで相殺している。したがって、制御電流
入力端子52の制御電流I1は全てダイオード46に流
れ、トランジスタQ105やトランジスタQ106には流れな
い。このため、制御電流入力端子52に印加される制御
電圧E1は入力電流IAとは無関係に電流I1とダイオー
ド46だけで決まる。また、乗算ブロック全体としての
入力端子は、カレントミラー回路42における入力電流
の入力端子41である。
ミッタ電流IAと同じ大きさの電流は、カレントミラー
回路44,42で発生させてトランジスタQ106のエミ
ッタに流し込んで相殺している。したがって、制御電流
入力端子52の制御電流I1は全てダイオード46に流
れ、トランジスタQ105やトランジスタQ106には流れな
い。このため、制御電流入力端子52に印加される制御
電圧E1は入力電流IAとは無関係に電流I1とダイオー
ド46だけで決まる。また、乗算ブロック全体としての
入力端子は、カレントミラー回路42における入力電流
の入力端子41である。
【0027】また同様に、トランジスタQ107のコレク
タから出力される電流IBと同じ大きさの電流は、カレ
ントミラー回路49,48で発生させてトランジスタQ
107のエミッタに流し込んで相殺している。したがっ
て、制御電流入力端子53の制御電流I2は全てダイオ
ード51に流れ、トランジスタQ107やトランジスタQ
111には流れない。このため、制御電流入力端子53の
制御電圧E2は出力電流IBとは無関係に電流I2とダイ
オード51だけで決まる。
タから出力される電流IBと同じ大きさの電流は、カレ
ントミラー回路49,48で発生させてトランジスタQ
107のエミッタに流し込んで相殺している。したがっ
て、制御電流入力端子53の制御電流I2は全てダイオ
ード51に流れ、トランジスタQ107やトランジスタQ
111には流れない。このため、制御電流入力端子53の
制御電圧E2は出力電流IBとは無関係に電流I2とダイ
オード51だけで決まる。
【0028】これらトランジスタQ106,Q107やダイオ
ード46,51は、特性のよく揃ったトランジスタ(ダ
イオード46,51はそれぞれ、コレクタとベースを接
続してカソードとし、エミッタをアノードとしたPNP
トランジスタ)を用いる。
ード46,51は、特性のよく揃ったトランジスタ(ダ
イオード46,51はそれぞれ、コレクタとベースを接
続してカソードとし、エミッタをアノードとしたPNP
トランジスタ)を用いる。
【0029】ここで、トランジスタQ106,Q107のコレ
クタ電流IA,IBと制御電圧E1,E2の関係を考える
と、以下のようになる。即ち、VBE106、VBE107をそれ
ぞれ、トランジスタQ106,Q107のベース・エミッタ間
電圧、I0Pを逆方向飽和電流とすると、 VBE106=(kT/q)・ln(IA/I0P) VBE107=(kT/q)・ln(IB/I0P) 回路構成上、制御電圧E2=E1−VEB106+VEB107であ
るから、 ∴E1−E2=VBE106−VBE107=(kT/q)・ln(IA/IB)・・・(10 ) 一方、制御電圧E1,E2はそれぞれ、ダイオード46,
51にそれぞれ流れる電流で決まり、次のようになる。
即ち、 E1=VCC−(kT/q)・ln(I1/I0P) E2=VCC−(kT/q)・ln(I2/I0P) ∴E1−E2=(kT/q)・ln(I2/I1) ・・・(11) 上記式(10),(11)から (kT/q)・ln(IA/IB)=(kT/q)・ln(I2/I1) ∴IA/IB=I2/I1 ・・・(12) 上記式(12)は、上記式(6)の比例定数Cがq/kT
の線形な乗算回路に当たる。
クタ電流IA,IBと制御電圧E1,E2の関係を考える
と、以下のようになる。即ち、VBE106、VBE107をそれ
ぞれ、トランジスタQ106,Q107のベース・エミッタ間
電圧、I0Pを逆方向飽和電流とすると、 VBE106=(kT/q)・ln(IA/I0P) VBE107=(kT/q)・ln(IB/I0P) 回路構成上、制御電圧E2=E1−VEB106+VEB107であ
るから、 ∴E1−E2=VBE106−VBE107=(kT/q)・ln(IA/IB)・・・(10 ) 一方、制御電圧E1,E2はそれぞれ、ダイオード46,
51にそれぞれ流れる電流で決まり、次のようになる。
即ち、 E1=VCC−(kT/q)・ln(I1/I0P) E2=VCC−(kT/q)・ln(I2/I0P) ∴E1−E2=(kT/q)・ln(I2/I1) ・・・(11) 上記式(10),(11)から (kT/q)・ln(IA/IB)=(kT/q)・ln(I2/I1) ∴IA/IB=I2/I1 ・・・(12) 上記式(12)は、上記式(6)の比例定数Cがq/kT
の線形な乗算回路に当たる。
【0030】なお、上記各本実施例においては、入力信
号はIAで説明したが、I1,I2のいずれでも入力信号
として使うことができる。
号はIAで説明したが、I1,I2のいずれでも入力信号
として使うことができる。
【0031】
【発明の効果】以上のように本発明によれば、電流利得
制御部の特性が、目標電流としての出力電流の絶対値と
入力電流の絶対値の比の対数が、第2の端子と第4の端
子との間の電位差に比例して、電流入出力および電流制
御の乗算回路を構成することができるため、簡単な回路
構成でより低い電圧で動作させることができ、かつ、広
いダイナミックレンジの線形な乗算回路を得ることがで
きる。
制御部の特性が、目標電流としての出力電流の絶対値と
入力電流の絶対値の比の対数が、第2の端子と第4の端
子との間の電位差に比例して、電流入出力および電流制
御の乗算回路を構成することができるため、簡単な回路
構成でより低い電圧で動作させることができ、かつ、広
いダイナミックレンジの線形な乗算回路を得ることがで
きる。
【図1】本発明の一実施例を示すアナログ乗算回路のブ
ロック図である。
ロック図である。
【図2】図1のアナログ乗算回路において、その構成要
素である電流利得制御回路をNPNトランジスタだけで
構成した場合のブロック図である。
素である電流利得制御回路をNPNトランジスタだけで
構成した場合のブロック図である。
【図3】図2のアナログ乗算回路の具体的構成を示す回
路図である。
路図である。
【図4】図1のアナログ乗算回路において、その構成要
素である電流利得制御回路をPNPトランジスタだけで
構成した場合のブロック図である。
素である電流利得制御回路をPNPトランジスタだけで
構成した場合のブロック図である。
【図5】図4のアナログ乗算回路の具体的構成を示す回
路図である。
路図である。
【図6】従来のアナログ乗算回路の具体的構成を示す回
路図である。
路図である。
【図7】図6のアナログ乗算回路の構成要素である対数
圧縮伸長回路の回路図である。
圧縮伸長回路の回路図である。
11,23,43 電流利得制御回路 12,13,14,15,16,25,30,45,5
0 電流源 22,24,28,29,42,44,48,49
カレントミラー回路 26,31,46,51 ダイオード DA,DB ダイオード
0 電流源 22,24,28,29,42,44,48,49
カレントミラー回路 26,31,46,51 ダイオード DA,DB ダイオード
Claims (2)
- 【請求項1】 入力電流が流れる第1の端子、該第1の
端子の入力電流と等しいかまたは定数倍の値の電流が出
力される第2の端子、目的の出力電流が流れる第3の端
子、該第3の端子の出力電流と等しい値かまたは定数倍
の電流が出力される第4の端子を有し、該出力電流の絶
対値と該入力電流の絶対値の比の対数が該第2の端子と
第4の端子の電位差に比例する構成の電流利得制御部
と、 該第2の端子に接続され、該電流利得制御部の第2の端
子を流れる電流と値が等しく、方向の揃った第1の電流
源と、 一方端が該第2の端子に接続され、他方端が一定電位に
接続された第1のダイオードと、 該第1のダイオードと第2の端子の接続点に接続され、
該第1のダイオードに所定の順電流を流す第2の電流源
と、 該第4の端子に接続され、該電流利得制御部の第4の端
子を流れる電流と値が等しく、方向の揃った第3の電流
源と、 一方端が該第4の端子に接続され、他方端が該一定電位
に接続された第2のダイオードと、 該第2のダイオードと第4の端子の接続点に接続され、
該第2のダイオードに所定の順電流を流す第4の電流源
とを備えた乗算回路。 - 【請求項2】 前記電流利得制御部を、NPNトランジ
スタだけで構成するか、またはPNPトランジスタだけ
で構成する請求項1記載の乗算回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5287050A JP2837080B2 (ja) | 1993-11-16 | 1993-11-16 | 乗算回路 |
US08/325,596 US5521544A (en) | 1993-11-16 | 1994-10-19 | Multiplier circuit having circuit wide dynamic range with reduced supply voltage requirements |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5287050A JP2837080B2 (ja) | 1993-11-16 | 1993-11-16 | 乗算回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
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