JP2837080B2 - 乗算回路 - Google Patents
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- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/24—Arrangements for performing computing operations, e.g. operational amplifiers for evaluating logarithmic or exponential functions, e.g. hyperbolic functions
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Description
【０００１】
【産業上の利用分野】本発明は、信号を処理するアナロ
グ乗算回路やアナログ除算回路などの乗算回路に関す
る。
グ乗算回路やアナログ除算回路などの乗算回路に関す
る。
【０００２】
【従来の技術】従来、アナログ乗算回路は、図６に示す
ように、電源ラインが、抵抗ＲBを介してトランジスタ
ＱA，ＱBのコレクタおよびベースに接続されるととも
に、各抵抗ＲLをそれぞれ介してトランジスタＱ1，Ｑ2
のコレクタにそれぞれ接続されている。これらトランジ
スタＱA，ＱBのエミッタはそれぞれ、トランジスタ
Ｑ3，Ｑ4のコレクタにそれぞれ接続されるとともに、ト
ランジスタＱ1，Ｑ2のベースにそれぞれ接続されてい
る。また、トランジスタＱ1，Ｑ2のエミッタはトランジ
スタＱ5のコレクタに接続され、また、トランジスタ
Ｑ3，Ｑ4のエミッタはそれぞれトランジスタＱ6，Ｑ7の
コレクタに接続され、これらトランジスタＱ6，Ｑ7のコ
レクタの間には抵抗ｒが接続されている。さらに、トラ
ンジスタＱ5のベースはトランジスタＱ8のベースおよび
コレクタと入力端子１に接続され、また、トランジスタ
Ｑ6，Ｑ7のベースはトランジスタＱ9のベースおよびコ
レクタと入力端子２に接続されている。これらトランジ
スタＱ6，Ｑ7，Ｑ9のエミッタはそれぞれ抵抗Ｒを介し
て線路３にそれぞれ接続され、また、トランジスタ
Ｑ5，Ｑ8，のエミッタはそれぞれ抵抗Ｒｅを介して線路
３にそれぞれ接続されている。入力電圧Ｖinが印加され
る入力端子４，５はそれぞれ、トランジスタＱ3，Ｑ4の
ベースにそれぞれ接続され、また、トランジスタＱ1，
Ｑ2のコレクタにはそれぞれ、出力端子６，７がそれぞ
れ接続されている。
ように、電源ラインが、抵抗ＲBを介してトランジスタ
ＱA，ＱBのコレクタおよびベースに接続されるととも
に、各抵抗ＲLをそれぞれ介してトランジスタＱ1，Ｑ2
のコレクタにそれぞれ接続されている。これらトランジ
スタＱA，ＱBのエミッタはそれぞれ、トランジスタ
Ｑ3，Ｑ4のコレクタにそれぞれ接続されるとともに、ト
ランジスタＱ1，Ｑ2のベースにそれぞれ接続されてい
る。また、トランジスタＱ1，Ｑ2のエミッタはトランジ
スタＱ5のコレクタに接続され、また、トランジスタ
Ｑ3，Ｑ4のエミッタはそれぞれトランジスタＱ6，Ｑ7の
コレクタに接続され、これらトランジスタＱ6，Ｑ7のコ
レクタの間には抵抗ｒが接続されている。さらに、トラ
ンジスタＱ5のベースはトランジスタＱ8のベースおよび
コレクタと入力端子１に接続され、また、トランジスタ
Ｑ6，Ｑ7のベースはトランジスタＱ9のベースおよびコ
レクタと入力端子２に接続されている。これらトランジ
スタＱ6，Ｑ7，Ｑ9のエミッタはそれぞれ抵抗Ｒを介し
て線路３にそれぞれ接続され、また、トランジスタ
Ｑ5，Ｑ8，のエミッタはそれぞれ抵抗Ｒｅを介して線路
３にそれぞれ接続されている。入力電圧Ｖinが印加され
る入力端子４，５はそれぞれ、トランジスタＱ3，Ｑ4の
ベースにそれぞれ接続され、また、トランジスタＱ1，
Ｑ2のコレクタにはそれぞれ、出力端子６，７がそれぞ
れ接続されている。
【０００３】図７に図６のアナログ乗算回路の構成要素
である対数圧縮伸長回路を示す。図７において、トラン
ジスタＱA，ＱB，Ｑ1，Ｑ2はそれぞれ整合の取れたトラ
ンジスタである。これらトランジスタＱA，ＱB，Ｑ1，
Ｑ2の各コレクタ電流（エミッタ電流）をそれぞれＩA，
ＩB，Ｉ1，Ｉ2とし、トランジスタＱA，ＱB，Ｑ1，Ｑ2
の各ベース・エミッタ間電圧をそれぞれ、ＶBEA，
ＶBEB，ＶBE1，ＶBE2とし、ｑを電子の電荷、ｋをボル
ツマン定数、Ｔを絶対温度、ＩSを逆方向飽和電流とす
ると、トランジスタＱA，ＱBについて、 ＶBEA＝（ｋＴ／ｑ）・ｌｎ（ＩA／ＩS） ＶBEB＝（ｋＴ／ｑ）・ｌｎ（ＩB／ＩS） ΔＶBE＝ＶBEB−ＶBEA ＝（ｋＴ／ｑ）・［ｌｎ（ＩB／ＩS）−ｌｎ（ＩA／ＩS）］ ＝（ｋＴ／ｑ）・ｌｎ（ＩB／ＩA） ・・・・・（１） トランジスタＱ1，Ｑ2についても同様に、 ΔＶBE＝ＶBE1−ＶBE2＝（ｋＴ／ｑ）・ｌｎ（Ｉ1／Ｉ2）・・・（２） 回路的にΔＶBEは等しいので、式（１），（２）から ＩB／ＩA＝Ｉ1／Ｉ2 ・・・（３） となる。この結果を図６に当てはめると次式のようにな
る。
である対数圧縮伸長回路を示す。図７において、トラン
ジスタＱA，ＱB，Ｑ1，Ｑ2はそれぞれ整合の取れたトラ
ンジスタである。これらトランジスタＱA，ＱB，Ｑ1，
Ｑ2の各コレクタ電流（エミッタ電流）をそれぞれＩA，
ＩB，Ｉ1，Ｉ2とし、トランジスタＱA，ＱB，Ｑ1，Ｑ2
の各ベース・エミッタ間電圧をそれぞれ、ＶBEA，
ＶBEB，ＶBE1，ＶBE2とし、ｑを電子の電荷、ｋをボル
ツマン定数、Ｔを絶対温度、ＩSを逆方向飽和電流とす
ると、トランジスタＱA，ＱBについて、 ＶBEA＝（ｋＴ／ｑ）・ｌｎ（ＩA／ＩS） ＶBEB＝（ｋＴ／ｑ）・ｌｎ（ＩB／ＩS） ΔＶBE＝ＶBEB−ＶBEA ＝（ｋＴ／ｑ）・［ｌｎ（ＩB／ＩS）−ｌｎ（ＩA／ＩS）］ ＝（ｋＴ／ｑ）・ｌｎ（ＩB／ＩA） ・・・・・（１） トランジスタＱ1，Ｑ2についても同様に、 ΔＶBE＝ＶBE1−ＶBE2＝（ｋＴ／ｑ）・ｌｎ（Ｉ1／Ｉ2）・・・（２） 回路的にΔＶBEは等しいので、式（１），（２）から ＩB／ＩA＝Ｉ1／Ｉ2 ・・・（３） となる。この結果を図６に当てはめると次式のようにな
る。
【０００４】（Ｉｃ−Δｉ）／（Ｉｃ＋Δｉ）＝（Ｉｅ
−ΔＩ）／（Ｉｅ＋ΔＩ） これから ΔＩ＝（Ｉｅ／Ｉｃ）・Δｉ となる。但し、Δｉ＝Ｖin／ｒ、Ｖout＝２・ＲL・ΔＩ
なので、 Ｖout＝２・（ＲL／ｒ）・（Ｉｅ／Ｉｃ）・Ｖin となり、差動出力電圧Ｖoutは差動入力電圧ＶinとＩｅ
／Ｉｃの積に比例する。
−ΔＩ）／（Ｉｅ＋ΔＩ） これから ΔＩ＝（Ｉｅ／Ｉｃ）・Δｉ となる。但し、Δｉ＝Ｖin／ｒ、Ｖout＝２・ＲL・ΔＩ
なので、 Ｖout＝２・（ＲL／ｒ）・（Ｉｅ／Ｉｃ）・Ｖin となり、差動出力電圧Ｖoutは差動入力電圧ＶinとＩｅ
／Ｉｃの積に比例する。
【０００５】
【発明が解決しようとする課題】しかし、上記従来の回
路構成では、信号のダイナミックレンジとして、各トラ
ンジスタＱ5，Ｑ6，Ｑ7，Ｑ8，Ｑ9とグランド間にエミ
ッタ抵抗Ｒまたは抵抗Ｒｅを設けて１・ＶBEを確保する
ためには、図６の回路構成では縦方向にトランジスタが
３段接続されているので、電源電圧は４・ＶBE以上必要
である。シリコントランジスタの場合、ＶBEは約０．７
Ｖであり、電源電圧４・ＶBEは２．８Ｖ以上必要とな
る。それよりも低い電圧で動作させるためにはダイナミ
ックレンジを犠牲にしなければならず、電源電圧が３・
ＶBEなどの低い電圧ではダイナミックレンジが無くなっ
てしまい信号に歪などが生じるという問題を有してい
た。
路構成では、信号のダイナミックレンジとして、各トラ
ンジスタＱ5，Ｑ6，Ｑ7，Ｑ8，Ｑ9とグランド間にエミ
ッタ抵抗Ｒまたは抵抗Ｒｅを設けて１・ＶBEを確保する
ためには、図６の回路構成では縦方向にトランジスタが
３段接続されているので、電源電圧は４・ＶBE以上必要
である。シリコントランジスタの場合、ＶBEは約０．７
Ｖであり、電源電圧４・ＶBEは２．８Ｖ以上必要とな
る。それよりも低い電圧で動作させるためにはダイナミ
ックレンジを犠牲にしなければならず、電源電圧が３・
ＶBEなどの低い電圧ではダイナミックレンジが無くなっ
てしまい信号に歪などが生じるという問題を有してい
た。
【０００６】本発明は、上記従来の問題を解決するもの
で、より低い電源電圧でも動作可能で、広いダイナミッ
クレンジの線形な乗算回路を提供することを目的とす
る。
で、より低い電源電圧でも動作可能で、広いダイナミッ
クレンジの線形な乗算回路を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明の乗算回路は、入
力電流が流れる第１の端子、該第１の端子の入力電流と
等しいかまたは定数倍の値の電流が出力される第２の端
子、目的の出力電流が流れる第３の端子、該第３の端子
の出力電流と等しい値かまたは定数倍の電流が出力され
る第４の端子を有し、該出力電流の絶対値と該入力電流
の絶対値の比の対数が該第２の端子と第４の端子の電位
差に比例する構成の電流利得制御部と、該第２の端子に
接続され、該電流利得制御部の第２の端子を流れる電流
と値が等しく、方向の揃った第１の電流源と、一方端が
該第２の端子に接続され、他方端が一定電位に接続され
た第１のダイオードと、該第１のダイオードと第２の端
子の接続点に接続され、該第１のダイオードに所定の順
電流を流す第２の電流源と、該第４の端子に接続され、
該電流利得制御部の第４の端子を流れる電流と値が等し
く、方向の揃った第３の電流源と、一方端が該第４の端
子に接続され、他方端が該一定電位に接続された第２の
ダイオードと、該第２のダイオードと第４の端子の接続
点に接続され、該第２のダイオードに所定の順電流を流
す第４の電流源とを備えたものであり、そのことにより
上記目的が達成される。
力電流が流れる第１の端子、該第１の端子の入力電流と
等しいかまたは定数倍の値の電流が出力される第２の端
子、目的の出力電流が流れる第３の端子、該第３の端子
の出力電流と等しい値かまたは定数倍の電流が出力され
る第４の端子を有し、該出力電流の絶対値と該入力電流
の絶対値の比の対数が該第２の端子と第４の端子の電位
差に比例する構成の電流利得制御部と、該第２の端子に
接続され、該電流利得制御部の第２の端子を流れる電流
と値が等しく、方向の揃った第１の電流源と、一方端が
該第２の端子に接続され、他方端が一定電位に接続され
た第１のダイオードと、該第１のダイオードと第２の端
子の接続点に接続され、該第１のダイオードに所定の順
電流を流す第２の電流源と、該第４の端子に接続され、
該電流利得制御部の第４の端子を流れる電流と値が等し
く、方向の揃った第３の電流源と、一方端が該第４の端
子に接続され、他方端が該一定電位に接続された第２の
ダイオードと、該第２のダイオードと第４の端子の接続
点に接続され、該第２のダイオードに所定の順電流を流
す第４の電流源とを備えたものであり、そのことにより
上記目的が達成される。
【０００８】また、好ましくは、本発明の乗算回路にお
ける電流利得制御部を、ＮＰＮトランジスタだけで構成
するか、またはＰＮＰトランジスタだけで構成するもの
であり、そのことにより上記目的が達成される。
ける電流利得制御部を、ＮＰＮトランジスタだけで構成
するか、またはＰＮＰトランジスタだけで構成するもの
であり、そのことにより上記目的が達成される。
【０００９】
【作用】上記構成により、電流利得制御部の特性は、目
標電流としての出力電流の絶対値と入力電流の絶対値の
比の対数が、第２の端子と第４の端子との間の電位差に
比例するので、電流利得制御部の入力電流をＩA、出力
電流をＩBとし、また、第１のダイオードを流れる制御
電流をＩX、第２のダイオードを流れる制御電流をＩYと
すると、ＩB／ＩA＝ＩX／ＩYとなって、線形な乗算回路
が構成可能となる。このように、電流入出力および電流
制御の乗算回路が構成されて、従来のように、エミッタ
抵抗を設けて、信号のダイナミックレンジとして１・Ｖ
BEを確保する必要がなくなり、例えばトランジスタが３
段の回路構成においては、３・ＶBE以上のより低い電源
電圧で動作させることが可能となり、かつ、広いダイナ
ミックレンジの線形な乗算回路となる。
標電流としての出力電流の絶対値と入力電流の絶対値の
比の対数が、第２の端子と第４の端子との間の電位差に
比例するので、電流利得制御部の入力電流をＩA、出力
電流をＩBとし、また、第１のダイオードを流れる制御
電流をＩX、第２のダイオードを流れる制御電流をＩYと
すると、ＩB／ＩA＝ＩX／ＩYとなって、線形な乗算回路
が構成可能となる。このように、電流入出力および電流
制御の乗算回路が構成されて、従来のように、エミッタ
抵抗を設けて、信号のダイナミックレンジとして１・Ｖ
BEを確保する必要がなくなり、例えばトランジスタが３
段の回路構成においては、３・ＶBE以上のより低い電源
電圧で動作させることが可能となり、かつ、広いダイナ
ミックレンジの線形な乗算回路となる。
【００１０】
【実施例】以下、本発明の実施例について説明する。
【００１１】本発明のアナログ乗算回路は、図１に示す
ように、電流利得制御回路１１には端子Ａ1，Ａ2，
Ｂ1，Ｂ2が設けられている。この端子Ａ1には電流源１
２が接続され、端子Ａ1に入力電流ＩA1が流れる。ま
た、端子Ａ2には、電流源１３および電流源１４が接続
されるとともに、ダイオードＤAが接続されている。さ
らに、端子Ｂ1に目標電流としての出力電流ＩＢ1が流れ
る。さらに、端子Ｂ2には電流源１５および電流源１６
が接続されるとともに、ダイオードＤBが接続されてい
る。これらダイオードＤA，ＤBは一定電位Ｅ0に接続さ
れている。また、端子Ａ1の入力電流ＩA1について、電
流方向によって入力される場合と出力される場合とがあ
り、また、端子Ｂ1の出力電流ＩB1ついても、電流方向
によっては入力される場合と出力される場合がある。こ
の電流の方向は、端子Ａ1から端子Ａ2、端子Ｂ1から端
子Ｂ2に流れる場合と、端子Ａ2から端子Ａ1、端子Ｂ2か
ら端子Ｂ1に流れる場合がある。
ように、電流利得制御回路１１には端子Ａ1，Ａ2，
Ｂ1，Ｂ2が設けられている。この端子Ａ1には電流源１
２が接続され、端子Ａ1に入力電流ＩA1が流れる。ま
た、端子Ａ2には、電流源１３および電流源１４が接続
されるとともに、ダイオードＤAが接続されている。さ
らに、端子Ｂ1に目標電流としての出力電流ＩＢ1が流れ
る。さらに、端子Ｂ2には電流源１５および電流源１６
が接続されるとともに、ダイオードＤBが接続されてい
る。これらダイオードＤA，ＤBは一定電位Ｅ0に接続さ
れている。また、端子Ａ1の入力電流ＩA1について、電
流方向によって入力される場合と出力される場合とがあ
り、また、端子Ｂ1の出力電流ＩB1ついても、電流方向
によっては入力される場合と出力される場合がある。こ
の電流の方向は、端子Ａ1から端子Ａ2、端子Ｂ1から端
子Ｂ2に流れる場合と、端子Ａ2から端子Ａ1、端子Ｂ2か
ら端子Ｂ1に流れる場合がある。
【００１２】ここで、電流利得制御回路１１は、出力電
流の絶対値と入力電流の絶対値の比の対数が、端子Ａ2
と端子Ｂ2の電位差に比例する特性を有している。端子
Ａ2において、端子Ａ1の入力電流ＩA1と値が等しいかま
たは定数倍の電流ＩA2が流れる。電流ＩA2’を流す電流
源１３は、電流ＩA2を引き込んでまたは押し出して打ち
消し、ダイオードＤAに流れる電流を電流ＩXだけにする
ために接続する。このとき、電流ＩA2’の方向は端子Ａ
2の電流ＩA2の方向と揃え、その大きさを等しくする。
また、端子Ｂ2において、端子Ｂ1の電流ＩB1と値が等し
いかまたは定数倍の電流ＩB2が流れる。電流ＩB2’を流
す電流源１５は、電流ＩB2を引き込んでまたは押し出し
て打ち消し、ダイオードＤBに流れる電流を電流値ＩYだ
けにするために接続する。このとき、電流ＩB2’の方向
は端子Ｂ2の電流ＩB2の方向と揃え、その大きさを等し
くする。
流の絶対値と入力電流の絶対値の比の対数が、端子Ａ2
と端子Ｂ2の電位差に比例する特性を有している。端子
Ａ2において、端子Ａ1の入力電流ＩA1と値が等しいかま
たは定数倍の電流ＩA2が流れる。電流ＩA2’を流す電流
源１３は、電流ＩA2を引き込んでまたは押し出して打ち
消し、ダイオードＤAに流れる電流を電流ＩXだけにする
ために接続する。このとき、電流ＩA2’の方向は端子Ａ
2の電流ＩA2の方向と揃え、その大きさを等しくする。
また、端子Ｂ2において、端子Ｂ1の電流ＩB1と値が等し
いかまたは定数倍の電流ＩB2が流れる。電流ＩB2’を流
す電流源１５は、電流ＩB2を引き込んでまたは押し出し
て打ち消し、ダイオードＤBに流れる電流を電流値ＩYだ
けにするために接続する。このとき、電流ＩB2’の方向
は端子Ｂ2の電流ＩB2の方向と揃え、その大きさを等し
くする。
【００１３】上記電流利得制御回路１１の特性は、ダイ
オードＤAと電流源１４との間の制御電圧をＥA1、ま
た、ダイオードＤB1と電流源１６との間の制御電圧をＥ
Bとすると、出力電流ＩBの絶対値と入力電流ＩAの絶対
値の比の対数が、端子Ａ2と端子Ｂ2の電位差に比例す
る。すなわち、ｌｎ（ＩB1／ＩA1）は（ＥA−ＥB）に比
例する。ここで、比例定数をＣとすると、 ｌｎ（ＩB1／ＩA1）＝Ｃ・（ＥA−ＥB） ・・・・・（４） と書ける。ここで、ｑを電子の電荷、ｋをボルツマン定
数、Ｔを絶対温度、Ｉ0を逆方向飽和電流、ＶFを順方向
電圧として、ダイオードの電圧電流特性をＩ＝Ｉ0・ｅ
ｘｐ［（ｑ／ｋＴ）・ＶF］とすると、 ＥA−ＥB＝（ｋＴ／ｑ）・ｌｎ（ＩX／ＩY） ・・・（５） 上記式（４）（５）により ｌｎ（ＩB1／ＩA1）＝Ｃ・（ｋＴ／ｑ）・ｌｎ（ＩX／ＩY）・・（６） を得る。ここで比例定数Ｃをｑ／ｋＴにすれば、ＩB1／
ＩA1＝ＩX／ＩYとなって、線形な乗算回路を構成するこ
とができる。このように、電流入出力および電流制御の
乗算回路を構成することができて、従来のように、エミ
ッタ抵抗を設けて、信号のダイナミックレンジとして１
・ＶBEを確保する必要がなくなり、例えばトランジスタ
が３段の回路構成においては、３・ＶBE以上のより低い
電源電圧で動作させることができ、かつ、広いダイナミ
ックレンジの線形な乗算回路を得ることができる。
オードＤAと電流源１４との間の制御電圧をＥA1、ま
た、ダイオードＤB1と電流源１６との間の制御電圧をＥ
Bとすると、出力電流ＩBの絶対値と入力電流ＩAの絶対
値の比の対数が、端子Ａ2と端子Ｂ2の電位差に比例す
る。すなわち、ｌｎ（ＩB1／ＩA1）は（ＥA−ＥB）に比
例する。ここで、比例定数をＣとすると、 ｌｎ（ＩB1／ＩA1）＝Ｃ・（ＥA−ＥB） ・・・・・（４） と書ける。ここで、ｑを電子の電荷、ｋをボルツマン定
数、Ｔを絶対温度、Ｉ0を逆方向飽和電流、ＶFを順方向
電圧として、ダイオードの電圧電流特性をＩ＝Ｉ0・ｅ
ｘｐ［（ｑ／ｋＴ）・ＶF］とすると、 ＥA−ＥB＝（ｋＴ／ｑ）・ｌｎ（ＩX／ＩY） ・・・（５） 上記式（４）（５）により ｌｎ（ＩB1／ＩA1）＝Ｃ・（ｋＴ／ｑ）・ｌｎ（ＩX／ＩY）・・（６） を得る。ここで比例定数Ｃをｑ／ｋＴにすれば、ＩB1／
ＩA1＝ＩX／ＩYとなって、線形な乗算回路を構成するこ
とができる。このように、電流入出力および電流制御の
乗算回路を構成することができて、従来のように、エミ
ッタ抵抗を設けて、信号のダイナミックレンジとして１
・ＶBEを確保する必要がなくなり、例えばトランジスタ
が３段の回路構成においては、３・ＶBE以上のより低い
電源電圧で動作させることができ、かつ、広いダイナミ
ックレンジの線形な乗算回路を得ることができる。
【００１４】図２は図１のアナログ乗算回路において、
その構成要素である電流利得制御回路をＮＰＮトランジ
スタだけで構成した場合のブロック図である。図２にお
いて、電流入力端子２１が接続されるカレントミラー回
路２２は電流利得制御回路２３の端子Ａ1に接続されて
いる。この電流利得制御回路２３の端子Ａ2は、カレン
トミラー回路２４に接続されるとともに、制御電流Ｉ1
を流す電流源２５と、カソードが一定電位に接続された
ダイオード２６のアノードとの接続点に接続される。ま
た、電流利得制御回路２３の端子Ｂ1は、電流出力端子
２７が接続されるカレントミラー回路２８に接続されて
いる。さらに、電流利得制御回路２３の端子Ｂ2は、カ
レントミラー回路２９に接続されるとともに、制御電流
Ｉ2を流す電流源３０と、カソードが一定電位に接続さ
れたダイオード３１のアノードとの接続点に接続され
る。これらカレントミラー回路２２，２８はそれぞれ、
カレントミラー回路２４，２９にそれぞれ接続されてい
る。
その構成要素である電流利得制御回路をＮＰＮトランジ
スタだけで構成した場合のブロック図である。図２にお
いて、電流入力端子２１が接続されるカレントミラー回
路２２は電流利得制御回路２３の端子Ａ1に接続されて
いる。この電流利得制御回路２３の端子Ａ2は、カレン
トミラー回路２４に接続されるとともに、制御電流Ｉ1
を流す電流源２５と、カソードが一定電位に接続された
ダイオード２６のアノードとの接続点に接続される。ま
た、電流利得制御回路２３の端子Ｂ1は、電流出力端子
２７が接続されるカレントミラー回路２８に接続されて
いる。さらに、電流利得制御回路２３の端子Ｂ2は、カ
レントミラー回路２９に接続されるとともに、制御電流
Ｉ2を流す電流源３０と、カソードが一定電位に接続さ
れたダイオード３１のアノードとの接続点に接続され
る。これらカレントミラー回路２２，２８はそれぞれ、
カレントミラー回路２４，２９にそれぞれ接続されてい
る。
【００１５】図３は図２のアナログ乗算回路の具体的構
成を示す回路図である。図３において、カレントミラー
回路２２はトランジスタＱ11，Ｑ12，Ｑ13で構成され、
これらトランジスタＱ11，Ｑ12，Ｑ13はそれぞれ電源Ｖ
CCから電力供給を受け、トランジスタＱ11のコレクタお
よびベース、トランジスタＱ12，Ｑ13のベースを入力と
し電流ＩAが入力され、トランジスタＱ12，Ｑ13のコレ
クタからそれぞれ電流ＩAが出力される。また、カレン
トミラー回路２４は、エミッタが接地されたトランジス
タＱ14，Ｑ15で構成され、このトランジスタＱ14のコレ
クタとベース、およびトランジスタＱ15のベースは、ト
ランジスタＱ12のコレクタに接続されている。さらに、
電流利得制御回路２３はＮＰＮトランジスタＱ16，Ｑ17
だけで構成され、このトランジスタＱ16のコレクタとベ
ース、およびトランジスタＱ17のベースは、トランジス
タＱ13のコレクタに接続され、また、トランジスタＱ16
のエミッタは、トランジスタＱ15のコレクタに接続され
るとともに、カソードが接地されたダイオード２６のア
ノードと制御電流入力端子３２に接続されている。
成を示す回路図である。図３において、カレントミラー
回路２２はトランジスタＱ11，Ｑ12，Ｑ13で構成され、
これらトランジスタＱ11，Ｑ12，Ｑ13はそれぞれ電源Ｖ
CCから電力供給を受け、トランジスタＱ11のコレクタお
よびベース、トランジスタＱ12，Ｑ13のベースを入力と
し電流ＩAが入力され、トランジスタＱ12，Ｑ13のコレ
クタからそれぞれ電流ＩAが出力される。また、カレン
トミラー回路２４は、エミッタが接地されたトランジス
タＱ14，Ｑ15で構成され、このトランジスタＱ14のコレ
クタとベース、およびトランジスタＱ15のベースは、ト
ランジスタＱ12のコレクタに接続されている。さらに、
電流利得制御回路２３はＮＰＮトランジスタＱ16，Ｑ17
だけで構成され、このトランジスタＱ16のコレクタとベ
ース、およびトランジスタＱ17のベースは、トランジス
タＱ13のコレクタに接続され、また、トランジスタＱ16
のエミッタは、トランジスタＱ15のコレクタに接続され
るとともに、カソードが接地されたダイオード２６のア
ノードと制御電流入力端子３２に接続されている。
【００１６】また、カレントミラー回路２８は、電源Ｖ
CCから電力供給を受けるトランジスタＱ18，Ｑ19，Ｑ20
で構成され、これらトランジスタＱ18，Ｑ19，Ｑ20のベ
ースはトランジスタＱ18のコレクタに接続され、トラン
ジスタＱ18のコレクタ、ベースおよびトランジスタ
Ｑ19，Ｑ20のベースが接続された点への電流ＩBを入力
として、トランジスタＱ19，Ｑ20のコレクタからはそれ
ぞれ電流ＩBが出力される。また、カレントミラー回路
２９は、エミッタが接地されたトランジスタＱ21，Ｑ22
で構成され、このトランジスタＱ22のコレクタとベー
ス、およびトランジスタＱ21のベースは、トランジスタ
Ｑ19のコレクタに接続されている。さらに、電流利得制
御回路２３のトランジスタＱ17のコレクタは、トランジ
スタＱ18のコレクタに接続され、また、トランジスタＱ
17のエミッタは、トランジスタＱ21のコレクタに接続さ
れるとともに、カソードが接地されたダイオード３１の
アノードと制御電流入力端子３３に接続されている。
CCから電力供給を受けるトランジスタＱ18，Ｑ19，Ｑ20
で構成され、これらトランジスタＱ18，Ｑ19，Ｑ20のベ
ースはトランジスタＱ18のコレクタに接続され、トラン
ジスタＱ18のコレクタ、ベースおよびトランジスタ
Ｑ19，Ｑ20のベースが接続された点への電流ＩBを入力
として、トランジスタＱ19，Ｑ20のコレクタからはそれ
ぞれ電流ＩBが出力される。また、カレントミラー回路
２９は、エミッタが接地されたトランジスタＱ21，Ｑ22
で構成され、このトランジスタＱ22のコレクタとベー
ス、およびトランジスタＱ21のベースは、トランジスタ
Ｑ19のコレクタに接続されている。さらに、電流利得制
御回路２３のトランジスタＱ17のコレクタは、トランジ
スタＱ18のコレクタに接続され、また、トランジスタＱ
17のエミッタは、トランジスタＱ21のコレクタに接続さ
れるとともに、カソードが接地されたダイオード３１の
アノードと制御電流入力端子３３に接続されている。
【００１７】ここで、電流利得制御回路２３において、
トランジスタＱ16のコレクタおよびベースとトランジス
タＱ17のベースに入力電流ＩAが入力される。また、ト
ランジスタＱ17のコレクタは目的とする出力電流ＩBを
流すための端子である。さらに、トランジスタＱ16のエ
ミッタは、入力電流ＩAと同じ大きさの電流が出力され
る端子であると同時に、制御電圧Ｅ1が印加される端子
でもある。また、トランジスタＱ17のエミッタは出力電
流ＩBと同じ大きさの電流が出力される端子であると同
時に、制御電圧Ｅ2が印加される端子でもある。
トランジスタＱ16のコレクタおよびベースとトランジス
タＱ17のベースに入力電流ＩAが入力される。また、ト
ランジスタＱ17のコレクタは目的とする出力電流ＩBを
流すための端子である。さらに、トランジスタＱ16のエ
ミッタは、入力電流ＩAと同じ大きさの電流が出力され
る端子であると同時に、制御電圧Ｅ1が印加される端子
でもある。また、トランジスタＱ17のエミッタは出力電
流ＩBと同じ大きさの電流が出力される端子であると同
時に、制御電圧Ｅ2が印加される端子でもある。
【００１８】上記構成により、トランジスタＱ16のエミ
ッタから出力される電流と同じ大きさの電流は、カレン
トミラー回路２２，２４で発生させてトランジスタＱ16
のエミッタから引き出して相殺している。したがって、
制御電流入力端子３２からの制御電流Ｉ1は全てダイオ
ード２６に流れ、カレントミラー回路２４を構成するト
ランジスタＱ15やトランジスタＱ16には流れない。この
ため、制御電流入力端子３２に印加される制御電圧Ｅ1
は入力電流ＩAとは無関係に電流Ｉ1とダイオード２６だ
けで決まる。また、乗算ブロック全体としての入力端子
は、カレントミラー回路２２に入力電流ＩAを流す入力
端子２１である。
ッタから出力される電流と同じ大きさの電流は、カレン
トミラー回路２２，２４で発生させてトランジスタＱ16
のエミッタから引き出して相殺している。したがって、
制御電流入力端子３２からの制御電流Ｉ1は全てダイオ
ード２６に流れ、カレントミラー回路２４を構成するト
ランジスタＱ15やトランジスタＱ16には流れない。この
ため、制御電流入力端子３２に印加される制御電圧Ｅ1
は入力電流ＩAとは無関係に電流Ｉ1とダイオード２６だ
けで決まる。また、乗算ブロック全体としての入力端子
は、カレントミラー回路２２に入力電流ＩAを流す入力
端子２１である。
【００１９】また同様に、トランジスタＱ17のエミッタ
から出力される電流と同じ大きさの電流は、カレントミ
ラー回路２８，２９で発生させてトランジスタＱ17のエ
ミッタから引き出して相殺している。したがって、制御
電流入力端子３３からの制御電流Ｉ2は全てダイオード
３１に流れ、トランジスタＱ17やトランジスタＱ21には
流れない。このため、制御電流入力端子３３に印加され
る制御電圧Ｅ2は出力電流ＩBとは無関係に電流Ｉ2とダ
イオードＤ2だけで決まる。
から出力される電流と同じ大きさの電流は、カレントミ
ラー回路２８，２９で発生させてトランジスタＱ17のエ
ミッタから引き出して相殺している。したがって、制御
電流入力端子３３からの制御電流Ｉ2は全てダイオード
３１に流れ、トランジスタＱ17やトランジスタＱ21には
流れない。このため、制御電流入力端子３３に印加され
る制御電圧Ｅ2は出力電流ＩBとは無関係に電流Ｉ2とダ
イオードＤ2だけで決まる。
【００２０】これらトランジスタＱ16，Ｑ17やダイオー
ド２６，３１は、特性のよく揃ったトランジスタ（ダイ
オード２６，３１はそれぞれ、コレクタ・ベースを接続
してアノードとし、エミッタをカソードとしたトランジ
スタ）を用いる。
ド２６，３１は、特性のよく揃ったトランジスタ（ダイ
オード２６，３１はそれぞれ、コレクタ・ベースを接続
してアノードとし、エミッタをカソードとしたトランジ
スタ）を用いる。
【００２１】ここで、トランジスタＱ16，Ｑ17のコレク
タ電流ＩA，ＩBと制御電圧Ｅ1，Ｅ2の関係を考えると、
以下のようになる。即ち、ＶBE16、ＶBE17をそれぞれ、
トランジスタＱ16，Ｑ17のベース・エミッタ間電圧、Ｉ
0を逆方向飽和電流とすると、 ＶBE16＝（ｋＴ／
ｑ）・ｌｎ（ＩA／Ｉ0） ＶBE17＝（ｋＴ／ｑ）・ｌｎ（ＩB／Ｉ0） 回路構成上、制御電圧Ｅ2＝Ｅ1＋ＶBE16−ＶBE17である
から、 ∴Ｅ1−Ｅ2＝ＶBE17−ＶBE16＝（ｋＴ／ｑ）・ｌｎ（ＩB／ＩA）・・・（７ ） 一方、制御電圧Ｅ1，Ｅ2はそれぞれ、ダイオード２６，
３１にそれぞれ流れる電流で決まり、次のようになる。
即ち、 Ｅ1＝（ｋＴ／ｑ）・ｌｎ（Ｉ1／Ｉ0） Ｅ2＝（ｋＴ／ｑ）・ｌｎ（Ｉ2／Ｉ0） ∴Ｅ1−Ｅ2＝（ｋＴ／ｑ）・ｌｎ（Ｉ1／Ｉ2） ・・・（８） 上記式（７），（８）から （ｋＴ／ｑ）・ｌｎ（ＩB／ＩA）＝（ｋＴ／ｑ）・ｌｎ（Ｉ1／Ｉ2） ∴ＩB／ＩA＝Ｉ1／Ｉ2 ・・・（９） 上記式（９）は、上記式（６）の比例定数Ｃがｑ／ｋＴ
の線形な乗算回路に当たる。
タ電流ＩA，ＩBと制御電圧Ｅ1，Ｅ2の関係を考えると、
以下のようになる。即ち、ＶBE16、ＶBE17をそれぞれ、
トランジスタＱ16，Ｑ17のベース・エミッタ間電圧、Ｉ
0を逆方向飽和電流とすると、 ＶBE16＝（ｋＴ／
ｑ）・ｌｎ（ＩA／Ｉ0） ＶBE17＝（ｋＴ／ｑ）・ｌｎ（ＩB／Ｉ0） 回路構成上、制御電圧Ｅ2＝Ｅ1＋ＶBE16−ＶBE17である
から、 ∴Ｅ1−Ｅ2＝ＶBE17−ＶBE16＝（ｋＴ／ｑ）・ｌｎ（ＩB／ＩA）・・・（７ ） 一方、制御電圧Ｅ1，Ｅ2はそれぞれ、ダイオード２６，
３１にそれぞれ流れる電流で決まり、次のようになる。
即ち、 Ｅ1＝（ｋＴ／ｑ）・ｌｎ（Ｉ1／Ｉ0） Ｅ2＝（ｋＴ／ｑ）・ｌｎ（Ｉ2／Ｉ0） ∴Ｅ1−Ｅ2＝（ｋＴ／ｑ）・ｌｎ（Ｉ1／Ｉ2） ・・・（８） 上記式（７），（８）から （ｋＴ／ｑ）・ｌｎ（ＩB／ＩA）＝（ｋＴ／ｑ）・ｌｎ（Ｉ1／Ｉ2） ∴ＩB／ＩA＝Ｉ1／Ｉ2 ・・・（９） 上記式（９）は、上記式（６）の比例定数Ｃがｑ／ｋＴ
の線形な乗算回路に当たる。
【００２２】図４は図１のアナログ乗算回路において、
その構成要素である電流利得制御回路をＰＮＰトランジ
スタで構成した場合のブロック図である。図４におい
て、電流入力端子４１が接続されるカレントミラー回路
４２は電流利得制御回路４３の端子Ａ1に接続されてい
る。この電流利得制御回路４３の端子Ａ2は、カレント
ミラー回路４４に接続されるとともに、制御電流Ｉ1を
流す電流源４５と、アノードが一定電位に接続されるダ
イオード４６のカソードとの接続点に接続されている。
また、電流利得制御回路４３の端子Ｂ1は、電流出力端
子４７が接続されるカレントミラー回路４８に接続され
ている。さらに、電流利得制御回路４３の端子Ｂ2は、
カレントミラー回路４９に接続されるとともに、制御電
流Ｉ2を流す電流源５０と、アノードが一定電位に接続
されるダイオード５１のカソードとの接続点に接続され
ている。これらカレントミラー回路４４，４９はそれぞ
れ、カレントミラー回路４２，４８にそれぞれ接続され
ている。
その構成要素である電流利得制御回路をＰＮＰトランジ
スタで構成した場合のブロック図である。図４におい
て、電流入力端子４１が接続されるカレントミラー回路
４２は電流利得制御回路４３の端子Ａ1に接続されてい
る。この電流利得制御回路４３の端子Ａ2は、カレント
ミラー回路４４に接続されるとともに、制御電流Ｉ1を
流す電流源４５と、アノードが一定電位に接続されるダ
イオード４６のカソードとの接続点に接続されている。
また、電流利得制御回路４３の端子Ｂ1は、電流出力端
子４７が接続されるカレントミラー回路４８に接続され
ている。さらに、電流利得制御回路４３の端子Ｂ2は、
カレントミラー回路４９に接続されるとともに、制御電
流Ｉ2を流す電流源５０と、アノードが一定電位に接続
されるダイオード５１のカソードとの接続点に接続され
ている。これらカレントミラー回路４４，４９はそれぞ
れ、カレントミラー回路４２，４８にそれぞれ接続され
ている。
【００２３】図５は図４のアナログ乗算回路の具体的構
成を示す回路図である。図５において、カレントミラー
回路４２は、エミッタが接地されたトランジスタ
Ｑ101，Ｑ1 02，Ｑ103で構成され、これらトランジスタ
Ｑ101，Ｑ102，Ｑ103のベースは、電流入力端子４１が
接続されるトランジスタＱ101のコレクタに接続され、
トランジスタＱ101，Ｑ102，Ｑ103のコレクタにはそれ
ぞれ電流ＩAが流れる。また、カレントミラー回路４４
はトランジスタＱ104，Ｑ105で構成され、これらトラン
ジスタＱ104，Ｑ105は、電源ＶCCから電力供給されてコ
レクタにそれぞれ電流ＩAが出力される。このトランジ
スタＱ104のコレクタとベース、およびトランジスタＱ1
05のベースは、トランジスタＱ102のコレクタに接続さ
れている。さらに、電流利得制御回路４３はＰＮＰトラ
ンジスタＱ106，Ｑ107だけで構成され、このトランジス
タＱ106のコレクタとベース、およびトランジスタＱ107
のベースは、トランジスタＱ103のコレクタに接続さ
れ、また、トランジスタＱ106のエミッタは、トランジ
スタＱ105のコレクタに接続されるとともに、アノード
が電源ＶCCに接続されたダイオード４６のカソードと制
御電流入力端子５２に接続されている。
成を示す回路図である。図５において、カレントミラー
回路４２は、エミッタが接地されたトランジスタ
Ｑ101，Ｑ1 02，Ｑ103で構成され、これらトランジスタ
Ｑ101，Ｑ102，Ｑ103のベースは、電流入力端子４１が
接続されるトランジスタＱ101のコレクタに接続され、
トランジスタＱ101，Ｑ102，Ｑ103のコレクタにはそれ
ぞれ電流ＩAが流れる。また、カレントミラー回路４４
はトランジスタＱ104，Ｑ105で構成され、これらトラン
ジスタＱ104，Ｑ105は、電源ＶCCから電力供給されてコ
レクタにそれぞれ電流ＩAが出力される。このトランジ
スタＱ104のコレクタとベース、およびトランジスタＱ1
05のベースは、トランジスタＱ102のコレクタに接続さ
れている。さらに、電流利得制御回路４３はＰＮＰトラ
ンジスタＱ106，Ｑ107だけで構成され、このトランジス
タＱ106のコレクタとベース、およびトランジスタＱ107
のベースは、トランジスタＱ103のコレクタに接続さ
れ、また、トランジスタＱ106のエミッタは、トランジ
スタＱ105のコレクタに接続されるとともに、アノード
が電源ＶCCに接続されたダイオード４６のカソードと制
御電流入力端子５２に接続されている。
【００２４】また、カレントミラー回路４８は、エミッ
タが接地されたトランジスタＱ108，Ｑ109，Ｑ110で構
成され、これらトランジスタＱ108，Ｑ109，Ｑ110のベ
ースがトランジスタＱ108のコレクタに接続され、トラ
ンジスタＱ108，Ｑ109，Ｑ110のコレクタにはそれぞれ
電流ＩBが流れる。また、カレントミラー回路４９はト
ランジスタＱ111，Ｑ112で構成され、このトランジスタ
Ｑ112のコレクタとベース、およびトランジスタＱ111の
ベースは、トランジスタＱ109のコレクタに接続されて
いる。さらに、電流利得制御回路４３のトランジスタＱ
107のコレクタは、トランジスタＱ108のコレクタに接続
され、また、トランジスタＱ107のエミッタは、トラン
ジスタＱ111のコレクタに接続されるとともに、アノー
ドが電源ＶCCに接続されたダイオード５１のカソードと
制御電流入力端子５３に接続されている。
タが接地されたトランジスタＱ108，Ｑ109，Ｑ110で構
成され、これらトランジスタＱ108，Ｑ109，Ｑ110のベ
ースがトランジスタＱ108のコレクタに接続され、トラ
ンジスタＱ108，Ｑ109，Ｑ110のコレクタにはそれぞれ
電流ＩBが流れる。また、カレントミラー回路４９はト
ランジスタＱ111，Ｑ112で構成され、このトランジスタ
Ｑ112のコレクタとベース、およびトランジスタＱ111の
ベースは、トランジスタＱ109のコレクタに接続されて
いる。さらに、電流利得制御回路４３のトランジスタＱ
107のコレクタは、トランジスタＱ108のコレクタに接続
され、また、トランジスタＱ107のエミッタは、トラン
ジスタＱ111のコレクタに接続されるとともに、アノー
ドが電源ＶCCに接続されたダイオード５１のカソードと
制御電流入力端子５３に接続されている。
【００２５】ここで、電流利得制御回路４３において、
トランジスタＱ106のコレクタ・ベースとトランジスタ
Ｑ107のベースに電流ＩAが入力される。また、トランジ
スタＱ107のコレクタは目的とする電流ＩBを出力するた
めの端子である。さらに、トランジスタＱ106のエミッ
タは、入力電流ＩAと同じ大きさの電流が入力される端
子であると同時に、制御電圧Ｅ1が印加される端子でも
ある。また、トランジスタＱ107のエミッタは出力電流
ＩBと同じ大きさの電流が入力される端子であると同時
に、制御電圧Ｅ2が印加される端子でもある。
トランジスタＱ106のコレクタ・ベースとトランジスタ
Ｑ107のベースに電流ＩAが入力される。また、トランジ
スタＱ107のコレクタは目的とする電流ＩBを出力するた
めの端子である。さらに、トランジスタＱ106のエミッ
タは、入力電流ＩAと同じ大きさの電流が入力される端
子であると同時に、制御電圧Ｅ1が印加される端子でも
ある。また、トランジスタＱ107のエミッタは出力電流
ＩBと同じ大きさの電流が入力される端子であると同時
に、制御電圧Ｅ2が印加される端子でもある。
【００２６】上記構成により、トランジスタＱ106のエ
ミッタ電流ＩAと同じ大きさの電流は、カレントミラー
回路４４，４２で発生させてトランジスタＱ106のエミ
ッタに流し込んで相殺している。したがって、制御電流
入力端子５２の制御電流Ｉ1は全てダイオード４６に流
れ、トランジスタＱ105やトランジスタＱ106には流れな
い。このため、制御電流入力端子５２に印加される制御
電圧Ｅ1は入力電流ＩAとは無関係に電流Ｉ1とダイオー
ド４６だけで決まる。また、乗算ブロック全体としての
入力端子は、カレントミラー回路４２における入力電流
の入力端子４１である。
ミッタ電流ＩAと同じ大きさの電流は、カレントミラー
回路４４，４２で発生させてトランジスタＱ106のエミ
ッタに流し込んで相殺している。したがって、制御電流
入力端子５２の制御電流Ｉ1は全てダイオード４６に流
れ、トランジスタＱ105やトランジスタＱ106には流れな
い。このため、制御電流入力端子５２に印加される制御
電圧Ｅ1は入力電流ＩAとは無関係に電流Ｉ1とダイオー
ド４６だけで決まる。また、乗算ブロック全体としての
入力端子は、カレントミラー回路４２における入力電流
の入力端子４１である。
【００２７】また同様に、トランジスタＱ107のコレク
タから出力される電流ＩBと同じ大きさの電流は、カレ
ントミラー回路４９，４８で発生させてトランジスタＱ
107のエミッタに流し込んで相殺している。したがっ
て、制御電流入力端子５３の制御電流Ｉ2は全てダイオ
ード５１に流れ、トランジスタＱ107やトランジスタＱ
111には流れない。このため、制御電流入力端子５３の
制御電圧Ｅ2は出力電流ＩBとは無関係に電流Ｉ2とダイ
オード５１だけで決まる。
タから出力される電流ＩBと同じ大きさの電流は、カレ
ントミラー回路４９，４８で発生させてトランジスタＱ
107のエミッタに流し込んで相殺している。したがっ
て、制御電流入力端子５３の制御電流Ｉ2は全てダイオ
ード５１に流れ、トランジスタＱ107やトランジスタＱ
111には流れない。このため、制御電流入力端子５３の
制御電圧Ｅ2は出力電流ＩBとは無関係に電流Ｉ2とダイ
オード５１だけで決まる。
【００２８】これらトランジスタＱ106，Ｑ107やダイオ
ード４６，５１は、特性のよく揃ったトランジスタ（ダ
イオード４６，５１はそれぞれ、コレクタとベースを接
続してカソードとし、エミッタをアノードとしたＰＮＰ
トランジスタ）を用いる。
ード４６，５１は、特性のよく揃ったトランジスタ（ダ
イオード４６，５１はそれぞれ、コレクタとベースを接
続してカソードとし、エミッタをアノードとしたＰＮＰ
トランジスタ）を用いる。
【００２９】ここで、トランジスタＱ106，Ｑ107のコレ
クタ電流ＩA，ＩBと制御電圧Ｅ1，Ｅ2の関係を考える
と、以下のようになる。即ち、ＶBE106、ＶBE107をそれ
ぞれ、トランジスタＱ106，Ｑ107のベース・エミッタ間
電圧、Ｉ0Pを逆方向飽和電流とすると、 ＶBE106＝（ｋＴ／ｑ）・ｌｎ（ＩA／Ｉ0P） ＶBE107＝（ｋＴ／ｑ）・ｌｎ（ＩB／Ｉ0P） 回路構成上、制御電圧Ｅ2＝Ｅ1−ＶEB106＋ＶEB107であ
るから、 ∴Ｅ1−Ｅ2＝ＶBE106−ＶBE107＝（ｋＴ／ｑ）・ｌｎ（ＩA／ＩB）・・・（10 ） 一方、制御電圧Ｅ1，Ｅ2はそれぞれ、ダイオード４６，
５１にそれぞれ流れる電流で決まり、次のようになる。
即ち、 Ｅ1＝ＶCC−（ｋＴ／ｑ）・ｌｎ（Ｉ1／Ｉ0P） Ｅ2＝ＶCC−（ｋＴ／ｑ）・ｌｎ（Ｉ2／Ｉ0P） ∴Ｅ1−Ｅ2＝（ｋＴ／ｑ）・ｌｎ（Ｉ2／Ｉ1） ・・・（11） 上記式（10），（11）から （ｋＴ／ｑ）・ｌｎ（ＩA／ＩB）＝（ｋＴ／ｑ）・ｌｎ（Ｉ2／Ｉ1） ∴ＩA／ＩB＝Ｉ2／Ｉ1 ・・・（12） 上記式（12）は、上記式（６）の比例定数Ｃがｑ／ｋＴ
の線形な乗算回路に当たる。
クタ電流ＩA，ＩBと制御電圧Ｅ1，Ｅ2の関係を考える
と、以下のようになる。即ち、ＶBE106、ＶBE107をそれ
ぞれ、トランジスタＱ106，Ｑ107のベース・エミッタ間
電圧、Ｉ0Pを逆方向飽和電流とすると、 ＶBE106＝（ｋＴ／ｑ）・ｌｎ（ＩA／Ｉ0P） ＶBE107＝（ｋＴ／ｑ）・ｌｎ（ＩB／Ｉ0P） 回路構成上、制御電圧Ｅ2＝Ｅ1−ＶEB106＋ＶEB107であ
るから、 ∴Ｅ1−Ｅ2＝ＶBE106−ＶBE107＝（ｋＴ／ｑ）・ｌｎ（ＩA／ＩB）・・・（10 ） 一方、制御電圧Ｅ1，Ｅ2はそれぞれ、ダイオード４６，
５１にそれぞれ流れる電流で決まり、次のようになる。
即ち、 Ｅ1＝ＶCC−（ｋＴ／ｑ）・ｌｎ（Ｉ1／Ｉ0P） Ｅ2＝ＶCC−（ｋＴ／ｑ）・ｌｎ（Ｉ2／Ｉ0P） ∴Ｅ1−Ｅ2＝（ｋＴ／ｑ）・ｌｎ（Ｉ2／Ｉ1） ・・・（11） 上記式（10），（11）から （ｋＴ／ｑ）・ｌｎ（ＩA／ＩB）＝（ｋＴ／ｑ）・ｌｎ（Ｉ2／Ｉ1） ∴ＩA／ＩB＝Ｉ2／Ｉ1 ・・・（12） 上記式（12）は、上記式（６）の比例定数Ｃがｑ／ｋＴ
の線形な乗算回路に当たる。
【００３０】なお、上記各本実施例においては、入力信
号はＩAで説明したが、Ｉ1，Ｉ2のいずれでも入力信号
として使うことができる。
号はＩAで説明したが、Ｉ1，Ｉ2のいずれでも入力信号
として使うことができる。
【００３１】
【発明の効果】以上のように本発明によれば、電流利得
制御部の特性が、目標電流としての出力電流の絶対値と
入力電流の絶対値の比の対数が、第２の端子と第４の端
子との間の電位差に比例して、電流入出力および電流制
御の乗算回路を構成することができるため、簡単な回路
構成でより低い電圧で動作させることができ、かつ、広
いダイナミックレンジの線形な乗算回路を得ることがで
きる。
制御部の特性が、目標電流としての出力電流の絶対値と
入力電流の絶対値の比の対数が、第２の端子と第４の端
子との間の電位差に比例して、電流入出力および電流制
御の乗算回路を構成することができるため、簡単な回路
構成でより低い電圧で動作させることができ、かつ、広
いダイナミックレンジの線形な乗算回路を得ることがで
きる。
【図１】本発明の一実施例を示すアナログ乗算回路のブ
ロック図である。
ロック図である。
【図２】図１のアナログ乗算回路において、その構成要
素である電流利得制御回路をＮＰＮトランジスタだけで
構成した場合のブロック図である。
素である電流利得制御回路をＮＰＮトランジスタだけで
構成した場合のブロック図である。
【図３】図２のアナログ乗算回路の具体的構成を示す回
路図である。
路図である。
【図４】図１のアナログ乗算回路において、その構成要
素である電流利得制御回路をＰＮＰトランジスタだけで
構成した場合のブロック図である。
素である電流利得制御回路をＰＮＰトランジスタだけで
構成した場合のブロック図である。
【図５】図４のアナログ乗算回路の具体的構成を示す回
路図である。
路図である。
【図６】従来のアナログ乗算回路の具体的構成を示す回
路図である。
路図である。
【図７】図６のアナログ乗算回路の構成要素である対数
圧縮伸長回路の回路図である。
圧縮伸長回路の回路図である。
１１，２３，４３ 電流利得制御回路 １２，１３，１４，１５，１６，２５，３０，４５，５
０ 電流源 ２２，２４，２８，２９，４２，４４，４８，４９
カレントミラー回路 ２６，３１，４６，５１ ダイオード ＤA，ＤB ダイオード
０ 電流源 ２２，２４，２８，２９，４２，４４，４８，４９
カレントミラー回路 ２６，３１，４６，５１ ダイオード ＤA，ＤB ダイオード
Claims (2)
- 【請求項１】 入力電流が流れる第１の端子、該第１の
端子の入力電流と等しいかまたは定数倍の値の電流が出
力される第２の端子、目的の出力電流が流れる第３の端
子、該第３の端子の出力電流と等しい値かまたは定数倍
の電流が出力される第４の端子を有し、該出力電流の絶
対値と該入力電流の絶対値の比の対数が該第２の端子と
第４の端子の電位差に比例する構成の電流利得制御部
と、 該第２の端子に接続され、該電流利得制御部の第２の端
子を流れる電流と値が等しく、方向の揃った第１の電流
源と、 一方端が該第２の端子に接続され、他方端が一定電位に
接続された第１のダイオードと、 該第１のダイオードと第２の端子の接続点に接続され、
該第１のダイオードに所定の順電流を流す第２の電流源
と、 該第４の端子に接続され、該電流利得制御部の第４の端
子を流れる電流と値が等しく、方向の揃った第３の電流
源と、 一方端が該第４の端子に接続され、他方端が該一定電位
に接続された第２のダイオードと、 該第２のダイオードと第４の端子の接続点に接続され、
該第２のダイオードに所定の順電流を流す第４の電流源
とを備えた乗算回路。 - 【請求項２】 前記電流利得制御部を、ＮＰＮトランジ
スタだけで構成するか、またはＰＮＰトランジスタだけ
で構成する請求項１記載の乗算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287050A JP2837080B2 (ja) | 1993-11-16 | 1993-11-16 | 乗算回路 |
| US08/325,596 US5521544A (en) | 1993-11-16 | 1994-10-19 | Multiplier circuit having circuit wide dynamic range with reduced supply voltage requirements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287050A JP2837080B2 (ja) | 1993-11-16 | 1993-11-16 | 乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07141452A JPH07141452A (ja) | 1995-06-02 |
| JP2837080B2 true JP2837080B2 (ja) | 1998-12-14 |
Family
ID=17712409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5287050A Expired - Fee Related JP2837080B2 (ja) | 1993-11-16 | 1993-11-16 | 乗算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5521544A (ja) |
| JP (1) | JP2837080B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5627461A (en) * | 1993-12-08 | 1997-05-06 | Nec Corporation | Reference current circuit capable of preventing occurrence of a difference collector current which is caused by early voltage effect |
| JP3347896B2 (ja) * | 1994-10-21 | 2002-11-20 | 日本オプネクスト株式会社 | 定電圧源回路 |
| JPH0969606A (ja) * | 1995-09-01 | 1997-03-11 | Mitsubishi Electric Corp | 定電流回路 |
| FR2752961A1 (fr) * | 1996-08-30 | 1998-03-06 | Philips Electronics Nv | Controleur de tension a sensibilite aux variations de temperature attenuee |
| KR100219037B1 (ko) * | 1996-10-01 | 1999-09-01 | 이계철 | 선형화된 저항성을 이용한 모스펫 아날로그 곱셈기 |
| JP3087838B2 (ja) * | 1997-08-05 | 2000-09-11 | 日本電気株式会社 | 定電圧発生回路 |
| US5966040A (en) * | 1997-09-26 | 1999-10-12 | United Microelectronics Corp. | CMOS current-mode four-quadrant analog multiplier |
| US5963025A (en) * | 1997-12-19 | 1999-10-05 | Stmicroelectronics, Inc. | Switching voltage regulator having a charge pump circuit |
| US6229376B1 (en) * | 1999-01-06 | 2001-05-08 | Hendrik Mario Geysen | Electronic array and methods |
| US6744299B2 (en) * | 1999-01-06 | 2004-06-01 | Victorian Systems, Inc. | Electronic array having nodes and methods |
| US6215292B1 (en) * | 1999-08-25 | 2001-04-10 | Stmicroelectronics S.R.L. | Method and device for generating an output current |
| DE10021928A1 (de) * | 2000-05-05 | 2001-11-15 | Infineon Technologies Ag | Stromspiegel und Verfahren zum Betreiben eines Stromspiegels |
| US6359499B1 (en) | 2000-06-23 | 2002-03-19 | Marvell International Ltd. | Temperature and process independent CMOS circuit |
| US8912785B2 (en) * | 2011-09-29 | 2014-12-16 | Silicon Laboratories Inc. | Low-power RF peak detector |
| US20190384342A1 (en) * | 2018-06-13 | 2019-12-19 | Nxp B.V. | Current mirror topology and circuit |
| US11296737B1 (en) * | 2020-10-30 | 2022-04-05 | Nxp B.V. | Gain control circuit for linear equalizer with programmable equal step peaking gain |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024989A (ja) * | 1983-07-21 | 1985-02-07 | Sanwa Seisakusho:Kk | ナンバ−リング機 |
| JPS6027061A (ja) * | 1983-07-22 | 1985-02-12 | Toshiba Corp | 共有型システムコンソ−ル |
-
1993
- 1993-11-16 JP JP5287050A patent/JP2837080B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-19 US US08/325,596 patent/US5521544A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5521544A (en) | 1996-05-28 |
| JPH07141452A (ja) | 1995-06-02 |
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