JPH0418251Y2 - - Google Patents
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- JPH0418251Y2 JPH0418251Y2 JP1986003382U JP338286U JPH0418251Y2 JP H0418251 Y2 JPH0418251 Y2 JP H0418251Y2 JP 1986003382 U JP1986003382 U JP 1986003382U JP 338286 U JP338286 U JP 338286U JP H0418251 Y2 JPH0418251 Y2 JP H0418251Y2
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- Japan
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- current
- transistor
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- amplifier circuit
- differential amplifier
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- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は、ラジオ受信機のIF（中間周波）増幅
回路の利得を制御するに好適な利得制御回路に関
するもので、特にIC（集積回路）に適した利得制
御回路を提供せんとするものである。 (ロ) 従来の技術 昭和53年６月１日付で発行された「アナログ集
積回路」第152頁第５，１図には、基本的な差動
増幅回路が記載されている。前記差動増幅回路を
ラジオ受信機の利得制御型IF増幅回路として使
用し、それをIC内に集積化する場合、第２図に
示す如き構成としなければならない。第２図にお
いて、入力端子１に印加されるIF信号は、エミ
ツタが共通接続された第１及び第２トランジスタ
２及び３から成る差動増幅回路４で増幅され、出
力トランジスタ５を介して出力端子６に導出され
る。その時、前記第１及び第２トランジスタ２及
び３の共通エミツタに接続された電流源抵抗７の
値を変化させれば、前記第１及び第２トランジス
タ２及び３のエミツタ電流が変化し、差動増幅回
路４の利得が変化する。前記差動増幅回路４の利
得Ｇは、前記電流源抵抗７に流れる電流I0に応じ
て Ｇ＝ｑ／4kTRLI0 ……(1) ただし、ｑは電子の電荷、ｋはボルツマン定
数Ｔは絶対温度、RLは負荷抵抗８の抵抗値 となる。従つて、前記電流源抵抗７の値を変更
し、前記電流源抵抗７に流れる電流I0を制御すれ
ば、差動増幅回路４の利得制御を行うことが出来
る。 (ハ) 発明が解決しようとする問題点 しかしながら、第２図の増幅回路は、集積化す
る際に外付ピンの数が多くなるという問題があ
る。すなわち、集積化に際し、入力ピン１、出力
ピン６、及び電源ピン９の他に、第１及び第２ト
ランジスタ２及び３のベースバイアス源１０の一
端を交流的に接地するコンデンサ１１が接続され
る第１外付ピン１２及び電流源抵抗７が接続され
る第２外付ピン１３を必要とするので、特に第２
図の如き増幅回路を複数個内蔵するIF増幅回路
ICにおいては、外付ピン数が多くなりIC化に不
適当であるという問題があつた。 (ニ) 問題点を解決するための手段 本考案は、上述の点に鑑み成されたもので、差
動増幅回路を構成する第１及び第２トランジスタ
にベースバイアスを供給する第１電流反転回路
と、該第１電流反転回路の出力電流を前記差動増
幅回路に供給する第２電流反転回路と、前記第１
電流反転回路に流れる電流を制御する為の信号を
発生する手段とを備える点を特徴とする。 (ホ) 作用 本考案に依れば、利得制御信号に応じて第１電
流反転回路の出力電流を制御することが出来、前
記出力電流に応じて第２電流反転回路から発生す
る電流を差動増幅回路に印加することにより、前
記差動増幅回路の動作電流を変化させ利得制御を
行うことが出来る。また、前記第１及び第２電流
反転回路を上述の如く接続することにより、IC
化に際して利得制御信号を発生する為の手段を、
差動増幅回路のベースバイアス接地用コンデンサ
を接続する為の外付ピンに共通接続することが可
能になる。 (ヘ) 実施例 第１図は、本考案の一実施例を示す回路図で、
１４はIF信号が印加される入力端子、１５はエ
ミツタが共通接続された第１及び第２トランジス
タ１６及び１７と該第１及び第２トランジスタ１
６及び１７の共通エミツタに接続された電流源ト
ランジスタ１８とを備え、前記IF信号を増幅す
る差動増幅回路、１９は該差動増幅回路１５の出
力信号を取り出す出力トランジスタ２０のエミツ
タに接続された出力端子、２１は第３乃至第５ト
ランジスタ２２乃至２４から成り、前記第３トラ
ンジスタ２２に流れる電流に応じたバイアス電圧
を差動増幅回路１５に印加する第１電流反転回
路、２５は前記第５トランジスタ２４のコレクタ
電流を反転して電流源トランジスタ１８のエミツ
タ抵抗２６に流す第２電流反転回路、２７は前記
第５トランジスタ２４のエミツタを交流的に接地
するコンデンサ、及び２８は利得制御信号を発生
する可変抵抗である。 次に動作を説明する。第１電流反転回路２１を
構成する第３トランジスタ２２のコレクタ・ベー
ス間には、第４トランジスタ２３のベース・エミ
ツタ路が接続されている為、前記第３トランジス
タ２２のコレクタ電流は、第１及び第２バイアス
抵抗２９及び３０に応じたものとなる。しかし
て、第５トランジスタ２４は第３トランジスタ２
２に電流ミラー関係に接続されているので、前記
第５トランジスタ２４のコレクタ電流は前記第２
バイアス抵抗３０と可変抵抗２８との比に応じて
決まり、例えば両抵抗３０及び２８の値が等しい
場合第３及び第５トランジスタ２２及び２４のコ
レクタ電流は等しいものになる。しかして、前記
第５トランジスタ２４のエミツタに得られる電圧
は、第３トランジスタ２２のベースエミツタ間電
圧と第５トランジスタ２４のベースエミツタ感電
圧が等しいので、第３トランジスタ２２のエミツ
タ電圧と常に等しくなり、差動増幅回路１５を構
成する第１及び第２トランジスタ１６及び１７の
ベースにバイアス電圧として供給することができ
る。その場合、可変抵抗２８の値を変えても第５
トランジスタ２４のコレクタ電流が変化するだけ
で、そのエミツタ電圧は変化しないので、安定な
バイアス電圧の供給を行うことが出来る。 前記第５トランジスタ２４のコレクタ電流は、
第２電流反転回路２５で反転された後差動増幅回
路１５の電流源トランジスタ１８のエミツタに接
続されたエミツタ抵抗２６に供給される。前記エ
ミツタ抵抗２６に流れる電流は一定である為、前
記第２電流反転回路２５から電流が供給される
と、電流源トランジスタ１８のコレクタ電流が減
少し、前記第(1)式と同様の計算により差動増幅回
路１５の利得が減少する。例えば初期状態におい
て、第２バイアス抵抗３０の値と可変抵抗２８の
値とを等しく設定すれば、第３及び第５トランジ
スタ２２及び２４のコレクタ電流が等しくI1にな
り、該電流I1が第２電流反転回路２５で反転され
た後エミツタ抵抗２６に供給されるので、電流源
トランジスタ１８のコレクタ電流はI0−I1とな
る。その状態で可変抵抗２８の値を小にすると、
第５トランジスタ２４のコレクタ電流はI1＋ΔI1
に増大し、第２電流反転回路２５の出力電流も増
大するので、電流源トランジスタ１８のコレクタ
電流がI0−（I1＋ΔI1）に減少し、差動増幅回路１
５の利得が減少する。逆に、可変抵抗２８の値を
大にすれば、第５トランジスタ２４のコレクタ電
流がI1−ΔI1に減少し、電流源トランジスタ１８
のコレクタ電流がI0−（I1−ΔI1）に増大し、差動
増幅回路１５の利得が上昇する。従つて、第１図
の増幅回路を用いれば、可変抵抗２８の値を変化
させることにより差動増幅回路１５の利得を制御
することが出来る。 第１図の増幅回路の場合、第１電流反転回路２
１を構成する第５トランジスタ２４のエミツタ電
圧が差動増幅回路１５のバイアス電圧として用い
られ、前記第５トランジスタ２４のエミツタに接
続された可変抵抗２８の値を変化させることによ
り前記差動増幅回路１５の利得制御を行うことが
出来る。その為、交流除去用のコンデンサ２７及
び利得制御用の可変抵抗２８は共に前記第５トラ
ンジスタ２４のエミツタに接続されることにな
り、第１図の増幅回路を集積化した際の外付ピン
３１を前記コンデンサ２７と可変抵抗２８とで共
用することが出来る。従つて、第１図の如き回路
構成とすれば、ICの外付ピン数の削減を計るこ
とが出来る。 第３図は、本考案を多段縦続接続型のIF増幅
器に利用した場合を示す回路図で、３２は第1IF
増幅回路、３３は段間結合コンデンサ、３４は第
2IF増幅回路、３５は終段IF増幅回路、及び３６
は第２電流反転回路である。尚、前記第２電流反
転回路３６は、ダイオード接続型の第６トランジ
スタ３７と該第６トランジスタ３７に電流ミラー
接続された第７、第８及び第ｎトランジスタ３
８，３９及び４０とにより構成され、前記第６ト
ランジスタ３７のコレクタには、第１図の第５ト
ランジスタ２４のコレクタが接続される。第３図
の場合、第６トランジスタ３７のコレクタ電流に
応じた電流が第７、第８及び第ｎトランジスタ３
８，３９及び４０から対応する第１、第２及び第
nIF増幅回路３２，３４及び３５に供給されるの
で、前記第１、第２及び第nIF増幅回路３２，３
４及び３５の利得を同時に制御することが出来
る。従つて、ｎ個の利得制御用外付ピンの削減を
計ることが出来る。また、外付ピン数の削減によ
り、外付アース線の引廻しが少くなり、高利得の
IF増幅器の場合でもアース線を介する帰還が低
減され、かつアース線のインピーダンスが低下す
るので、回路の安定度を向上させることが出来
る。 (ト) 考案の効果 以上述べた如く、本考案に依れば、差動増幅回
路の利得を簡単に可変することが出来るので、入
力端にフイルタが接続されるIF増幅回路に適用
した場合、フイルタとの整合を取り易いという利
点が得られるとともに、ダイバーシテイ受信を行
う際２系統のIF増幅回路の利得を簡単に整合さ
せることが出来る。また、利得制御用の手段、例
えば可変抵抗を交流除去用のコンデンサと同一の
外付ピンに接続することが出来るので、利得を可
変出来ない増幅回路と同等の外付ピン数を持つた
IC内に集積化することが出来る。更に、本考案
を複数の縦続接続された増幅回路に適用すれば、
大巾な外付ピン数の削減が計れるとともに、回路
の安定度を向上出来る。
回路の利得を制御するに好適な利得制御回路に関
するもので、特にIC（集積回路）に適した利得制
御回路を提供せんとするものである。 (ロ) 従来の技術 昭和53年６月１日付で発行された「アナログ集
積回路」第152頁第５，１図には、基本的な差動
増幅回路が記載されている。前記差動増幅回路を
ラジオ受信機の利得制御型IF増幅回路として使
用し、それをIC内に集積化する場合、第２図に
示す如き構成としなければならない。第２図にお
いて、入力端子１に印加されるIF信号は、エミ
ツタが共通接続された第１及び第２トランジスタ
２及び３から成る差動増幅回路４で増幅され、出
力トランジスタ５を介して出力端子６に導出され
る。その時、前記第１及び第２トランジスタ２及
び３の共通エミツタに接続された電流源抵抗７の
値を変化させれば、前記第１及び第２トランジス
タ２及び３のエミツタ電流が変化し、差動増幅回
路４の利得が変化する。前記差動増幅回路４の利
得Ｇは、前記電流源抵抗７に流れる電流I0に応じ
て Ｇ＝ｑ／4kTRLI0 ……(1) ただし、ｑは電子の電荷、ｋはボルツマン定
数Ｔは絶対温度、RLは負荷抵抗８の抵抗値 となる。従つて、前記電流源抵抗７の値を変更
し、前記電流源抵抗７に流れる電流I0を制御すれ
ば、差動増幅回路４の利得制御を行うことが出来
る。 (ハ) 発明が解決しようとする問題点 しかしながら、第２図の増幅回路は、集積化す
る際に外付ピンの数が多くなるという問題があ
る。すなわち、集積化に際し、入力ピン１、出力
ピン６、及び電源ピン９の他に、第１及び第２ト
ランジスタ２及び３のベースバイアス源１０の一
端を交流的に接地するコンデンサ１１が接続され
る第１外付ピン１２及び電流源抵抗７が接続され
る第２外付ピン１３を必要とするので、特に第２
図の如き増幅回路を複数個内蔵するIF増幅回路
ICにおいては、外付ピン数が多くなりIC化に不
適当であるという問題があつた。 (ニ) 問題点を解決するための手段 本考案は、上述の点に鑑み成されたもので、差
動増幅回路を構成する第１及び第２トランジスタ
にベースバイアスを供給する第１電流反転回路
と、該第１電流反転回路の出力電流を前記差動増
幅回路に供給する第２電流反転回路と、前記第１
電流反転回路に流れる電流を制御する為の信号を
発生する手段とを備える点を特徴とする。 (ホ) 作用 本考案に依れば、利得制御信号に応じて第１電
流反転回路の出力電流を制御することが出来、前
記出力電流に応じて第２電流反転回路から発生す
る電流を差動増幅回路に印加することにより、前
記差動増幅回路の動作電流を変化させ利得制御を
行うことが出来る。また、前記第１及び第２電流
反転回路を上述の如く接続することにより、IC
化に際して利得制御信号を発生する為の手段を、
差動増幅回路のベースバイアス接地用コンデンサ
を接続する為の外付ピンに共通接続することが可
能になる。 (ヘ) 実施例 第１図は、本考案の一実施例を示す回路図で、
１４はIF信号が印加される入力端子、１５はエ
ミツタが共通接続された第１及び第２トランジス
タ１６及び１７と該第１及び第２トランジスタ１
６及び１７の共通エミツタに接続された電流源ト
ランジスタ１８とを備え、前記IF信号を増幅す
る差動増幅回路、１９は該差動増幅回路１５の出
力信号を取り出す出力トランジスタ２０のエミツ
タに接続された出力端子、２１は第３乃至第５ト
ランジスタ２２乃至２４から成り、前記第３トラ
ンジスタ２２に流れる電流に応じたバイアス電圧
を差動増幅回路１５に印加する第１電流反転回
路、２５は前記第５トランジスタ２４のコレクタ
電流を反転して電流源トランジスタ１８のエミツ
タ抵抗２６に流す第２電流反転回路、２７は前記
第５トランジスタ２４のエミツタを交流的に接地
するコンデンサ、及び２８は利得制御信号を発生
する可変抵抗である。 次に動作を説明する。第１電流反転回路２１を
構成する第３トランジスタ２２のコレクタ・ベー
ス間には、第４トランジスタ２３のベース・エミ
ツタ路が接続されている為、前記第３トランジス
タ２２のコレクタ電流は、第１及び第２バイアス
抵抗２９及び３０に応じたものとなる。しかし
て、第５トランジスタ２４は第３トランジスタ２
２に電流ミラー関係に接続されているので、前記
第５トランジスタ２４のコレクタ電流は前記第２
バイアス抵抗３０と可変抵抗２８との比に応じて
決まり、例えば両抵抗３０及び２８の値が等しい
場合第３及び第５トランジスタ２２及び２４のコ
レクタ電流は等しいものになる。しかして、前記
第５トランジスタ２４のエミツタに得られる電圧
は、第３トランジスタ２２のベースエミツタ間電
圧と第５トランジスタ２４のベースエミツタ感電
圧が等しいので、第３トランジスタ２２のエミツ
タ電圧と常に等しくなり、差動増幅回路１５を構
成する第１及び第２トランジスタ１６及び１７の
ベースにバイアス電圧として供給することができ
る。その場合、可変抵抗２８の値を変えても第５
トランジスタ２４のコレクタ電流が変化するだけ
で、そのエミツタ電圧は変化しないので、安定な
バイアス電圧の供給を行うことが出来る。 前記第５トランジスタ２４のコレクタ電流は、
第２電流反転回路２５で反転された後差動増幅回
路１５の電流源トランジスタ１８のエミツタに接
続されたエミツタ抵抗２６に供給される。前記エ
ミツタ抵抗２６に流れる電流は一定である為、前
記第２電流反転回路２５から電流が供給される
と、電流源トランジスタ１８のコレクタ電流が減
少し、前記第(1)式と同様の計算により差動増幅回
路１５の利得が減少する。例えば初期状態におい
て、第２バイアス抵抗３０の値と可変抵抗２８の
値とを等しく設定すれば、第３及び第５トランジ
スタ２２及び２４のコレクタ電流が等しくI1にな
り、該電流I1が第２電流反転回路２５で反転され
た後エミツタ抵抗２６に供給されるので、電流源
トランジスタ１８のコレクタ電流はI0−I1とな
る。その状態で可変抵抗２８の値を小にすると、
第５トランジスタ２４のコレクタ電流はI1＋ΔI1
に増大し、第２電流反転回路２５の出力電流も増
大するので、電流源トランジスタ１８のコレクタ
電流がI0−（I1＋ΔI1）に減少し、差動増幅回路１
５の利得が減少する。逆に、可変抵抗２８の値を
大にすれば、第５トランジスタ２４のコレクタ電
流がI1−ΔI1に減少し、電流源トランジスタ１８
のコレクタ電流がI0−（I1−ΔI1）に増大し、差動
増幅回路１５の利得が上昇する。従つて、第１図
の増幅回路を用いれば、可変抵抗２８の値を変化
させることにより差動増幅回路１５の利得を制御
することが出来る。 第１図の増幅回路の場合、第１電流反転回路２
１を構成する第５トランジスタ２４のエミツタ電
圧が差動増幅回路１５のバイアス電圧として用い
られ、前記第５トランジスタ２４のエミツタに接
続された可変抵抗２８の値を変化させることによ
り前記差動増幅回路１５の利得制御を行うことが
出来る。その為、交流除去用のコンデンサ２７及
び利得制御用の可変抵抗２８は共に前記第５トラ
ンジスタ２４のエミツタに接続されることにな
り、第１図の増幅回路を集積化した際の外付ピン
３１を前記コンデンサ２７と可変抵抗２８とで共
用することが出来る。従つて、第１図の如き回路
構成とすれば、ICの外付ピン数の削減を計るこ
とが出来る。 第３図は、本考案を多段縦続接続型のIF増幅
器に利用した場合を示す回路図で、３２は第1IF
増幅回路、３３は段間結合コンデンサ、３４は第
2IF増幅回路、３５は終段IF増幅回路、及び３６
は第２電流反転回路である。尚、前記第２電流反
転回路３６は、ダイオード接続型の第６トランジ
スタ３７と該第６トランジスタ３７に電流ミラー
接続された第７、第８及び第ｎトランジスタ３
８，３９及び４０とにより構成され、前記第６ト
ランジスタ３７のコレクタには、第１図の第５ト
ランジスタ２４のコレクタが接続される。第３図
の場合、第６トランジスタ３７のコレクタ電流に
応じた電流が第７、第８及び第ｎトランジスタ３
８，３９及び４０から対応する第１、第２及び第
nIF増幅回路３２，３４及び３５に供給されるの
で、前記第１、第２及び第nIF増幅回路３２，３
４及び３５の利得を同時に制御することが出来
る。従つて、ｎ個の利得制御用外付ピンの削減を
計ることが出来る。また、外付ピン数の削減によ
り、外付アース線の引廻しが少くなり、高利得の
IF増幅器の場合でもアース線を介する帰還が低
減され、かつアース線のインピーダンスが低下す
るので、回路の安定度を向上させることが出来
る。 (ト) 考案の効果 以上述べた如く、本考案に依れば、差動増幅回
路の利得を簡単に可変することが出来るので、入
力端にフイルタが接続されるIF増幅回路に適用
した場合、フイルタとの整合を取り易いという利
点が得られるとともに、ダイバーシテイ受信を行
う際２系統のIF増幅回路の利得を簡単に整合さ
せることが出来る。また、利得制御用の手段、例
えば可変抵抗を交流除去用のコンデンサと同一の
外付ピンに接続することが出来るので、利得を可
変出来ない増幅回路と同等の外付ピン数を持つた
IC内に集積化することが出来る。更に、本考案
を複数の縦続接続された増幅回路に適用すれば、
大巾な外付ピン数の削減が計れるとともに、回路
の安定度を向上出来る。
第１図は、本考案の一実施例を示す回路図、第
２図は従来の差動増幅回路を示す回路図及び第３
図は本考案の応用例を示す回路図である。 １５……差動増幅回路、２１……第１電流反転
回路、２４……第５トランジスタ、２５……第２
電流反転回路、２７……コンデンサ、２８……可
変抵抗、３１……外付ピン。
２図は従来の差動増幅回路を示す回路図及び第３
図は本考案の応用例を示す回路図である。 １５……差動増幅回路、２１……第１電流反転
回路、２４……第５トランジスタ、２５……第２
電流反転回路、２７……コンデンサ、２８……可
変抵抗、３１……外付ピン。
Claims (1)
- エミツタが共通接続された第１及び第２トラン
ジスタと該第１及び第２トランジスタの共通エミ
ツタに接続された電流源トランジスタとから成る
差動増幅回路の利得を制御する為の利得制御回路
であつて、基準電流を流す第３トランジスタと該
第３トランジスタに電流ミラー接続された第４ト
ランジスタとを含み前記差動増幅回路のベースバ
イアス電圧を供給する第１電流ミラー回路と、前
記第４トランジスタのコレクタ電流を反転して前
記差動増幅回路に供給し前記差動増幅回路の利得
を制御する第２電流ミラー回路とからなり、利得
制御信号を前記第１電流ミラー回路の第４トラン
ジスタのエミツタに印加することによりそのコレ
クタ電流を変化させ、それに応じて第２電流ミラ
ー回路の出力電流及び電流源トランジスタのエミ
ツタ電流を変化させ、利得制御を行うようにした
ことを特徴とする利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986003382U JPH0418251Y2 (ja) | 1986-01-14 | 1986-01-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986003382U JPH0418251Y2 (ja) | 1986-01-14 | 1986-01-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62117825U JPS62117825U (ja) | 1987-07-27 |
| JPH0418251Y2 true JPH0418251Y2 (ja) | 1992-04-23 |
Family
ID=30783085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986003382U Expired JPH0418251Y2 (ja) | 1986-01-14 | 1986-01-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0418251Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412245A (en) * | 1977-06-28 | 1979-01-29 | Nippon Gakki Seizo Kk | Variable gain circuit |
-
1986
- 1986-01-14 JP JP1986003382U patent/JPH0418251Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412245A (en) * | 1977-06-28 | 1979-01-29 | Nippon Gakki Seizo Kk | Variable gain circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62117825U (ja) | 1987-07-27 |
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