JPH0969606A - 定電流回路 - Google Patents
定電流回路Info
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- JPH0969606A JPH0969606A JP7225152A JP22515295A JPH0969606A JP H0969606 A JPH0969606 A JP H0969606A JP 7225152 A JP7225152 A JP 7225152A JP 22515295 A JP22515295 A JP 22515295A JP H0969606 A JPH0969606 A JP H0969606A
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- circuit
- parasitic
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
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- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明は、雷等によって外部から高電圧が侵
入し電源電位ＶCCが瞬時に上昇したとしても、寄生サイ
リスタが動作しにくく、ＩＣ回路の短絡が防止でできる
定電流回路を提供する。 【解決手段】 第１のトランジスタ対（Ｑ４，Ｑ３）で
構成された第１のカレントミラー回路と、第２のトラン
ジスタ対（Ｑ１，Ｑ２）で構成された第２のカレントミ
ラー回路と、第１のトランジスタ対の両トランジスタの
コレクタ電極間に接続され、半導体基板の一主面に第１
のトランジスタ対の少なくとも一方のトランジスタ（Ｑ
４）が形成されるウェル領域に隣接して形成されたウェ
ル領域に形成されるＭＯＳタイプのキャパシタとから構
成される。
入し電源電位ＶCCが瞬時に上昇したとしても、寄生サイ
リスタが動作しにくく、ＩＣ回路の短絡が防止でできる
定電流回路を提供する。 【解決手段】 第１のトランジスタ対（Ｑ４，Ｑ３）で
構成された第１のカレントミラー回路と、第２のトラン
ジスタ対（Ｑ１，Ｑ２）で構成された第２のカレントミ
ラー回路と、第１のトランジスタ対の両トランジスタの
コレクタ電極間に接続され、半導体基板の一主面に第１
のトランジスタ対の少なくとも一方のトランジスタ（Ｑ
４）が形成されるウェル領域に隣接して形成されたウェ
ル領域に形成されるＭＯＳタイプのキャパシタとから構
成される。
Description
【０００１】
【発明の属する技術分野】本発明は、定電流回路に関す
るものである。より詳細には、本発明は主にコードレス
電話機の端末装置に内蔵される半導体集積回路のＰＬＬ
シンセサイザＩＣ中の定電流回路に対してラッチアップ
対策を施した定電流回路に関するものである。
るものである。より詳細には、本発明は主にコードレス
電話機の端末装置に内蔵される半導体集積回路のＰＬＬ
シンセサイザＩＣ中の定電流回路に対してラッチアップ
対策を施した定電流回路に関するものである。
【０００２】
【従来の技術】近年の電話端末機の小型化の要求に応え
るために、その中に内蔵される半導体集積回路（ＩＣ）
においても小型化が進められている。その結果、ＩＣ上
の各素子間の分離領域がより狭くなり、従来は問題にな
らなかった素子と分離層との間に寄生的に形成される寄
生サイリスタ構造が問題となってきた。この寄生サイリ
スタのために、雷等によって外部から高電圧が入力し、
電源電位ＶCCが瞬時に上昇すると、それによって定電流
回路の寄生サイリスタが動作し、ＩＣ回路を短絡する現
象が生じ、大きな問題が生じてきた。
るために、その中に内蔵される半導体集積回路（ＩＣ）
においても小型化が進められている。その結果、ＩＣ上
の各素子間の分離領域がより狭くなり、従来は問題にな
らなかった素子と分離層との間に寄生的に形成される寄
生サイリスタ構造が問題となってきた。この寄生サイリ
スタのために、雷等によって外部から高電圧が入力し、
電源電位ＶCCが瞬時に上昇すると、それによって定電流
回路の寄生サイリスタが動作し、ＩＣ回路を短絡する現
象が生じ、大きな問題が生じてきた。
【０００３】図９は、たとえば、電話端末機に用いられ
るＰＬＬ中に内蔵された定電流回路の位置づけを示す図
である。図９において、定電流回路はＰＬＬシンセサイ
ザＩＣ中でチャージポンプ、位相比較回路、プリスケー
ラ等に電流を供給するために使用されるものである。
るＰＬＬ中に内蔵された定電流回路の位置づけを示す図
である。図９において、定電流回路はＰＬＬシンセサイ
ザＩＣ中でチャージポンプ、位相比較回路、プリスケー
ラ等に電流を供給するために使用されるものである。
【０００４】図７は、従来の定電流回路を示す図であ
る。図７において、定電流回路には発振防止対策用にキ
ャパシタＸが設けられている。このキャパシタＸはトラ
ンジスタＱ１のコレクタ電極とエミッタ電極間に挿入さ
れている。図７の一点鎖線で囲まれた領域は定電流回路
のトランジスタＱ４のベース、エミッタ、コレクタとキ
ャパシタＸを含むＩＣ回路の一部を示したものである。
る。図７において、定電流回路には発振防止対策用にキ
ャパシタＸが設けられている。このキャパシタＸはトラ
ンジスタＱ１のコレクタ電極とエミッタ電極間に挿入さ
れている。図７の一点鎖線で囲まれた領域は定電流回路
のトランジスタＱ４のベース、エミッタ、コレクタとキ
ャパシタＸを含むＩＣ回路の一部を示したものである。
【０００５】図８は、図７中の一点鎖線で囲まれた領域
がＩＣ上で実際に形成されるＩＣ構造を拡大して示した
図である。図８においては、半導体基板（Ｐ−ｓｕｂ）
の一主面に第１のウェル領域を設け、その第１のＮ-ウ
ェル領域中に、ベースコンタクト用のＮ+領域、エミッ
タ用のＰ+領域、コレクタ用のＰ+領域が形成される。一
方、Ｐ−ｓｕｂ中に第１のＮ-領域と隣接して第２のＮ-
ウェル領域を形成し、その上に誘電体層を介して電極を
設けキャパシタＸを形成する。トランジスタＱ４のエミ
ッタ電極は抵抗Ｒ２を介して電源電位ノードに接続さ
れ、ベース電極およびコレクタ電極は、キャパシタＸの
一方の電極を構成する誘電体層上の導電体層からなる電
極に接続される。なお、キャパシタＸの他方の電極を構
成する第２のＮ-ウェル領域は設置電位ノードに接続さ
れる。このように、定電流回路はラテラルタイプのトラ
ンジスタによってＩＣ上に形成される。
がＩＣ上で実際に形成されるＩＣ構造を拡大して示した
図である。図８においては、半導体基板（Ｐ−ｓｕｂ）
の一主面に第１のウェル領域を設け、その第１のＮ-ウ
ェル領域中に、ベースコンタクト用のＮ+領域、エミッ
タ用のＰ+領域、コレクタ用のＰ+領域が形成される。一
方、Ｐ−ｓｕｂ中に第１のＮ-領域と隣接して第２のＮ-
ウェル領域を形成し、その上に誘電体層を介して電極を
設けキャパシタＸを形成する。トランジスタＱ４のエミ
ッタ電極は抵抗Ｒ２を介して電源電位ノードに接続さ
れ、ベース電極およびコレクタ電極は、キャパシタＸの
一方の電極を構成する誘電体層上の導電体層からなる電
極に接続される。なお、キャパシタＸの他方の電極を構
成する第２のＮ-ウェル領域は設置電位ノードに接続さ
れる。このように、定電流回路はラテラルタイプのトラ
ンジスタによってＩＣ上に形成される。
【０００６】図８においては、図７におけるトランジス
タＱ４のベース、エミッタ、コレクタおよびキャパシタ
Ｘのみが示されており、その他の部分は省略してある。
このような構成において、ＩＣが小型化され、第１のＮ
-ウェル領域と第２のＮ-ウェル領域との間に介在するＰ
−ｓｕｂからなる分離層の間隔が狭くなると、ＩＣの内
部にａ点，ｂ点，ｃ点，ｄ点で示されるノード間にＰＮ
Ｐ寄生トランジスタｑ１とＮＰＮ寄生トランジスタｑ２
からなる寄生サイリスタが形成される。この寄生サイリ
スタは、図７においては、電源電位ノードと接地電位ノ
ードとの間で点線で示すように形成される。すなわち、
通常のＩＣ回路とは別に寄生サイリスタ回路が図８に示
すＩＣ内に形成される。
タＱ４のベース、エミッタ、コレクタおよびキャパシタ
Ｘのみが示されており、その他の部分は省略してある。
このような構成において、ＩＣが小型化され、第１のＮ
-ウェル領域と第２のＮ-ウェル領域との間に介在するＰ
−ｓｕｂからなる分離層の間隔が狭くなると、ＩＣの内
部にａ点，ｂ点，ｃ点，ｄ点で示されるノード間にＰＮ
Ｐ寄生トランジスタｑ１とＮＰＮ寄生トランジスタｑ２
からなる寄生サイリスタが形成される。この寄生サイリ
スタは、図７においては、電源電位ノードと接地電位ノ
ードとの間で点線で示すように形成される。すなわち、
通常のＩＣ回路とは別に寄生サイリスタ回路が図８に示
すＩＣ内に形成される。
【０００７】この寄生サイリスタをより詳細に説明する
と、寄生トランジスタｑ１のエミッタには電源電位ノー
ドとの間に寄生抵抗ｒ１が接続され、寄生トランジスタ
ｑ１のベースと電源電位ノードとの間には寄生抵抗ｒ２
が接続される。さらに、寄生トランジスタｑ１のコレク
タとベースとの間には寄生抵抗ｒ３が接続される。寄生
トランジスタｑ１のコレクタとベースはそれぞれ寄生ト
ランジスタｑ２のベースおよびコレクタに接続される。
寄生トランジスタｑ２のベースには寄生抵抗ｒ４が接地
電位ノードとの間に接続され、エミッタは直接アースさ
れる。
と、寄生トランジスタｑ１のエミッタには電源電位ノー
ドとの間に寄生抵抗ｒ１が接続され、寄生トランジスタ
ｑ１のベースと電源電位ノードとの間には寄生抵抗ｒ２
が接続される。さらに、寄生トランジスタｑ１のコレク
タとベースとの間には寄生抵抗ｒ３が接続される。寄生
トランジスタｑ１のコレクタとベースはそれぞれ寄生ト
ランジスタｑ２のベースおよびコレクタに接続される。
寄生トランジスタｑ２のベースには寄生抵抗ｒ４が接地
電位ノードとの間に接続され、エミッタは直接アースさ
れる。
【０００８】次に、この寄生サイリスタの動作について
説明する。もし、何らかの原因で、例えば、雷による高
電圧等の原因で、電源電位ＶCCが瞬時に高電圧になった
とすると、その電圧は抵抗Ｒ２を介してトランジスタＱ
４のエミッタ（ａ点）に印加され、そのａ点から寄生抵
抗ｒ２、寄生抵抗ｒ３、寄生抵抗ｒ４を介して電流ｉ1
が流れる。もし、その電流ｉ1の値が大きく、寄生抵抗
ｒ２の電圧降下が寄生トランジスタｑ１のベース・エミ
ッタ間電圧ＶBE（約０．７Ｖ）より大きくなり、また、
寄生抵抗ｒ４の電圧降下が寄生トランジスタｑ２のベー
ス・エミッタ間電圧ＶBE（約０．７Ｖ）より大きくなっ
た場合には、寄生トランジスタｑ１および寄生トランジ
スタｑ２はともにオン状態になり、電源電位ＶCCノード
は寄生サイリスタを介して短絡されることになる。
説明する。もし、何らかの原因で、例えば、雷による高
電圧等の原因で、電源電位ＶCCが瞬時に高電圧になった
とすると、その電圧は抵抗Ｒ２を介してトランジスタＱ
４のエミッタ（ａ点）に印加され、そのａ点から寄生抵
抗ｒ２、寄生抵抗ｒ３、寄生抵抗ｒ４を介して電流ｉ1
が流れる。もし、その電流ｉ1の値が大きく、寄生抵抗
ｒ２の電圧降下が寄生トランジスタｑ１のベース・エミ
ッタ間電圧ＶBE（約０．７Ｖ）より大きくなり、また、
寄生抵抗ｒ４の電圧降下が寄生トランジスタｑ２のベー
ス・エミッタ間電圧ＶBE（約０．７Ｖ）より大きくなっ
た場合には、寄生トランジスタｑ１および寄生トランジ
スタｑ２はともにオン状態になり、電源電位ＶCCノード
は寄生サイリスタを介して短絡されることになる。
【０００９】
【発明が解決しようとする課題】以上説明したように、
従来の定電流回路においては、電源電位ノードに高電圧
が印加されたときに、寄生サイリスタによって、電源電
位ノードが短絡される問題点があった。そのためにトラ
ンジスタＱ１，Ｑ２，Ｑ３，Ｑ４から構成される定電流
回路の動作が停止する等、ＰＬＬ・ＩＣの動作に悪影響
を及ぼす弊害があった。
従来の定電流回路においては、電源電位ノードに高電圧
が印加されたときに、寄生サイリスタによって、電源電
位ノードが短絡される問題点があった。そのためにトラ
ンジスタＱ１，Ｑ２，Ｑ３，Ｑ４から構成される定電流
回路の動作が停止する等、ＰＬＬ・ＩＣの動作に悪影響
を及ぼす弊害があった。
【００１０】本発明は上記のような問題点を解決するた
めになされたもので、電源電位ノードに高電圧が印加さ
れたときでも、寄生サイリスタが動作しないようなラッ
チアップ対策を施した定電流回路を提供する。
めになされたもので、電源電位ノードに高電圧が印加さ
れたときでも、寄生サイリスタが動作しないようなラッ
チアップ対策を施した定電流回路を提供する。
【００１１】
【課題を解決するための手段】請求項１記載の発明は、
半導体基板の一主面に形成された第２の導電タイプのウ
ェル領域に形成された第１の導電タイプの第１のトラン
ジスタ対（Ｑ４，Ｑ３）で構成され、そのトランジスタ
対の各トランジスタのエミッタ電極を第１の電源電位ノ
ードに接続した第１のカレントミラー回路と、半導体基
板の一主面に形成された第２の導電タイプの第２のトラ
ンジスタ対（Ｑ１，Ｑ２）で構成され、そのトランジス
タ対の各トランジスタのエミッタ電極を第２の電源電位
ノードに接続し、各トランジスタのコレクタ電極を第１
のトランジスタ対の対応したトランジスタのコレクタ電
極に接続した第２のカレントミラー回路と、第１のトラ
ンジスタ対の両トランジスタのコレクタ電極間に接続さ
れ、半導体基板の一主面に第１のトランジスタ対の少な
くとも一方のトランジスタ（Ｑ４）が形成されるウェル
領域に隣接して形成された第２の導電タイプのウェル領
域に形成されるＭＯＳタイプのキャパシタとから構成さ
れる。
半導体基板の一主面に形成された第２の導電タイプのウ
ェル領域に形成された第１の導電タイプの第１のトラン
ジスタ対（Ｑ４，Ｑ３）で構成され、そのトランジスタ
対の各トランジスタのエミッタ電極を第１の電源電位ノ
ードに接続した第１のカレントミラー回路と、半導体基
板の一主面に形成された第２の導電タイプの第２のトラ
ンジスタ対（Ｑ１，Ｑ２）で構成され、そのトランジス
タ対の各トランジスタのエミッタ電極を第２の電源電位
ノードに接続し、各トランジスタのコレクタ電極を第１
のトランジスタ対の対応したトランジスタのコレクタ電
極に接続した第２のカレントミラー回路と、第１のトラ
ンジスタ対の両トランジスタのコレクタ電極間に接続さ
れ、半導体基板の一主面に第１のトランジスタ対の少な
くとも一方のトランジスタ（Ｑ４）が形成されるウェル
領域に隣接して形成された第２の導電タイプのウェル領
域に形成されるＭＯＳタイプのキャパシタとから構成さ
れる。
【００１２】請求項２記載の発明は、半導体基板の一主
面に形成された第２の導電タイプのウェル領域に形成さ
れた第１の導電タイプの第１のトランジスタ対（Ｑ４，
Ｑ３）で構成され、そのトランジスタ対の各トランジス
タのエミッタ電極を第１の電源電位ノードに接続した第
１のカレントミラー回路と、半導体基板の一主面に形成
された第２の導電タイプの第２のトランジスタ対（Ｑ
１，Ｑ２）で構成され、そのトランジスタ対の各トラン
ジスタのエミッタ電極を第２の電源電位ノードに接続
し、各トランジスタのコレクタ電極を第１のトランジス
タ対の対応したトランジスタのコレクタ電極に接続した
第２のカレントミラー回路と、第１のトランジスタ対の
両トランジスタのコレクタ電極間に接続され、半導体基
板の一主面に第１のトランジスタ対の少なくとも一方の
トランジスタ（Ｑ４）が形成されるウェル領域に隣接し
て形成された第２の導電タイプのウェル領域に形成され
るＭＯＳタイプのキャパシタと、第２のトランジスタ対
の一方のトランジスタ（Ｑ１）のエミッタ電極と第２の
電源電位ノードとの間に接続された抵抗素子とから構成
される。
面に形成された第２の導電タイプのウェル領域に形成さ
れた第１の導電タイプの第１のトランジスタ対（Ｑ４，
Ｑ３）で構成され、そのトランジスタ対の各トランジス
タのエミッタ電極を第１の電源電位ノードに接続した第
１のカレントミラー回路と、半導体基板の一主面に形成
された第２の導電タイプの第２のトランジスタ対（Ｑ
１，Ｑ２）で構成され、そのトランジスタ対の各トラン
ジスタのエミッタ電極を第２の電源電位ノードに接続
し、各トランジスタのコレクタ電極を第１のトランジス
タ対の対応したトランジスタのコレクタ電極に接続した
第２のカレントミラー回路と、第１のトランジスタ対の
両トランジスタのコレクタ電極間に接続され、半導体基
板の一主面に第１のトランジスタ対の少なくとも一方の
トランジスタ（Ｑ４）が形成されるウェル領域に隣接し
て形成された第２の導電タイプのウェル領域に形成され
るＭＯＳタイプのキャパシタと、第２のトランジスタ対
の一方のトランジスタ（Ｑ１）のエミッタ電極と第２の
電源電位ノードとの間に接続された抵抗素子とから構成
される。
【００１３】さらに、請求項３記載の発明においては、
抵抗ＲはＩＣ基板上に形成される構造を有する。
抵抗ＲはＩＣ基板上に形成される構造を有する。
【００１４】さらに、請求項４記載の発明においては、
請求項１または２のいずれかに記載の定電流回路におい
て、さらに、第１の導電タイプのトランジスタ（Ｑ５）
で構成され、そのトランジスタ（Ｑ５）のベースをトラ
ンジスタ（Ｑ４）のベースと接続し、そのトランジスタ
のエミッタ電極を第１の電源電位ノードに接続し、トラ
ンジスタ（Ｑ４）とカレントミラー接続されたカレント
ミラー回路を有し、そのトランジスタ（Ｑ５）のコレク
タから電流を吐き出すように構成される。
請求項１または２のいずれかに記載の定電流回路におい
て、さらに、第１の導電タイプのトランジスタ（Ｑ５）
で構成され、そのトランジスタ（Ｑ５）のベースをトラ
ンジスタ（Ｑ４）のベースと接続し、そのトランジスタ
のエミッタ電極を第１の電源電位ノードに接続し、トラ
ンジスタ（Ｑ４）とカレントミラー接続されたカレント
ミラー回路を有し、そのトランジスタ（Ｑ５）のコレク
タから電流を吐き出すように構成される。
【００１５】さらに、請求項５記載の発明においては、
請求項１または２のいずれかに記載の定電流回路におい
て、さらに、第２の導電タイプのトランジスタ（Ｑ８）
で構成され、そのトランジスタ（Ｑ８）のベースをトラ
ンジスタ（Ｑ１）のベースと接続し、そのトランジスタ
のエミッタ電極を第２の電源電位ノードに接続したカレ
ントミラー回路を有し、そのトランジスタ（Ｑ８）のコ
レクタから電流を引き込むように構成される。
請求項１または２のいずれかに記載の定電流回路におい
て、さらに、第２の導電タイプのトランジスタ（Ｑ８）
で構成され、そのトランジスタ（Ｑ８）のベースをトラ
ンジスタ（Ｑ１）のベースと接続し、そのトランジスタ
のエミッタ電極を第２の電源電位ノードに接続したカレ
ントミラー回路を有し、そのトランジスタ（Ｑ８）のコ
レクタから電流を引き込むように構成される。
【００１６】さらに、請求項６記載の発明においては、
請求項１または２のいずれかに記載の定電流回路におい
て、さらに、第１の導電タイプの第３のトランジスタ対
（Ｑ５，Ｑ６）で構成され、そのトランジスタ対（Ｑ
５，Ｑ６）のベースをトランジスタ（Ｑ４）のベースと
接続し、その各トランジスタのエミッタ電極を第１の電
源電位ノードに接続し、トランジスタ（Ｑ４）とカレン
トミラー接続された第３のカレントミラー回路と、第２
の導電タイプの第４のトランジスタ対（Ｑ７，Ｑ８）で
構成され、そのトランジスタ対（Ｑ７，Ｑ８）のベース
をトランジスタ（Ｑ１）のベースと接続し、トランジス
タ（Ｑ７）のコレクタをトランジスタ（Ｑ６）のコレク
タと接続し、各トランジスタのエミッタ電極を第２の電
源電位ノードに接続した第４のカレントミラー回路とを
有し、トランジスタ（Ｑ５）のコレクタから電流を吐き
出し、トランジスタ（Ｑ８）のコレクタから電流を引き
込むように構成される。
請求項１または２のいずれかに記載の定電流回路におい
て、さらに、第１の導電タイプの第３のトランジスタ対
（Ｑ５，Ｑ６）で構成され、そのトランジスタ対（Ｑ
５，Ｑ６）のベースをトランジスタ（Ｑ４）のベースと
接続し、その各トランジスタのエミッタ電極を第１の電
源電位ノードに接続し、トランジスタ（Ｑ４）とカレン
トミラー接続された第３のカレントミラー回路と、第２
の導電タイプの第４のトランジスタ対（Ｑ７，Ｑ８）で
構成され、そのトランジスタ対（Ｑ７，Ｑ８）のベース
をトランジスタ（Ｑ１）のベースと接続し、トランジス
タ（Ｑ７）のコレクタをトランジスタ（Ｑ６）のコレク
タと接続し、各トランジスタのエミッタ電極を第２の電
源電位ノードに接続した第４のカレントミラー回路とを
有し、トランジスタ（Ｑ５）のコレクタから電流を吐き
出し、トランジスタ（Ｑ８）のコレクタから電流を引き
込むように構成される。
【００１７】
実施の形態１．以下、本発明の実施の形態１を図１につ
いて説明する。図１は、本発明の実施の形態１による定
電流回路の構成を示す図である。図１において、Ｄ１
は、そのアノード電極がトランジスタＱ４のコレクタ電
極に、そのカソード電極がトランジスタＱ１のコレクタ
電極に接続されたダイオードであり、この実施の形態に
おいてはＮＰＮトランジスタと同様な構造に形成され、
エミッタ電極をアノード電極に、ベース電極とエミッタ
電極とを共通接続してカソード電極としている。Ｘは、
ＭＯＳキャパシタであり、Ｐ−ｓｕｂから分離されたＮ
-ウェル領域の上に構成され、その一方の電極は半導体
基板の一主面側（図１中では（Ｎ）と表記される）に形
成され、他方の電極は半導体基板の一主面に誘電体膜を
介した導電体層に形成される。このキャパシタＸは発振
防止用のキャパシタであり、一方の電極がトランジスタ
Ｑ４のコレクタ電極に他方の電極がトランジスタＱ２の
ベース電極とコレクタ電極に接続されている。図７の従
来例と同一または類似の部分には同一符号を付してその
重複説明を省略する。図２は、図１の定電流回路のＩＣ
の実際の構造を示す図である。
いて説明する。図１は、本発明の実施の形態１による定
電流回路の構成を示す図である。図１において、Ｄ１
は、そのアノード電極がトランジスタＱ４のコレクタ電
極に、そのカソード電極がトランジスタＱ１のコレクタ
電極に接続されたダイオードであり、この実施の形態に
おいてはＮＰＮトランジスタと同様な構造に形成され、
エミッタ電極をアノード電極に、ベース電極とエミッタ
電極とを共通接続してカソード電極としている。Ｘは、
ＭＯＳキャパシタであり、Ｐ−ｓｕｂから分離されたＮ
-ウェル領域の上に構成され、その一方の電極は半導体
基板の一主面側（図１中では（Ｎ）と表記される）に形
成され、他方の電極は半導体基板の一主面に誘電体膜を
介した導電体層に形成される。このキャパシタＸは発振
防止用のキャパシタであり、一方の電極がトランジスタ
Ｑ４のコレクタ電極に他方の電極がトランジスタＱ２の
ベース電極とコレクタ電極に接続されている。図７の従
来例と同一または類似の部分には同一符号を付してその
重複説明を省略する。図２は、図１の定電流回路のＩＣ
の実際の構造を示す図である。
【００１８】図２においては、ラテラル構造によって半
導体基板上に形成されたトランジスタＱ４、ダイオード
Ｄ１、トランジスタＱ１およびキャパシタＸのみが示さ
れており、その他の部分は省略してある。このような構
造において、ＩＣが小型化され、第１のＮ-ウェル領域
と第２のＮ-ウェル領域との間に介在するＰ−ｓｕｂか
らなる分離層の間隔が狭くなると、図２に示すＩＣの内
部にａ点，ｂ点，ｃ点，ｄ点で示されるノード間にＰＮ
Ｐ寄生トランジスタｑ１とＮＰＮ寄生トランジスタｑ２
からなる寄生サイリスタが形成される。この寄生サイリ
スタは、図１においては、トランジスタＱ４のエミッタ
電極ａ点とトランジスタＱ１のエミッタ（接地電位ノー
ド）との間に点線で示すように形成される。すなわち、
通常のＩＣ回路とは別に寄生サイリスタ回路が形成され
る。
導体基板上に形成されたトランジスタＱ４、ダイオード
Ｄ１、トランジスタＱ１およびキャパシタＸのみが示さ
れており、その他の部分は省略してある。このような構
造において、ＩＣが小型化され、第１のＮ-ウェル領域
と第２のＮ-ウェル領域との間に介在するＰ−ｓｕｂか
らなる分離層の間隔が狭くなると、図２に示すＩＣの内
部にａ点，ｂ点，ｃ点，ｄ点で示されるノード間にＰＮ
Ｐ寄生トランジスタｑ１とＮＰＮ寄生トランジスタｑ２
からなる寄生サイリスタが形成される。この寄生サイリ
スタは、図１においては、トランジスタＱ４のエミッタ
電極ａ点とトランジスタＱ１のエミッタ（接地電位ノー
ド）との間に点線で示すように形成される。すなわち、
通常のＩＣ回路とは別に寄生サイリスタ回路が形成され
る。
【００１９】この寄生サイリスタは図８の構成と同様で
あるが、従来例の図８においては、寄生サイリスタ中の
寄生トランジスタｑ２のエミッタが直接アースされてい
るが、本発明においては、寄生トランジスタｑ２のエミ
ッタがトランジスタＱ１を介してアースされていること
が従来例との大きな違いである。
あるが、従来例の図８においては、寄生サイリスタ中の
寄生トランジスタｑ２のエミッタが直接アースされてい
るが、本発明においては、寄生トランジスタｑ２のエミ
ッタがトランジスタＱ１を介してアースされていること
が従来例との大きな違いである。
【００２０】以下に本発明をより詳細に説明する。寄生
トランジスタｑ１のエミッタにはノード（ａ点）との間
に寄生抵抗ｒ１が接続され、寄生トランジスタｑ１のベ
ースとノード（ａ点）との間には寄生抵抗ｒ２が接続さ
れる。さらに、寄生トランジスタｑ１のコレクタとベー
スとの間には寄生抵抗ｒ３が接続される。寄生トランジ
スタｑ１のコレクタとベースはそれぞれ寄生トランジス
タｑ２のベースとコレクタに接続される。寄生トランジ
スタｑ２のベースは寄生抵抗ｒ４を介して接地電位ノー
ドに接続される。寄生トランジスタｑ２のエミッタはト
ランジスタＱ１のベースエミッタ間を介してアースされ
る
トランジスタｑ１のエミッタにはノード（ａ点）との間
に寄生抵抗ｒ１が接続され、寄生トランジスタｑ１のベ
ースとノード（ａ点）との間には寄生抵抗ｒ２が接続さ
れる。さらに、寄生トランジスタｑ１のコレクタとベー
スとの間には寄生抵抗ｒ３が接続される。寄生トランジ
スタｑ１のコレクタとベースはそれぞれ寄生トランジス
タｑ２のベースとコレクタに接続される。寄生トランジ
スタｑ２のベースは寄生抵抗ｒ４を介して接地電位ノー
ドに接続される。寄生トランジスタｑ２のエミッタはト
ランジスタＱ１のベースエミッタ間を介してアースされ
る
【００２１】次に、この寄生サイリスタの動作について
説明する。もし、何らかの原因で、たとえば、雷による
高電圧等の原因で、電源電位ＶCCが瞬時に高電圧になっ
たとすると、その電圧はＲ２を介してａ点に印加され、
寄生抵抗ｒ２、寄生抵抗ｒ３、寄生抵抗ｒ４を介して電
流ｉ1が流れる。従って、寄生抵抗ｒ２の電圧降下は電
流ｉ1×ｒ２の値になり、一方、寄生抵抗ｒ４の電圧降
下は電流ｉ1×ｒ４の値になる。
説明する。もし、何らかの原因で、たとえば、雷による
高電圧等の原因で、電源電位ＶCCが瞬時に高電圧になっ
たとすると、その電圧はＲ２を介してａ点に印加され、
寄生抵抗ｒ２、寄生抵抗ｒ３、寄生抵抗ｒ４を介して電
流ｉ1が流れる。従って、寄生抵抗ｒ２の電圧降下は電
流ｉ1×ｒ２の値になり、一方、寄生抵抗ｒ４の電圧降
下は電流ｉ1×ｒ４の値になる。
【００２２】図１において、寄生トランジスタｑ１がオ
ンになる条件は、寄生抵抗ｒ２の電圧降下が寄生トラン
ジスタｑ１のＶBEより大きくなる場合であり、この関係
は図７の場合と同じである。しかしながら、寄生トラン
ジスタｑ２がオンになる条件である寄生抵抗ｒ４の電圧
降下が２ＶBE（寄生トランジスタｑ２のベース・エミッ
タ間電圧ＶBE＋トランジスタＱ１のベースとエミッタ間
の電圧ＶBEの和の電圧）より大きくなる条件は図７の場
合と異なる。すなわち、トランジスタＱ１のエミッタ・
ベース間電圧ＶBE（約０．７Ｖ）が寄生トランジスタｑ
２のエミッタ側に接続されているので、その分だけ寄生
トランジスタｑ２のベース電位（ｃ点）が高くならなけ
れば寄生トランジスタｑ２はオンしないので、寄生サイ
リスタの動作はしにくくなる。このように、本発明の実
施の形態１においては、寄生サイリスタｑ２のエミッタ
がトランジスタＱ１のベース・エミッタ間を介してアー
スされることによって、寄生サイリスタのラッチアップ
が発生しにくい定電流回路を提供できる。
ンになる条件は、寄生抵抗ｒ２の電圧降下が寄生トラン
ジスタｑ１のＶBEより大きくなる場合であり、この関係
は図７の場合と同じである。しかしながら、寄生トラン
ジスタｑ２がオンになる条件である寄生抵抗ｒ４の電圧
降下が２ＶBE（寄生トランジスタｑ２のベース・エミッ
タ間電圧ＶBE＋トランジスタＱ１のベースとエミッタ間
の電圧ＶBEの和の電圧）より大きくなる条件は図７の場
合と異なる。すなわち、トランジスタＱ１のエミッタ・
ベース間電圧ＶBE（約０．７Ｖ）が寄生トランジスタｑ
２のエミッタ側に接続されているので、その分だけ寄生
トランジスタｑ２のベース電位（ｃ点）が高くならなけ
れば寄生トランジスタｑ２はオンしないので、寄生サイ
リスタの動作はしにくくなる。このように、本発明の実
施の形態１においては、寄生サイリスタｑ２のエミッタ
がトランジスタＱ１のベース・エミッタ間を介してアー
スされることによって、寄生サイリスタのラッチアップ
が発生しにくい定電流回路を提供できる。
【００２３】実施の形態２．図３は、本発明の実施の形
態２によるラッチアップ防止用の定電流回路の構成を示
す図である。図３において、Ｄ１はダイオード、Ｘはキ
ャパシタ、ＲはトランジスタＱ１のエミッタ電極と接地
電位ノードとの間に接続された抵抗である。Ｘは、ＭＯ
Ｓキャパシタであり、Ｐ−ｓｕｂから分離されたＮ-ウ
ェル領域の上に構成され、その一方の電極は半導体基板
の一主面側（図３中では（Ｎ）と表記される）に形成さ
れ、他方の電極は半導体基板の一主面に誘電体膜を介し
た導電体層に形成される。このキャパシタＸは発振防止
用のキャパシタであり、一方の電極がトランジスタＱ４
のコレクタ電極に他方の電極がトランジスタＱ２のベー
ス電極とコレクタ電極に接続されている。図３において
は、図７の従来例と同一または類似の部分には同一符号
を付してその重複説明を省略する。図４は、図３の定電
流回路の一点鎖線で囲まれた部分のＩＣ上の実際の構造
を示す図である。
態２によるラッチアップ防止用の定電流回路の構成を示
す図である。図３において、Ｄ１はダイオード、Ｘはキ
ャパシタ、ＲはトランジスタＱ１のエミッタ電極と接地
電位ノードとの間に接続された抵抗である。Ｘは、ＭＯ
Ｓキャパシタであり、Ｐ−ｓｕｂから分離されたＮ-ウ
ェル領域の上に構成され、その一方の電極は半導体基板
の一主面側（図３中では（Ｎ）と表記される）に形成さ
れ、他方の電極は半導体基板の一主面に誘電体膜を介し
た導電体層に形成される。このキャパシタＸは発振防止
用のキャパシタであり、一方の電極がトランジスタＱ４
のコレクタ電極に他方の電極がトランジスタＱ２のベー
ス電極とコレクタ電極に接続されている。図３において
は、図７の従来例と同一または類似の部分には同一符号
を付してその重複説明を省略する。図４は、図３の定電
流回路の一点鎖線で囲まれた部分のＩＣ上の実際の構造
を示す図である。
【００２４】図４においては、トランジスタＱ４、ダイ
オードＤ１、トランジスタＱ１、キャパシタＸおよび抵
抗Ｒのみが示されており、その他の部分は省略してあ
る。このような構成において、ＩＣが小型化され、第１
のＮ-ウェル領域と第２のＮ-ウェル領域との間に介在す
るＰ−ｓｕｂからなる分離層の間隔が狭くなると、図４
に示すＩＣの内部にａ点，ｂ点，ｃ点，ｄ点で示される
ノード間にＰＮＰ寄生トランジスタｑ１とＮＰＮ寄生ト
ランジスタｑ２からなる寄生サイリスタが形成される。
この寄生サイリスタは、図３において、電源電位ノード
と接地電位ノードとの間で点線で示すように表される。
すなわち、通常のＩＣ回路とは別に寄生サイリスタ回路
が形成される。
オードＤ１、トランジスタＱ１、キャパシタＸおよび抵
抗Ｒのみが示されており、その他の部分は省略してあ
る。このような構成において、ＩＣが小型化され、第１
のＮ-ウェル領域と第２のＮ-ウェル領域との間に介在す
るＰ−ｓｕｂからなる分離層の間隔が狭くなると、図４
に示すＩＣの内部にａ点，ｂ点，ｃ点，ｄ点で示される
ノード間にＰＮＰ寄生トランジスタｑ１とＮＰＮ寄生ト
ランジスタｑ２からなる寄生サイリスタが形成される。
この寄生サイリスタは、図３において、電源電位ノード
と接地電位ノードとの間で点線で示すように表される。
すなわち、通常のＩＣ回路とは別に寄生サイリスタ回路
が形成される。
【００２５】この寄生サイリスタをより詳細に説明する
と、寄生トランジスタｑ１のエミッタにはノード（ａ
点）との間に寄生抵抗ｒ１が接続され、寄生トランジス
タｑ１のベースとノード（ａ点）との間には寄生抵抗ｒ
２が接続される。さらに、寄生トランジスタｑ１のコレ
クタとベースとの間には寄生抵抗ｒ３が接続される。寄
生トランジスタｑ１のエミッタとベースはそれぞれ寄生
トランジスタｑ２のベースとコレクタに接続される。寄
生トランジスタｑ２のベースには寄生抵抗ｒ４が接地電
位ノードとの間に接続され、エミッタはトランジスタＱ
１のベース・エミッタ間および抵抗Ｒを介してアースさ
れる。
と、寄生トランジスタｑ１のエミッタにはノード（ａ
点）との間に寄生抵抗ｒ１が接続され、寄生トランジス
タｑ１のベースとノード（ａ点）との間には寄生抵抗ｒ
２が接続される。さらに、寄生トランジスタｑ１のコレ
クタとベースとの間には寄生抵抗ｒ３が接続される。寄
生トランジスタｑ１のエミッタとベースはそれぞれ寄生
トランジスタｑ２のベースとコレクタに接続される。寄
生トランジスタｑ２のベースには寄生抵抗ｒ４が接地電
位ノードとの間に接続され、エミッタはトランジスタＱ
１のベース・エミッタ間および抵抗Ｒを介してアースさ
れる。
【００２６】次に、この寄生サイリスタの動作について
説明する。もし、何らかの原因で、例えば、雷による高
電圧等の原因で、電源電位ＶCCが瞬時に高電圧になった
とすると、その電圧はＲ２を介してａ点に印加され、寄
生抵抗ｒ２、寄生抵抗ｒ３、寄生抵抗ｒ４を介して電流
ｉ1が流れる。従って、寄生抵抗ｒ２の電圧降下は電流
ｉ1×ｒ２の値になり、一方、寄生抵抗ｒ４の電圧降下
は電流ｉ1×ｒ４の値になる。
説明する。もし、何らかの原因で、例えば、雷による高
電圧等の原因で、電源電位ＶCCが瞬時に高電圧になった
とすると、その電圧はＲ２を介してａ点に印加され、寄
生抵抗ｒ２、寄生抵抗ｒ３、寄生抵抗ｒ４を介して電流
ｉ1が流れる。従って、寄生抵抗ｒ２の電圧降下は電流
ｉ1×ｒ２の値になり、一方、寄生抵抗ｒ４の電圧降下
は電流ｉ1×ｒ４の値になる。
【００２７】図３において、寄生トランジスタｑ１がオ
ンになる条件は、寄生抵抗ｒ２の電圧降下が寄生トラン
ジスタｑ１のＶBEより大きくなる場合であり、この関係
は図７の場合と同じである。しかしながら、寄生トラン
ジスタｑ２がオンになる条件すなわち、寄生抵抗ｒ４の
電圧降下が寄生トランジスタｑ２のベース・エミッタ間
電圧ＶBE＋トランジスタＱ１のベースとエミッタ間の電
圧ＶBE＋抵抗Ｒの電圧降下ＶRの和の電圧より大きくな
る条件は図７の場合と異なる。すなわち、トランジスタ
Ｑ１のベース・エミッタ間電圧ＶBE（約０．７Ｖ）およ
び抵抗Ｒが寄生トランジスタｑ２のエミッタ側に接続さ
れているので、その分だけ寄生トランジスタｑ２のベー
ス電位（ｃ点）が高くならなければ寄生トランジスタｑ
２はオンにならないので、寄生サイリスタの動作はしに
くくなる。このように、本発明の実施の形態２において
は、寄生サイリスタｑ２のエミッタがトランジスタＱ１
のベース・エミッタ間および抵抗Ｒを介してアースされ
ることによって、寄生サイリスタのラッチアップが発生
しにくい定電流回路を提供する。
ンになる条件は、寄生抵抗ｒ２の電圧降下が寄生トラン
ジスタｑ１のＶBEより大きくなる場合であり、この関係
は図７の場合と同じである。しかしながら、寄生トラン
ジスタｑ２がオンになる条件すなわち、寄生抵抗ｒ４の
電圧降下が寄生トランジスタｑ２のベース・エミッタ間
電圧ＶBE＋トランジスタＱ１のベースとエミッタ間の電
圧ＶBE＋抵抗Ｒの電圧降下ＶRの和の電圧より大きくな
る条件は図７の場合と異なる。すなわち、トランジスタ
Ｑ１のベース・エミッタ間電圧ＶBE（約０．７Ｖ）およ
び抵抗Ｒが寄生トランジスタｑ２のエミッタ側に接続さ
れているので、その分だけ寄生トランジスタｑ２のベー
ス電位（ｃ点）が高くならなければ寄生トランジスタｑ
２はオンにならないので、寄生サイリスタの動作はしに
くくなる。このように、本発明の実施の形態２において
は、寄生サイリスタｑ２のエミッタがトランジスタＱ１
のベース・エミッタ間および抵抗Ｒを介してアースされ
ることによって、寄生サイリスタのラッチアップが発生
しにくい定電流回路を提供する。
【００２８】実施の形態３．実施の形態３の回路は、実
施の形態１におけるトランジスタＱ１〜Ｑ４で構成され
る定電流回路を電流引き込み用に使用できるようにした
回路である。実施の形態４においては、トランジスタＱ
１〜Ｑ４で構成される定電流回路と組み合わせることに
よってラッチアップ対策が行える定電流回路を提供す
る。
施の形態１におけるトランジスタＱ１〜Ｑ４で構成され
る定電流回路を電流引き込み用に使用できるようにした
回路である。実施の形態４においては、トランジスタＱ
１〜Ｑ４で構成される定電流回路と組み合わせることに
よってラッチアップ対策が行える定電流回路を提供す
る。
【００２９】図５は、本発明の実施の形態３によるラッ
チアップ対策用定電流回路の構成を示す図である。図５
は、図１の回路の第１のＰＮＰタイプの第１のトランジ
スタ対（Ｑ４，Ｑ３）およびＮＰＮタイプの第２のトラ
ンジスタ対（Ｑ１，Ｑ２）から構成される基本回路に、
ＮＰＮタイプのトランジスタ（Ｑ８）で構成され、その
トランジスタ（Ｑ８）のベースをトランジスタ（Ｑ１）
のベースと接続し、そのトランジスタのエミッタ電極を
抵抗Ｒ７を介してアース電位に接続したカレントミラー
回路を追加する。図５においては、図１と同一または類
似の部分には同一符号を付してその重複説明を省略す
る。
チアップ対策用定電流回路の構成を示す図である。図５
は、図１の回路の第１のＰＮＰタイプの第１のトランジ
スタ対（Ｑ４，Ｑ３）およびＮＰＮタイプの第２のトラ
ンジスタ対（Ｑ１，Ｑ２）から構成される基本回路に、
ＮＰＮタイプのトランジスタ（Ｑ８）で構成され、その
トランジスタ（Ｑ８）のベースをトランジスタ（Ｑ１）
のベースと接続し、そのトランジスタのエミッタ電極を
抵抗Ｒ７を介してアース電位に接続したカレントミラー
回路を追加する。図５においては、図１と同一または類
似の部分には同一符号を付してその重複説明を省略す
る。
【００３０】実施の形態３の回路は、実施の形態１にお
けるトランジスタＱ１〜Ｑ４で構成される定電流回路を
電流引き込み用として使用できるようにした回路であ
り、トランジスタ（Ｑ８）とカレントミラー接続された
トランジスタＱ１の電流に等しい電流をＱ８のコレクタ
から引き込むように動作する。このように構成すること
によって、実施の形態１と同様に、電源電位ノード側に
高電圧が印加された場合でも、実施の形態１で説明した
のと同様にトランジスタＱ１〜Ｑ４で構成される定電流
回路が動作停止するのを防止できる。
けるトランジスタＱ１〜Ｑ４で構成される定電流回路を
電流引き込み用として使用できるようにした回路であ
り、トランジスタ（Ｑ８）とカレントミラー接続された
トランジスタＱ１の電流に等しい電流をＱ８のコレクタ
から引き込むように動作する。このように構成すること
によって、実施の形態１と同様に、電源電位ノード側に
高電圧が印加された場合でも、実施の形態１で説明した
のと同様にトランジスタＱ１〜Ｑ４で構成される定電流
回路が動作停止するのを防止できる。
【００３１】実施の形態４．実施の形態４の回路は、実
施の形態１におけるトランジスタＱ１〜Ｑ４で構成され
る定電流回路を電流吐き出し用のみでなく電流引き込み
用にも使用できるようにした回路である。実施の形態４
においては、トランジスタＱ１〜Ｑ４で構成される定電
流回路と組み合わせることによってラッチアップ対策が
行える定電流回路を提供する。
施の形態１におけるトランジスタＱ１〜Ｑ４で構成され
る定電流回路を電流吐き出し用のみでなく電流引き込み
用にも使用できるようにした回路である。実施の形態４
においては、トランジスタＱ１〜Ｑ４で構成される定電
流回路と組み合わせることによってラッチアップ対策が
行える定電流回路を提供する。
【００３２】図６は、本発明の実施の形態４によるラッ
チアップ対策用定電流回路の構成を示す図である。図６
は、図１の回路のトランジスタＱ５の部分をトランジス
タＱ６，Ｑ５で構成される第１のカレントミラー回路で
置き換え、さらに、トランジスタＱ７，Ｑ８で構成され
る第２のカレントミラー回路が追加される。一方、トラ
ンジスタＱ７，Ｑ８から構成される第２のカレントミラ
ー回路は、トランジスタＱ８から電流を引き込むために
用いられる。図６においては、図１と同一または類似の
部分には同一符号を付してその重複説明を省略する。
チアップ対策用定電流回路の構成を示す図である。図６
は、図１の回路のトランジスタＱ５の部分をトランジス
タＱ６，Ｑ５で構成される第１のカレントミラー回路で
置き換え、さらに、トランジスタＱ７，Ｑ８で構成され
る第２のカレントミラー回路が追加される。一方、トラ
ンジスタＱ７，Ｑ８から構成される第２のカレントミラ
ー回路は、トランジスタＱ８から電流を引き込むために
用いられる。図６においては、図１と同一または類似の
部分には同一符号を付してその重複説明を省略する。
【００３３】トランジスタＱ６，Ｑ５はトランジスタＱ
４とカレントミラー接続されており、トランジスタＱ５
とカレントミラー接続されたトランジスタＱ４の電流に
等しい電流をＱ５のコレクタから吐き出すように動作す
る。一方、トランジスタ対Ｑ７，Ｑ８からなるカレント
ミラー回路は、トランジスタＱ７のコレクタがトランジ
スタＱ６のコレクタと接続され、トランジスタＱ６と同
一の電流がトランジスタＱ７に流れる。トランジスタＱ
６はトランジスタＱ４とカレントミラー接続されている
ので、結果的には、トランジスタＱ８のコレクタから引
き込む電流はトランジスタＱ４の電流に等しい電流とな
るように動作する。このような回路においても、実施の
形態１と同様に、電源電位ノード側に高電圧が印加され
た場合、実施の形態１で説明したのと同様にトランジス
タＱ１〜Ｑ４で構成される定電流回路が動作停止するの
を防止できる。
４とカレントミラー接続されており、トランジスタＱ５
とカレントミラー接続されたトランジスタＱ４の電流に
等しい電流をＱ５のコレクタから吐き出すように動作す
る。一方、トランジスタ対Ｑ７，Ｑ８からなるカレント
ミラー回路は、トランジスタＱ７のコレクタがトランジ
スタＱ６のコレクタと接続され、トランジスタＱ６と同
一の電流がトランジスタＱ７に流れる。トランジスタＱ
６はトランジスタＱ４とカレントミラー接続されている
ので、結果的には、トランジスタＱ８のコレクタから引
き込む電流はトランジスタＱ４の電流に等しい電流とな
るように動作する。このような回路においても、実施の
形態１と同様に、電源電位ノード側に高電圧が印加され
た場合、実施の形態１で説明したのと同様にトランジス
タＱ１〜Ｑ４で構成される定電流回路が動作停止するの
を防止できる。
【００３４】
【発明の効果】請求項１記載の発明は、第１のトランジ
スタ対（Ｑ４，Ｑ３）で構成された第１のカレントミラ
ー回路と、第２のトランジスタ対（Ｑ１，Ｑ２）で構成
された第２のカレントミラー回路と、第１のトランジス
タ対の両トランジスタのコレクタ電極間に接続され、半
導体基板の一主面に第１のトランジスタ対の少なくとも
一方のトランジスタ（Ｑ４）が形成されるウェル領域に
隣接して形成されたウェル領域に形成されるＭＯＳタイ
プのキャパシタとから構成されるので、寄生サイリスタ
が動作する電圧が上昇し、そのために、雷等によって外
部から高電圧が入力し電源電位ＶCCが瞬時に上昇したと
しても、寄生サイリスタが動作しにくくなり、ＩＣ回路
の短絡を防止することができる。
スタ対（Ｑ４，Ｑ３）で構成された第１のカレントミラ
ー回路と、第２のトランジスタ対（Ｑ１，Ｑ２）で構成
された第２のカレントミラー回路と、第１のトランジス
タ対の両トランジスタのコレクタ電極間に接続され、半
導体基板の一主面に第１のトランジスタ対の少なくとも
一方のトランジスタ（Ｑ４）が形成されるウェル領域に
隣接して形成されたウェル領域に形成されるＭＯＳタイ
プのキャパシタとから構成されるので、寄生サイリスタ
が動作する電圧が上昇し、そのために、雷等によって外
部から高電圧が入力し電源電位ＶCCが瞬時に上昇したと
しても、寄生サイリスタが動作しにくくなり、ＩＣ回路
の短絡を防止することができる。
【００３５】さらに、請求項２記載の発明は、請求項１
記載の発明の構成要素の他に、第２のトランジスタ対の
一方のトランジスタ（Ｑ１）のエミッタ電極と第２の電
源電位ノードとの間に接続された抵抗素子を有するよう
に構成されるので、その抵抗素子による電圧降下によっ
て、寄生サイリスタが動作する電圧が上昇し、そのため
に、雷等によって外部から高電圧が入力し電源電位が瞬
時に上昇したとしても、寄生サイリスタが動作しにくく
なり、ＩＣ回路の短絡を防止することができる。
記載の発明の構成要素の他に、第２のトランジスタ対の
一方のトランジスタ（Ｑ１）のエミッタ電極と第２の電
源電位ノードとの間に接続された抵抗素子を有するよう
に構成されるので、その抵抗素子による電圧降下によっ
て、寄生サイリスタが動作する電圧が上昇し、そのため
に、雷等によって外部から高電圧が入力し電源電位が瞬
時に上昇したとしても、寄生サイリスタが動作しにくく
なり、ＩＣ回路の短絡を防止することができる。
【００３６】さらに、請求項３記載の発明は、抵抗Ｒを
ＩＣ基板上に形成し、その一端をトランジスタ（Ｑ１）
のエミッタ電極に接続するように構成することによっ
て、簡単な構造で寄生サイリスタが動作する電圧を上昇
させることができる。
ＩＣ基板上に形成し、その一端をトランジスタ（Ｑ１）
のエミッタ電極に接続するように構成することによっ
て、簡単な構造で寄生サイリスタが動作する電圧を上昇
させることができる。
【００３７】さらに、請求項４記載の発明においては、
請求項１または２のいずれかに記載の定電流回路におい
て、さらに、第１の導電タイプのトランジスタ（Ｑ５）
で構成され、そのトランジスタ（Ｑ５）のベースをトラ
ンジスタ（Ｑ４）のベースと接続し、そのトランジスタ
のエミッタ電極を第１の電源電位ノードに接続し、トラ
ンジスタ（Ｑ４）とカレントミラー接続されたカレント
ミラー回路を有し、そのトランジスタ（Ｑ５）のコレク
タから電流を吐き出すように構成することによって、雷
等によって外部から高電圧が入力し電源電位が瞬時に上
昇したとしても、電流の吐き出しが安全にできる定電流
回路を提供できる。
請求項１または２のいずれかに記載の定電流回路におい
て、さらに、第１の導電タイプのトランジスタ（Ｑ５）
で構成され、そのトランジスタ（Ｑ５）のベースをトラ
ンジスタ（Ｑ４）のベースと接続し、そのトランジスタ
のエミッタ電極を第１の電源電位ノードに接続し、トラ
ンジスタ（Ｑ４）とカレントミラー接続されたカレント
ミラー回路を有し、そのトランジスタ（Ｑ５）のコレク
タから電流を吐き出すように構成することによって、雷
等によって外部から高電圧が入力し電源電位が瞬時に上
昇したとしても、電流の吐き出しが安全にできる定電流
回路を提供できる。
【００３８】さらに、請求項５記載の発明においては、
請求項１または２のいずれかに記載の定電流回路におい
て、さらに、第２の導電タイプのトランジスタ（Ｑ８）
で構成され、そのトランジスタ（Ｑ８）のベースをトラ
ンジスタ（Ｑ１）のベースと接続し、そのトランジスタ
のエミッタ電極を第２の電源電位ノードに接続したカレ
ントミラー回路を有し、そのトランジスタ（Ｑ８）のコ
レクタから電流を引き込むように構成することによっ
て、雷等によって外部から高電圧が入力し電源電位が瞬
時に上昇したとしても、電流の引き込みが安全にできる
定電流回路を提供できる。
請求項１または２のいずれかに記載の定電流回路におい
て、さらに、第２の導電タイプのトランジスタ（Ｑ８）
で構成され、そのトランジスタ（Ｑ８）のベースをトラ
ンジスタ（Ｑ１）のベースと接続し、そのトランジスタ
のエミッタ電極を第２の電源電位ノードに接続したカレ
ントミラー回路を有し、そのトランジスタ（Ｑ８）のコ
レクタから電流を引き込むように構成することによっ
て、雷等によって外部から高電圧が入力し電源電位が瞬
時に上昇したとしても、電流の引き込みが安全にできる
定電流回路を提供できる。
【００３９】さらに、請求項６記載の発明は、請求項１
または２のいずれかに記載の定電流回路において、さら
に、第３のトランジスタ対（Ｑ５，Ｑ６）で構成された
第３のカレントミラー回路と、第４のトランジスタ対
（Ｑ７，Ｑ８）で構成された第４のカレントミラー回路
とを有し、トランジスタ（Ｑ５）から電流を吐き出し、
トランジスタ（Ｑ８）から電流を引き込むように構成す
ることによって、雷等によって外部から高電圧が入力し
電源電位が瞬時に上昇したとしても、電流の吐き出し、
電流の引き込みが安全にできる定電流回路を提供でき
る。
または２のいずれかに記載の定電流回路において、さら
に、第３のトランジスタ対（Ｑ５，Ｑ６）で構成された
第３のカレントミラー回路と、第４のトランジスタ対
（Ｑ７，Ｑ８）で構成された第４のカレントミラー回路
とを有し、トランジスタ（Ｑ５）から電流を吐き出し、
トランジスタ（Ｑ８）から電流を引き込むように構成す
ることによって、雷等によって外部から高電圧が入力し
電源電位が瞬時に上昇したとしても、電流の吐き出し、
電流の引き込みが安全にできる定電流回路を提供でき
る。
【図１】 本発明の実施の形態１による定電流回路の構
成を示す図である。
成を示す図である。
【図２】 図１の定電流回路の一点鎖線で囲まれた部分
がＩＣ上に実際に形成される構造を拡大して示した図で
ある。
がＩＣ上に実際に形成される構造を拡大して示した図で
ある。
【図３】 本発明の実施の形態２による定電流回路の構
成を示す図である。
成を示す図である。
【図４】 図３の定電流回路の一点鎖線で囲まれた部分
がＩＣ上に実際に形成される構造を拡大して示した図で
ある。
がＩＣ上に実際に形成される構造を拡大して示した図で
ある。
【図５】 本発明の実施の形態３による定電流回路の構
成を示す図である。
成を示す図である。
【図６】 本発明の実施の形態４による定電流回路の構
成を示す図である。
成を示す図である。
【図７】 従来の定電流回路の構成を示す図である。
【図８】 図７中の定電流回路の一点鎖線で囲まれた部
分がＩＣ上に実際に形成される構造を拡大して示した図
である。
分がＩＣ上に実際に形成される構造を拡大して示した図
である。
【図９】 ＰＬＬ中に内蔵された定電流回路の位置づけ
を示す図である。
を示す図である。
Ｑ１〜Ｑ８ トランジスタ Ｑ４，Ｑ３ 第１のトランジスタ対 Ｑ１，Ｑ２ 第２のトランジスタ対 Ｑ５，Ｑ６ 第３のトランジスタ対 Ｑ７，Ｑ８ 第４のトランジスタ対 Ｒ，Ｒ１〜Ｒ７ 抵抗 ｑ１，ｑ２ 寄生トランジスタ ｒ１〜ｒ４ 寄生抵抗 Ｄ１ ダイオード Ｘ キャパシタ Ｎ 第２のＮ-ウェル中のＮ層（キャパシタＸの一方
の電極となる部分）
の電極となる部分）
Claims (6)
- 【請求項１】 半導体基板の一主面に形成された第２の
導電タイプのウェル領域に形成された第１の導電タイプ
の第１のトランジスタ対（Ｑ４，Ｑ３）で構成され、そ
のトランジスタ対の各トランジスタのエミッタ電極を第
１の電源電位ノードに接続した第１のカレントミラー回
路と、 前記半導体基板の一主面に形成された第２の導電タイプ
の第２のトランジスタ対（Ｑ１，Ｑ２）で構成され、そ
のトランジスタ対の各トランジスタのエミッタ電極を第
２の電源電位ノードに接続し、各トランジスタのコレク
タ電極を前記第１のトランジスタ対の対応したトランジ
スタのコレクタ電極に接続した第２のカレントミラー回
路と、 前記第１のトランジスタ対の両トランジスタのコレクタ
電極間に接続され、前記半導体基板の一主面に前記第１
のトランジスタ対の少なくとも一方のトランジスタ（Ｑ
４）が形成されるウェル領域に隣接して形成された第２
の導電タイプのウェル領域に形成されるＭＯＳタイプの
キャパシタと、を備えたことを特徴とする定電流回路。 - 【請求項２】 半導体基板の一主面に形成された第２の
導電タイプのウェル領域に形成された第１の導電タイプ
の第１のトランジスタ対（Ｑ４，Ｑ３）で構成され、そ
のトランジスタ対の各トランジスタのエミッタ電極を第
１の電源電位ノードに接続した第１のカレントミラー回
路と、 前記半導体基板の一主面に形成された第２の導電タイプ
の第２のトランジスタ対（Ｑ１，Ｑ２）で構成され、そ
のトランジスタ対の各トランジスタのエミッタ電極を第
２の電源電位ノードに接続し、各トランジスタのコレク
タ電極を前記第１のトランジスタ対の対応したトランジ
スタのコレクタ電極に接続した第２のカレントミラー回
路と、 前記第１のトランジスタ対の両トランジスタのコレクタ
電極間に接続され、前記半導体基板の一主面に前記第１
のトランジスタ対の少なくとも一方のトランジスタ（Ｑ
４）が形成されるウェル領域に隣接して形成された第２
の導電タイプのウェル領域に形成されるＭＯＳタイプの
キャパシタと、 前記第２のトランジスタ対の一方のトランジスタ（Ｑ
１）のエミッタ電極と前記第２の電源電位ノードとの間
に接続された抵抗素子と、を備えたことを特徴とする定
電流回路。 - 【請求項３】 請求項２記載の定電流回路において、 前記抵抗ＲはＩＣ基板上に形成されることを特徴とする
定電流回路。 - 【請求項４】 請求項１または２のいずれかに記載の定
電流回路において、さらに、 第１の導電タイプのトランジスタ（Ｑ５）で構成され、
そのトランジスタ（Ｑ５）のベースを前記トランジスタ
（Ｑ４）のベースと接続し、そのトランジスタのエミッ
タ電極を第１の電源電位ノードに接続し、前記トランジ
スタ（Ｑ４）とカレントミラー接続されたカレントミラ
ー回路とを有し、 そのトランジスタ（Ｑ５）のコレクタから電流を吐き出
すことを特徴とする定電流回路。 - 【請求項５】 請求項１または２のいずれかに記載の定
電流回路において、さらに、 第２の導電タイプのトランジスタ（Ｑ８）で構成され、
そのトランジスタ（Ｑ８）のベースを前記トランジスタ
（Ｑ１）のベースと接続し、そのトランジスタのエミッ
タ電極を第２の電源電位ノードに接続したカレントミラ
ー回路とを有し、 そのトランジスタ（Ｑ８）のコレクタから電流を引き込
むことを特徴とする定電流回路。 - 【請求項６】 請求項１または２のいずれかに記載の定
電流回路において、さらに、 第１の導電タイプの第３のトランジスタ対（Ｑ５，Ｑ
６）で構成され、そのトランジスタ対（Ｑ５，Ｑ６）の
ベースを前記トランジスタ（Ｑ４）のベースと接続し、
その各トランジスタのエミッタ電極を第１の電源電位ノ
ードに接続し、前記トランジスタ（Ｑ４）とカレントミ
ラー接続された第３のカレントミラー回路と、 第２の導電タイプの第４のトランジスタ対（Ｑ７，Ｑ
８）で構成され、そのトランジスタ対（Ｑ７，Ｑ８）の
ベースを前記トランジスタ（Ｑ１）のベースと接続し、
前記トランジスタ（Ｑ７）のコレクタを前記トランジス
タ（Ｑ６）のコレクタと接続し、各トランジスタのエミ
ッタ電極を第２の電源電位ノードに接続した第４のカレ
ントミラー回路とを有し、 前記トランジスタ（Ｑ５）のコレクタから電流を吐き出
し、前記トランジスタ（Ｑ８）のコレクタから電流を引
き込むことを特徴とする定電流回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7225152A JPH0969606A (ja) | 1995-09-01 | 1995-09-01 | 定電流回路 |
| US08/598,892 US5625282A (en) | 1995-09-01 | 1996-02-09 | Constant current circuit for preventing latch-up |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7225152A JPH0969606A (ja) | 1995-09-01 | 1995-09-01 | 定電流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0969606A true JPH0969606A (ja) | 1997-03-11 |
Family
ID=16824767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7225152A Pending JPH0969606A (ja) | 1995-09-01 | 1995-09-01 | 定電流回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5625282A (ja) |
| JP (1) | JPH0969606A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703478A (en) * | 1996-04-05 | 1997-12-30 | Motorola, Inc. | Current mirror circuit |
| US6137347A (en) * | 1998-11-04 | 2000-10-24 | Motorola, Ltd. | Mid supply reference generator |
| JP3289276B2 (ja) * | 1999-05-27 | 2002-06-04 | 日本電気株式会社 | 半導体装置 |
| KR100492095B1 (ko) * | 2003-02-24 | 2005-06-02 | 삼성전자주식회사 | 스타트업 회로를 갖는 바이어스회로 |
| DE502006001236D1 (de) * | 2006-02-03 | 2008-09-11 | Siemens Ag | Schaltung zur Kurzschluss- bzw. Überstromerkennung |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4792750A (en) * | 1987-04-13 | 1988-12-20 | Teledyne Industries, Inc. | Resistorless, precision current source |
| US4950976A (en) * | 1989-09-29 | 1990-08-21 | Westinghouse Electric Corp. | Current variation reduction for mosfet current sources |
| US5300765A (en) * | 1990-03-19 | 1994-04-05 | Mitsubishi Denki Kabushiki Kaisha | Memory card with latch-up protection |
| JP3058935B2 (ja) * | 1991-04-26 | 2000-07-04 | 株式会社東芝 | 基準電流発生回路 |
| US5481180A (en) * | 1991-09-30 | 1996-01-02 | Sgs-Thomson Microelectronics, Inc. | PTAT current source |
| JP2837080B2 (ja) * | 1993-11-16 | 1998-12-14 | シャープ株式会社 | 乗算回路 |
| US5410242A (en) * | 1994-01-26 | 1995-04-25 | Micrel, Inc. | Capacitor and resistor connection in low voltage current source for splitting poles |
-
1995
- 1995-09-01 JP JP7225152A patent/JPH0969606A/ja active Pending
-
1996
- 1996-02-09 US US08/598,892 patent/US5625282A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5625282A (en) | 1997-04-29 |
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