JPH1079472A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1079472A JPH1079472A JP8234942A JP23494296A JPH1079472A JP H1079472 A JPH1079472 A JP H1079472A JP 8234942 A JP8234942 A JP 8234942A JP 23494296 A JP23494296 A JP 23494296A JP H1079472 A JPH1079472 A JP H1079472A
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- 238000009792 diffusion process Methods 0.000 claims description 79
- 239000008188 pellet Substances 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 30
- 229910052710 silicon Inorganic materials 0.000 description 30
- 239000010703 silicon Substances 0.000 description 30
- 239000000758 substrate Substances 0.000 description 30
- 230000003071 parasitic effect Effects 0.000 description 9
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- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
-
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
- H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
- H02J7/0029—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with safety or protection devices or circuits
- H02J7/0034—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with safety or protection devices or circuits using reverse polarity correcting or protecting circuits
-
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H11/00—Emergency protective circuit arrangements for preventing the switching-on in case an undesired electric working condition might result
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
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Abstract
(57)【要約】
【課題】 極性を逆にして直流電源が接続された場合に
おいても、破壊することのない半導体集積回路を得る。 【解決手段】 バイポーラ型ＩＣからなる半導体集積回
路において、外部から供給される直流電源が、ｐｎｐト
ランジスタを介して上記バイポーラ型ＩＣにおける各素
子に供給され、該ｐｎｐトランジスタは、飽和領域で動
作するような大きさのベース電流が流されると共に、極
性を逆にして上記直流電源が接続された場合における上
記各素子の破壊を防止する。
おいても、破壊することのない半導体集積回路を得る。 【解決手段】 バイポーラ型ＩＣからなる半導体集積回
路において、外部から供給される直流電源が、ｐｎｐト
ランジスタを介して上記バイポーラ型ＩＣにおける各素
子に供給され、該ｐｎｐトランジスタは、飽和領域で動
作するような大きさのベース電流が流されると共に、極
性を逆にして上記直流電源が接続された場合における上
記各素子の破壊を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関するものであり、特にバイポーラ型ＩＣからなる半導
体集積回路において、電源逆接続に対する保護回路に関
するものである。
関するものであり、特にバイポーラ型ＩＣからなる半導
体集積回路において、電源逆接続に対する保護回路に関
するものである。
【０００２】
【従来の技術】図１０は、従来の半導体集積回路の一部
を示した回路図である。図１０において、バイポーラ型
ＩＣからなる半導体集積回路８０は、外部から直流電源
が供給される電源端子Ｖccに、ｎｐｎトランジスタ８１
のコレクタが接続され、該トランジスタ８１のエミッタ
はｐ形拡散抵抗８２を介して接地される。トランジスタ
８１のベースは、ｐｎｐトランジスタ８３及び８４のベ
ースにそれぞれ接続され、該ｐｎｐトランジスタ８３及
び８４のエミッタはそれぞれ電源端子Ｖccに接続されて
おり、ｐｎｐトランジスタ８４のベースとコレクタは接
続されている。
を示した回路図である。図１０において、バイポーラ型
ＩＣからなる半導体集積回路８０は、外部から直流電源
が供給される電源端子Ｖccに、ｎｐｎトランジスタ８１
のコレクタが接続され、該トランジスタ８１のエミッタ
はｐ形拡散抵抗８２を介して接地される。トランジスタ
８１のベースは、ｐｎｐトランジスタ８３及び８４のベ
ースにそれぞれ接続され、該ｐｎｐトランジスタ８３及
び８４のエミッタはそれぞれ電源端子Ｖccに接続されて
おり、ｐｎｐトランジスタ８４のベースとコレクタは接
続されている。
【０００３】
【発明が解決しようとする課題】ここで、上記図１０で
示した回路において、極性を逆にして直流電源が接続さ
れた場合について説明する。図１１は、上記ｎｐｎトラ
ンジスタ８１のチップ断面図であり、極性を逆にして上
記直流電源が接続された状態を示す図である。図１１に
おいて、ｎｐｎトランジスタ８１は、ｐ形シリコン基板
９０に形成された、ｎ+埋込層９１、ｎ-エピタキシャル
層９２、ベースをなすｐ形拡散層９３、エミッタをなす
ｎ+拡散層９４、及びコレクタの接点部分をなすｎ+拡散
層９５からなり、上記ｎ-エピタキシャル層９２及びｎ+
拡散層９５がコレクタをなす。
示した回路において、極性を逆にして直流電源が接続さ
れた場合について説明する。図１１は、上記ｎｐｎトラ
ンジスタ８１のチップ断面図であり、極性を逆にして上
記直流電源が接続された状態を示す図である。図１１に
おいて、ｎｐｎトランジスタ８１は、ｐ形シリコン基板
９０に形成された、ｎ+埋込層９１、ｎ-エピタキシャル
層９２、ベースをなすｐ形拡散層９３、エミッタをなす
ｎ+拡散層９４、及びコレクタの接点部分をなすｎ+拡散
層９５からなり、上記ｎ-エピタキシャル層９２及びｎ+
拡散層９５がコレクタをなす。
【０００４】ｐ形シリコン基板９０と、上記ｎ+埋込層
９１及びｎ-エピタキシャル層９２及びｎ+拡散層９５か
らなるｎ形領域とはｐｎ接合によるダイオードを形成し
ている。該ダイオードにおいて、ｐ形シリコン基板９０
がアノードをなし、上記ｎ形領域がカソードをなしてお
り、上記ダイオードは、ｐ形シリコン基板９０からｎ+
拡散層９５へ順方向にバイアスされたダイオードとな
る。このような状態で、極性を逆にして直流電源が接続
されると、ｐ形シリコン基板９０は、電源端子Ｖccに接
続され、上記ｎ+拡散層９５は接地されることから、電
源端子Ｖccが半導体集積回路８０内で接地され、半導体
集積回路８０が破壊されるという問題があった。
９１及びｎ-エピタキシャル層９２及びｎ+拡散層９５か
らなるｎ形領域とはｐｎ接合によるダイオードを形成し
ている。該ダイオードにおいて、ｐ形シリコン基板９０
がアノードをなし、上記ｎ形領域がカソードをなしてお
り、上記ダイオードは、ｐ形シリコン基板９０からｎ+
拡散層９５へ順方向にバイアスされたダイオードとな
る。このような状態で、極性を逆にして直流電源が接続
されると、ｐ形シリコン基板９０は、電源端子Ｖccに接
続され、上記ｎ+拡散層９５は接地されることから、電
源端子Ｖccが半導体集積回路８０内で接地され、半導体
集積回路８０が破壊されるという問題があった。
【０００５】次に、図１２は、上記ｐ形拡散抵抗８２の
チップ断面図であり、極性を逆にして上記直流電源が接
続されている状態を示した図である。図１２において、
ｐ形拡散抵抗８２は、ｐ形シリコン基板９０に形成され
た、ｎ+埋込層９６、ｎ-エピタキシャル層９７、抵抗体
をなすｐ形拡散層９８、及びｎ+拡散層９９からなる。
ｐ形シリコン基板９０と、上記ｎ+埋込層９６及びｎ-エ
ピタキシャル層９７及びｎ+拡散層９９からなるｎ形領
域とはｐｎ接合によるダイオードを形成している。
チップ断面図であり、極性を逆にして上記直流電源が接
続されている状態を示した図である。図１２において、
ｐ形拡散抵抗８２は、ｐ形シリコン基板９０に形成され
た、ｎ+埋込層９６、ｎ-エピタキシャル層９７、抵抗体
をなすｐ形拡散層９８、及びｎ+拡散層９９からなる。
ｐ形シリコン基板９０と、上記ｎ+埋込層９６及びｎ-エ
ピタキシャル層９７及びｎ+拡散層９９からなるｎ形領
域とはｐｎ接合によるダイオードを形成している。
【０００６】上記ダイオードにおいて、ｐ形シリコン基
板９０がアノードをなし、ｎ+埋込層９６及びｎ-エピタ
キシャル層９７及びｎ+拡散層９９からなるｎ形領域が
カソードをなしており、上記ダイオードは、ｐ形シリコ
ン基板９０からｎ+拡散層９９へ順方向にバイアスされ
たダイオードとなる。このような状態で、極性を逆にし
て直流電源が接続されると、ｐ形シリコン基板９０は、
電源端子Ｖccに接続され、上記ｎ+拡散層９９は接地さ
れることから、電源端子Ｖccが半導体集積回路８０内で
接地され、半導体集積回路８０が破壊されるという問題
があった。
板９０がアノードをなし、ｎ+埋込層９６及びｎ-エピタ
キシャル層９７及びｎ+拡散層９９からなるｎ形領域が
カソードをなしており、上記ダイオードは、ｐ形シリコ
ン基板９０からｎ+拡散層９９へ順方向にバイアスされ
たダイオードとなる。このような状態で、極性を逆にし
て直流電源が接続されると、ｐ形シリコン基板９０は、
電源端子Ｖccに接続され、上記ｎ+拡散層９９は接地さ
れることから、電源端子Ｖccが半導体集積回路８０内で
接地され、半導体集積回路８０が破壊されるという問題
があった。
【０００７】本発明は、上記のような問題を解決するた
めになされたものであり、例えば自動車のバッテリチャ
ージ時などに、誤って極性を逆にして直流電源が接続さ
れた場合においても、破壊することのない半導体集積回
路を得ることを目的とする。
めになされたものであり、例えば自動車のバッテリチャ
ージ時などに、誤って極性を逆にして直流電源が接続さ
れた場合においても、破壊することのない半導体集積回
路を得ることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、バイポーラ型
ＩＣからなる半導体集積回路においてなされたものであ
り、外部から供給される直流電源が、ｐｎｐトランジス
タを介してバイポーラ型ＩＣにおける各素子に供給さ
れ、該ｐｎｐトランジスタは、飽和領域で動作するよう
な大きさのベース電流が流されると共に、極性を逆にし
て上記直流電源が接続された場合における、上記各素子
の破壊を防止することを特徴とする半導体集積回路を提
供するものである。具体的には、上記ｐｎｐトランジス
タは、外部から直流電源の供給を受ける、上記バイポー
ラ型ＩＣ内におけるｎｐｎトランジスタのコレクタ及び
ｐ形拡散抵抗のｎ形領域に対して、外部からの直流電源
の供給を行うようにしたものである。
ＩＣからなる半導体集積回路においてなされたものであ
り、外部から供給される直流電源が、ｐｎｐトランジス
タを介してバイポーラ型ＩＣにおける各素子に供給さ
れ、該ｐｎｐトランジスタは、飽和領域で動作するよう
な大きさのベース電流が流されると共に、極性を逆にし
て上記直流電源が接続された場合における、上記各素子
の破壊を防止することを特徴とする半導体集積回路を提
供するものである。具体的には、上記ｐｎｐトランジス
タは、外部から直流電源の供給を受ける、上記バイポー
ラ型ＩＣ内におけるｎｐｎトランジスタのコレクタ及び
ｐ形拡散抵抗のｎ形領域に対して、外部からの直流電源
の供給を行うようにしたものである。
【０００９】また、上記ｐｎｐトランジスタを、上記バ
イポーラ型ＩＣ内に設けてもよく、上記ｐｎｐトランジ
スタのベースに定電流源を接続してもよい。更に、上記
ｐｎｐトランジスタとして、コレクタウォールが設けら
れたものを使用してもよい。
イポーラ型ＩＣ内に設けてもよく、上記ｐｎｐトランジ
スタのベースに定電流源を接続してもよい。更に、上記
ｐｎｐトランジスタとして、コレクタウォールが設けら
れたものを使用してもよい。
【００１０】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体集積回路の例を示した図である。図１において、
半導体集積回路１は、コレクタウォールリングを有する
ｐｎｐトランジスタ２と、定電流源３と、ｎｐｎトラン
ジスタ４，５と、ｐ形拡散抵抗６と、半導体集積回路で
形成された電子回路１０とからなる。なお、上記半導体
集積回路１はバイポーラ型ＩＣで形成されており、コレ
クタウォールリングはコレクタウォールをなす。
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体集積回路の例を示した図である。図１において、
半導体集積回路１は、コレクタウォールリングを有する
ｐｎｐトランジスタ２と、定電流源３と、ｎｐｎトラン
ジスタ４，５と、ｐ形拡散抵抗６と、半導体集積回路で
形成された電子回路１０とからなる。なお、上記半導体
集積回路１はバイポーラ型ＩＣで形成されており、コレ
クタウォールリングはコレクタウォールをなす。
【００１１】電子回路１０は、ｎｐｎトランジスタ１
１、ｐ形拡散抵抗１２及びｐｎｐトランジスタ１３，１
４等からなり、ｎｐｎトランジスタ１１のエミッタはｐ
形拡散抵抗１２を介して接地される。ｎｐｎトランジス
タ１１のベースは、ｐｎｐトランジスタ１３及び１４の
ベースにそれぞれ接続され、該ｐｎｐトランジスタ１３
及び１４のエミッタはそれぞれｎｐｎトランジスタ１１
のコレクタに接続されており、ｐｎｐトランジスタ１４
のベースとコレクタは接続されている。
１、ｐ形拡散抵抗１２及びｐｎｐトランジスタ１３，１
４等からなり、ｎｐｎトランジスタ１１のエミッタはｐ
形拡散抵抗１２を介して接地される。ｎｐｎトランジス
タ１１のベースは、ｐｎｐトランジスタ１３及び１４の
ベースにそれぞれ接続され、該ｐｎｐトランジスタ１３
及び１４のエミッタはそれぞれｎｐｎトランジスタ１１
のコレクタに接続されており、ｐｎｐトランジスタ１４
のベースとコレクタは接続されている。
【００１２】なお、上記電子回路１０においては、説明
を分かりやすくするために回路の一部分のみを示してい
る。また、上記電子回路１０は、上記図１０から図１２
で示した従来の半導体集積回路８０と同じ構成であり、
上記ｎｐｎトランジスタ１１が図１０のｎｐｎトランジ
スタ８１に、上記ｐ形拡散抵抗１２が図１０のｐ形拡散
抵抗８２に、上記ｐｎｐトランジスタ１３が図１０のｐ
ｎｐトランジスタ８３に、上記ｐｎｐトランジスタ１４
が図１０のｐｎｐトランジスタ８４に相当する。
を分かりやすくするために回路の一部分のみを示してい
る。また、上記電子回路１０は、上記図１０から図１２
で示した従来の半導体集積回路８０と同じ構成であり、
上記ｎｐｎトランジスタ１１が図１０のｎｐｎトランジ
スタ８１に、上記ｐ形拡散抵抗１２が図１０のｐ形拡散
抵抗８２に、上記ｐｎｐトランジスタ１３が図１０のｐ
ｎｐトランジスタ８３に、上記ｐｎｐトランジスタ１４
が図１０のｐｎｐトランジスタ８４に相当する。
【００１３】上記ｐｎｐトランジスタ２のエミッタは、
外部から直流電源が供給される電源端子Ｖccに接続さ
れ、ｐｎｐトランジスタ２のコレクタは、上記電子回路
１０のｎｐｎトランジスタ１１のコレクタに接続され、
該接続部をａとし、接続部ａは、電子回路１０における
直流電源が供給される電源端子をなす。ｐｎｐトランジ
スタ２のベースと接地間には、定電流源３が接続され、
該定電流源３によって、ｐｎｐトランジスタ２のベース
には、ｐｎｐトランジスタ２が飽和領域で動作するよう
に十分な電流が流される。
外部から直流電源が供給される電源端子Ｖccに接続さ
れ、ｐｎｐトランジスタ２のコレクタは、上記電子回路
１０のｎｐｎトランジスタ１１のコレクタに接続され、
該接続部をａとし、接続部ａは、電子回路１０における
直流電源が供給される電源端子をなす。ｐｎｐトランジ
スタ２のベースと接地間には、定電流源３が接続され、
該定電流源３によって、ｐｎｐトランジスタ２のベース
には、ｐｎｐトランジスタ２が飽和領域で動作するよう
に十分な電流が流される。
【００１４】更に、ｐｎｐトランジスタ２のベースには
ｎｐｎトランジスタ４のコレクタが接続され、ｎｐｎト
ランジスタ４のエミッタは接地される。ｎｐｎトランジ
スタ４のベースはｎｐｎトランジスタ５のベースに接続
され、該接続部はｎｐｎトランジスタ５のコレクタに接
続される。ｎｐｎトランジスタ５において、エミッタは
接地され、コレクタはｐ形拡散抵抗６を介して電源端子
Ｖccに接続される。なお、上記接続部ａには、ｐ形拡散
抵抗６及び１２における各種ｎ形層で形成されたｎ形領
域がそれぞれ接続されており、詳細は後述する。
ｎｐｎトランジスタ４のコレクタが接続され、ｎｐｎト
ランジスタ４のエミッタは接地される。ｎｐｎトランジ
スタ４のベースはｎｐｎトランジスタ５のベースに接続
され、該接続部はｎｐｎトランジスタ５のコレクタに接
続される。ｎｐｎトランジスタ５において、エミッタは
接地され、コレクタはｐ形拡散抵抗６を介して電源端子
Ｖccに接続される。なお、上記接続部ａには、ｐ形拡散
抵抗６及び１２における各種ｎ形層で形成されたｎ形領
域がそれぞれ接続されており、詳細は後述する。
【００１５】上記のような構成において、ｎｐｎトラン
ジスタ４，５及びｐ形拡散抵抗６は起動回路を形成して
おり、定電流源３に設定された電流が、上記起動回路に
よってｐｎｐトランジスタ２のベース電流として流れ
る。ここで、ｐｎｐトランジスタ２がオンした際に、エ
ミッタ-コレクタ間での電圧降下を小さくするためにｐ
ｎｐトランジスタ２を飽和領域で動作させる必要があ
り、このため、ｐｎｐトランジスタ２のベースには、ｐ
ｎｐトランジスタ２を飽和領域で動作させるように十分
大きな電流を流す必要がある。このことから、上記定電
流源３は、ｐｎｐトランジスタ２のベースに、上記のよ
うな十分に大きな電流を流すように設定されている。
ジスタ４，５及びｐ形拡散抵抗６は起動回路を形成して
おり、定電流源３に設定された電流が、上記起動回路に
よってｐｎｐトランジスタ２のベース電流として流れ
る。ここで、ｐｎｐトランジスタ２がオンした際に、エ
ミッタ-コレクタ間での電圧降下を小さくするためにｐ
ｎｐトランジスタ２を飽和領域で動作させる必要があ
り、このため、ｐｎｐトランジスタ２のベースには、ｐ
ｎｐトランジスタ２を飽和領域で動作させるように十分
大きな電流を流す必要がある。このことから、上記定電
流源３は、ｐｎｐトランジスタ２のベースに、上記のよ
うな十分に大きな電流を流すように設定されている。
【００１６】図２は、直流電源が正常に接続された場合
を示した上記図１のｐｎｐトランジスタ２のチップ断面
図である。図２において、ｐｎｐトランジスタ２は、ｐ
形シリコン基板２０に形成された、ｎ+層で形成される
コレクタウォールリング２１、ｎ-エピタキシャル層２
２，２３、コレクタをなすｐ形拡散層２４，２５、エミ
ッタをなすｐ形拡散層２６からなり、上記コレクタウォ
ールリング２１及びｎ-エピタキシャル層２２，２３が
ベースをなす。
を示した上記図１のｐｎｐトランジスタ２のチップ断面
図である。図２において、ｐｎｐトランジスタ２は、ｐ
形シリコン基板２０に形成された、ｎ+層で形成される
コレクタウォールリング２１、ｎ-エピタキシャル層２
２，２３、コレクタをなすｐ形拡散層２４，２５、エミ
ッタをなすｐ形拡散層２６からなり、上記コレクタウォ
ールリング２１及びｎ-エピタキシャル層２２，２３が
ベースをなす。
【００１７】コレクタウォールリング２１は、コレクタ
の直列抵抗を下げたり、シリコン基板との間に生じる寄
生ｐｎｐトランジスタ効果を低減する等の働きがあり、
ｐｎｐトランジスタ２の飽和電圧を小さくして、ｐｎｐ
トランジスタ２がオンしたときの、ｐｎｐトランジスタ
２による電圧降下を小さくすることができる。上記ｐ形
拡散層２４及び２５は接続されてコレクタをなし、該コ
レクタは電子回路１０の上記接続部ａに接続される。直
流電源が正常に接続されると、上記ｐ形シリコン基板２
０は接地され、エミッタをなすｐ形拡散層２６は電源端
子Ｖccに接続される。
の直列抵抗を下げたり、シリコン基板との間に生じる寄
生ｐｎｐトランジスタ効果を低減する等の働きがあり、
ｐｎｐトランジスタ２の飽和電圧を小さくして、ｐｎｐ
トランジスタ２がオンしたときの、ｐｎｐトランジスタ
２による電圧降下を小さくすることができる。上記ｐ形
拡散層２４及び２５は接続されてコレクタをなし、該コ
レクタは電子回路１０の上記接続部ａに接続される。直
流電源が正常に接続されると、上記ｐ形シリコン基板２
０は接地され、エミッタをなすｐ形拡散層２６は電源端
子Ｖccに接続される。
【００１８】図３は、直流電源が正常に接続された場合
を示す上記図１のｎｐｎトランジスタ１１のチップ断面
図である。なお、上記図２で示したものと同じものは同
じ符号で示している。図３において、ｎｐｎトランジス
タ１１は、ｐ形シリコン基板２０に形成された、ｎ+埋
込層３１、ｎ-エピタキシャル層３２、ベースをなすｐ
形拡散層３３、エミッタをなすｎ+拡散層３４、及びコ
レクタの接点部分をなすｎ+拡散層３５からなり、上記
ｎ-エピタキシャル層３２及びｎ+拡散層３５がコレクタ
をなす。上記ｎ+拡散層３５はｐｎｐトランジスタ２の
コレクタに接続され、ベースをなすｐ形拡散層３３は、
ｐｎｐトランジスタ１３及び１４の各ベースに接続さ
れ、エミッタをなすｎ+拡散層３４はｐ形拡散抵抗１２
に接続される。直流電源が正常に接続されると、上記ｐ
形シリコン基板２０は接地される。
を示す上記図１のｎｐｎトランジスタ１１のチップ断面
図である。なお、上記図２で示したものと同じものは同
じ符号で示している。図３において、ｎｐｎトランジス
タ１１は、ｐ形シリコン基板２０に形成された、ｎ+埋
込層３１、ｎ-エピタキシャル層３２、ベースをなすｐ
形拡散層３３、エミッタをなすｎ+拡散層３４、及びコ
レクタの接点部分をなすｎ+拡散層３５からなり、上記
ｎ-エピタキシャル層３２及びｎ+拡散層３５がコレクタ
をなす。上記ｎ+拡散層３５はｐｎｐトランジスタ２の
コレクタに接続され、ベースをなすｐ形拡散層３３は、
ｐｎｐトランジスタ１３及び１４の各ベースに接続さ
れ、エミッタをなすｎ+拡散層３４はｐ形拡散抵抗１２
に接続される。直流電源が正常に接続されると、上記ｐ
形シリコン基板２０は接地される。
【００１９】次に、図４は、直流電源が正常に接続され
た場合を示す上記図１のｐ形拡散抵抗１２のチップ断面
図である。なお、上記図２で示したものと同じものは同
じ符号で示している。図４において、ｐ形拡散抵抗１２
は、ｐ形シリコン基板２０に形成された、ｎ+埋込層４
１、ｎ-エピタキシャル層４２、抵抗体をなすｐ形拡散
層４３、及びｎ+拡散層４４からなる。該ｎ+拡散層４４
は、上記ｐｎｐトランジスタ２のコレクタに接続され、
ｐ形シリコン基板２０は接地される。上記ｐ形拡散層４
３には２つの端子が設けられており、該２つの端子間の
抵抗値が、ｐ形拡散抵抗１２の抵抗値となる。ｐ形拡散
層４３に設けられた２つの端子の内、一方の端子はｎｐ
ｎトランジスタ１１のエミッタに接続され、他方の端子
は接地される。
た場合を示す上記図１のｐ形拡散抵抗１２のチップ断面
図である。なお、上記図２で示したものと同じものは同
じ符号で示している。図４において、ｐ形拡散抵抗１２
は、ｐ形シリコン基板２０に形成された、ｎ+埋込層４
１、ｎ-エピタキシャル層４２、抵抗体をなすｐ形拡散
層４３、及びｎ+拡散層４４からなる。該ｎ+拡散層４４
は、上記ｐｎｐトランジスタ２のコレクタに接続され、
ｐ形シリコン基板２０は接地される。上記ｐ形拡散層４
３には２つの端子が設けられており、該２つの端子間の
抵抗値が、ｐ形拡散抵抗１２の抵抗値となる。ｐ形拡散
層４３に設けられた２つの端子の内、一方の端子はｎｐ
ｎトランジスタ１１のエミッタに接続され、他方の端子
は接地される。
【００２０】次に、図５は、直流電源が正常に接続され
た場合を示す上記図１のｐ形拡散抵抗６のチップ断面図
である。なお、上記図２で示したものと同じものは同じ
符号で示している。図５において、ｐ形拡散抵抗６は、
ｐ形シリコン基板２０に形成された、ｎ+埋込層５１、
ｎ-エピタキシャル層５２、抵抗体をなすｐ形拡散層５
３、及びｎ+拡散層５４からなる。該ｎ+拡散層５４は、
上記ｐｎｐトランジスタ２のコレクタに接続され、ｐ形
シリコン基板２０は接地される。上記ｐ形拡散層５３に
は２つの端子が設けられており、該２つの端子間の抵抗
値が、ｐ形拡散抵抗６の抵抗値となる。ｐ形拡散層５３
に設けられた２つの端子の内、一方の端子は電源端子Ｖ
ccに接続され、他方の端子は、ｎｐｎトランジスタ５の
コレクタとベース、及びｎｐｎトランジスタ４のベース
にそれぞれ接続される。
た場合を示す上記図１のｐ形拡散抵抗６のチップ断面図
である。なお、上記図２で示したものと同じものは同じ
符号で示している。図５において、ｐ形拡散抵抗６は、
ｐ形シリコン基板２０に形成された、ｎ+埋込層５１、
ｎ-エピタキシャル層５２、抵抗体をなすｐ形拡散層５
３、及びｎ+拡散層５４からなる。該ｎ+拡散層５４は、
上記ｐｎｐトランジスタ２のコレクタに接続され、ｐ形
シリコン基板２０は接地される。上記ｐ形拡散層５３に
は２つの端子が設けられており、該２つの端子間の抵抗
値が、ｐ形拡散抵抗６の抵抗値となる。ｐ形拡散層５３
に設けられた２つの端子の内、一方の端子は電源端子Ｖ
ccに接続され、他方の端子は、ｎｐｎトランジスタ５の
コレクタとベース、及びｎｐｎトランジスタ４のベース
にそれぞれ接続される。
【００２１】ここで、ｐ形拡散層５３と、ｎ+埋込層５
１及びｎ-エピタキシャル層５２及びｎ+拡散層５４から
なるｎ形領域と、ｐ形シリコン基板２０とで、寄生ｐｎ
ｐトランジスタが形成される。しかし、該寄生ｐｎｐト
ランジスタのベース端子をなすｎ+拡散層５４は、ｐｎ
ｐトランジスタ２を介して電源端子Ｖccに接続されてお
り、ｐｎｐトランジスタ２がオンしているときのエミッ
タ-コレクタ間の電圧が、上記寄生ｐｎｐトランジスタ
のエミッタ-ベース間の電圧よりも小さいことから、寄
生ｐｎｐトランジスタにおいて、エミッタの電圧がベー
スの電圧よりも低くなることから、上記寄生ｐｎｐトラ
ンジスタはオンせず、寄生ｐｎｐトランジスタによる電
源からのリーク電流を小さくすることができる。
１及びｎ-エピタキシャル層５２及びｎ+拡散層５４から
なるｎ形領域と、ｐ形シリコン基板２０とで、寄生ｐｎ
ｐトランジスタが形成される。しかし、該寄生ｐｎｐト
ランジスタのベース端子をなすｎ+拡散層５４は、ｐｎ
ｐトランジスタ２を介して電源端子Ｖccに接続されてお
り、ｐｎｐトランジスタ２がオンしているときのエミッ
タ-コレクタ間の電圧が、上記寄生ｐｎｐトランジスタ
のエミッタ-ベース間の電圧よりも小さいことから、寄
生ｐｎｐトランジスタにおいて、エミッタの電圧がベー
スの電圧よりも低くなることから、上記寄生ｐｎｐトラ
ンジスタはオンせず、寄生ｐｎｐトランジスタによる電
源からのリーク電流を小さくすることができる。
【００２２】次に、上記半導体集積回路１に対して、極
性を逆にして直流電源が接続された場合について説明す
る。図６は、極性を逆にして直流電源が接続されたとき
の、上記ｐｎｐトランジスタ２のチップ断面図である。
なお、図６では、上記図２と同じものは同じ符号で示し
ており、ここではその説明を省略する。図６において、
極性を逆にして直流電源が接続されたことによって、ｐ
形シリコン基板２０は、電源端子Ｖccに接続され、上記
電子回路１０における接地されていた箇所はすべて電源
端子Ｖccに接続される。更に、ｐｎｐトランジスタ２の
エミッタが接地される。
性を逆にして直流電源が接続された場合について説明す
る。図６は、極性を逆にして直流電源が接続されたとき
の、上記ｐｎｐトランジスタ２のチップ断面図である。
なお、図６では、上記図２と同じものは同じ符号で示し
ており、ここではその説明を省略する。図６において、
極性を逆にして直流電源が接続されたことによって、ｐ
形シリコン基板２０は、電源端子Ｖccに接続され、上記
電子回路１０における接地されていた箇所はすべて電源
端子Ｖccに接続される。更に、ｐｎｐトランジスタ２の
エミッタが接地される。
【００２３】上記のような状態で、ｐ形シリコン基板２
０と、コレクタウォールリング２１及びｎ-エピタキシ
ャル層２２及び２３からなるｎ形領域との間にはｐｎ接
合によるダイオードが形成され、上記ｐ形拡散層２４〜
２６と、コレクタウォールリング２１及びｎ-エピタキ
シャル層２２及び２３からなるｎ形領域との間にはそれ
ぞれｐｎ接合によるダイオードが形成される。しかし、
接地されているｐ形拡散層２６はダイオードのアノード
をなし、コレクタウォールリング２１及びｎ-エピタキ
シャル層２２及び２３からなるｎ形領域はダイオードの
カソードをなすことから、ｐ形シリコン基板２０とｐ形
拡散層２６は短絡することはなく、同様に、ｐ形シリコ
ン基板２０とｐ形拡散層２４、ｐ形シリコン基板２０と
ｐ形拡散層２５はそれぞれ短絡することはない。
０と、コレクタウォールリング２１及びｎ-エピタキシ
ャル層２２及び２３からなるｎ形領域との間にはｐｎ接
合によるダイオードが形成され、上記ｐ形拡散層２４〜
２６と、コレクタウォールリング２１及びｎ-エピタキ
シャル層２２及び２３からなるｎ形領域との間にはそれ
ぞれｐｎ接合によるダイオードが形成される。しかし、
接地されているｐ形拡散層２６はダイオードのアノード
をなし、コレクタウォールリング２１及びｎ-エピタキ
シャル層２２及び２３からなるｎ形領域はダイオードの
カソードをなすことから、ｐ形シリコン基板２０とｐ形
拡散層２６は短絡することはなく、同様に、ｐ形シリコ
ン基板２０とｐ形拡散層２４、ｐ形シリコン基板２０と
ｐ形拡散層２５はそれぞれ短絡することはない。
【００２４】このため、極性を逆にして直流電源が接続
された場合において、上記図１１及び図１２で示したｎ
ｐｎトランジスタ８１及びｐ形拡散抵抗８２と同様に、
上記電子回路１０におけるｎｐｎトランジスタ１１及び
ｐ形拡散抵抗１２内でそれぞれ形成された各ダイオード
によって、ｐｎｐトランジスタ２のコレクタに接続され
た電源端子Ｖccは、ｐｎｐトランジスタ２のエミッタを
介して接地されることはない。このように、極性を逆に
して直流電源が接続された場合、電子回路１０における
ｎｐｎトランジスタ１１及びｐ形拡散抵抗１２内でそれ
ぞれ形成される各ダイオードによって、電子回路１０の
接続部ａが電源端子Ｖccに接続されても、ｐｎｐトラン
ジスタ２によって上記接続部ａが接地されることを防ぐ
ことができる。
された場合において、上記図１１及び図１２で示したｎ
ｐｎトランジスタ８１及びｐ形拡散抵抗８２と同様に、
上記電子回路１０におけるｎｐｎトランジスタ１１及び
ｐ形拡散抵抗１２内でそれぞれ形成された各ダイオード
によって、ｐｎｐトランジスタ２のコレクタに接続され
た電源端子Ｖccは、ｐｎｐトランジスタ２のエミッタを
介して接地されることはない。このように、極性を逆に
して直流電源が接続された場合、電子回路１０における
ｎｐｎトランジスタ１１及びｐ形拡散抵抗１２内でそれ
ぞれ形成される各ダイオードによって、電子回路１０の
接続部ａが電源端子Ｖccに接続されても、ｐｎｐトラン
ジスタ２によって上記接続部ａが接地されることを防ぐ
ことができる。
【００２５】図７は、極性を逆にして直流電源が接続さ
れたときの、上記ｎｐｎトランジスタ１１のチップ断面
図である。なお、図７では、上記図３と同じものは同じ
符号で示しており、ここではその説明を省略する。図７
において、極性を逆にして直流電源が接続されたことに
よって、ｐ形シリコン基板２０は電源端子Ｖccに接続さ
れ、ｐｎｐトランジスタ２のエミッタが接地される。
れたときの、上記ｎｐｎトランジスタ１１のチップ断面
図である。なお、図７では、上記図３と同じものは同じ
符号で示しており、ここではその説明を省略する。図７
において、極性を逆にして直流電源が接続されたことに
よって、ｐ形シリコン基板２０は電源端子Ｖccに接続さ
れ、ｐｎｐトランジスタ２のエミッタが接地される。
【００２６】ここで、電源端子Ｖccからｎ+拡散層３５
へは、ｐ形シリコン基板２０と、ｎ+埋込層３１及びｎ-
エピタキシャル層３２及びｎ+拡散層３５からなるｎ形
領域との間に形成される順方向にバイアスされたダイオ
ードによって接続される。しかし、ｎ+拡散層３５に
は、ｐｎｐトランジスタ２のコレクタが接続されてお
り、ｐｎｐトランジスタ２により、ｎ+拡散層３５が接
地されることはない。
へは、ｐ形シリコン基板２０と、ｎ+埋込層３１及びｎ-
エピタキシャル層３２及びｎ+拡散層３５からなるｎ形
領域との間に形成される順方向にバイアスされたダイオ
ードによって接続される。しかし、ｎ+拡散層３５に
は、ｐｎｐトランジスタ２のコレクタが接続されてお
り、ｐｎｐトランジスタ２により、ｎ+拡散層３５が接
地されることはない。
【００２７】次に、図８は、極性を逆にして直流電源が
接続されたときの、上記ｐ形拡散抵抗１２のチップ断面
図である。なお、図８では、上記図４と同じものは同じ
符号で示しており、ここではその説明を省略する。図８
において、極性を逆にして直流電源が接続されたことに
よって、ｐ形シリコン基板２０は電源端子Ｖccに接続さ
れ、ｐ形拡散層４３に設けられた２つの端子の内、接地
されていた方の端子が電源端子Ｖccに接続され、ｐｎｐ
トランジスタ２のエミッタが接地される。
接続されたときの、上記ｐ形拡散抵抗１２のチップ断面
図である。なお、図８では、上記図４と同じものは同じ
符号で示しており、ここではその説明を省略する。図８
において、極性を逆にして直流電源が接続されたことに
よって、ｐ形シリコン基板２０は電源端子Ｖccに接続さ
れ、ｐ形拡散層４３に設けられた２つの端子の内、接地
されていた方の端子が電源端子Ｖccに接続され、ｐｎｐ
トランジスタ２のエミッタが接地される。
【００２８】ここで、電源端子Ｖccからｎ+拡散層４４
へは、ｐ形シリコン基板２０と、ｎ+埋込層４１及びｎ-
エピタキシャル層４２及びｎ+拡散層４４からなるｎ形
領域との間に形成される順方向にバイアスされたダイオ
ード、並びに、ｐ形拡散層４３と、ｎ+埋込層４１及び
ｎ-エピタキシャル層４２及びｎ+拡散層４４からなるｎ
形領域との間に形成される順方向にバイアスされたダイ
オードによって接続される。しかし、ｎ+拡散層４４に
は、ｐｎｐトランジスタ２のコレクタが接続されてお
り、ｐｎｐトランジスタ２により、ｎ+拡散層４４が接
地されることはない。
へは、ｐ形シリコン基板２０と、ｎ+埋込層４１及びｎ-
エピタキシャル層４２及びｎ+拡散層４４からなるｎ形
領域との間に形成される順方向にバイアスされたダイオ
ード、並びに、ｐ形拡散層４３と、ｎ+埋込層４１及び
ｎ-エピタキシャル層４２及びｎ+拡散層４４からなるｎ
形領域との間に形成される順方向にバイアスされたダイ
オードによって接続される。しかし、ｎ+拡散層４４に
は、ｐｎｐトランジスタ２のコレクタが接続されてお
り、ｐｎｐトランジスタ２により、ｎ+拡散層４４が接
地されることはない。
【００２９】図９は、極性を逆にして直流電源が接続さ
れたときの、上記ｐ形拡散抵抗６のチップ断面図であ
る。なお、図９では、上記図５と同じものは同じ符号で
示しており、ここではその説明を省略する。図９におい
て、極性を逆にして直流電源が接続されたことによっ
て、ｐ形シリコン基板２０は電源端子Ｖccに接続され、
ｐ形拡散層５３に設けられた２つの端子の内、電源端子
Ｖccに接続されていた方の端子及びｐｎｐトランジスタ
２のエミッタが接地される。
れたときの、上記ｐ形拡散抵抗６のチップ断面図であ
る。なお、図９では、上記図５と同じものは同じ符号で
示しており、ここではその説明を省略する。図９におい
て、極性を逆にして直流電源が接続されたことによっ
て、ｐ形シリコン基板２０は電源端子Ｖccに接続され、
ｐ形拡散層５３に設けられた２つの端子の内、電源端子
Ｖccに接続されていた方の端子及びｐｎｐトランジスタ
２のエミッタが接地される。
【００３０】ここで、電源端子Ｖccからｎ+拡散層５４
へは、ｐ形シリコン基板２０と、ｎ+埋込層５１及びｎ-
エピタキシャル層５２及びｎ+拡散層５４からなるｎ形
領域との間に形成される順方向にバイアスされたダイオ
ードによって接続されるが、ｎ+拡散層５４には、ｐｎ
ｐトランジスタ２のコレクタが接続されており、ｐｎｐ
トランジスタ２により、ｎ+拡散層５４が接地されるこ
とはない。また、ｐ形拡散層５３と、ｎ+埋込層５１及
びｎ-エピタキシャル層５２及びｎ+拡散層５４からなる
ｎ形領域との間に形成されたダイオードによって、接地
されたｐ形拡散層５３の一方の端子は、電源端子Ｖccに
接続されることはない。
へは、ｐ形シリコン基板２０と、ｎ+埋込層５１及びｎ-
エピタキシャル層５２及びｎ+拡散層５４からなるｎ形
領域との間に形成される順方向にバイアスされたダイオ
ードによって接続されるが、ｎ+拡散層５４には、ｐｎ
ｐトランジスタ２のコレクタが接続されており、ｐｎｐ
トランジスタ２により、ｎ+拡散層５４が接地されるこ
とはない。また、ｐ形拡散層５３と、ｎ+埋込層５１及
びｎ-エピタキシャル層５２及びｎ+拡散層５４からなる
ｎ形領域との間に形成されたダイオードによって、接地
されたｐ形拡散層５３の一方の端子は、電源端子Ｖccに
接続されることはない。
【００３１】このように、本発明の実施の形態１におけ
る半導体集積回路１は、半導体集積回路で形成された電
子回路１０における、直流電源が供給される電源端子で
ある接続部ａと、電源端子Ｖccとの間に、コレクタウォ
ールリングを有するｐｎｐトランジスタ２を設け、上記
接続部ａには、ｐｎｐトランジスタ２を介して直流電源
が供給されるようにすると共に、ｐｎｐトランジスタ２
のベースには、ｐｎｐトランジスタ２が飽和領域で動作
するような大きさのベース電流が流れるように定電流源
３が接続される。
る半導体集積回路１は、半導体集積回路で形成された電
子回路１０における、直流電源が供給される電源端子で
ある接続部ａと、電源端子Ｖccとの間に、コレクタウォ
ールリングを有するｐｎｐトランジスタ２を設け、上記
接続部ａには、ｐｎｐトランジスタ２を介して直流電源
が供給されるようにすると共に、ｐｎｐトランジスタ２
のベースには、ｐｎｐトランジスタ２が飽和領域で動作
するような大きさのベース電流が流れるように定電流源
３が接続される。
【００３２】このため、半導体集積回路１において、直
流電源が正常に接続された場合に、ｐｎｐトランジスタ
２による電圧降下を最小限にすることができると共に、
ｐ形拡散抵抗６内に形成される寄生ｐｎｐトランジスタ
による電源からのリーク電流を小さくすることができ、
極性を逆にして直流電源が接続された場合に、電子回路
１０において、電源端子Ｖccと接続部ａが短絡状態にな
っても、上記ｐｎｐトランジスタ２によって、接続部ａ
が接地されることを防ぐことができる。これらのことか
ら、極性を逆にして直流電源が接続された場合において
も、半導体集積回路内部で電源端子Ｖccが接地されるこ
とを防ぐことができ、半導体集積回路の破壊を防ぐこと
ができる。
流電源が正常に接続された場合に、ｐｎｐトランジスタ
２による電圧降下を最小限にすることができると共に、
ｐ形拡散抵抗６内に形成される寄生ｐｎｐトランジスタ
による電源からのリーク電流を小さくすることができ、
極性を逆にして直流電源が接続された場合に、電子回路
１０において、電源端子Ｖccと接続部ａが短絡状態にな
っても、上記ｐｎｐトランジスタ２によって、接続部ａ
が接地されることを防ぐことができる。これらのことか
ら、極性を逆にして直流電源が接続された場合において
も、半導体集積回路内部で電源端子Ｖccが接地されるこ
とを防ぐことができ、半導体集積回路の破壊を防ぐこと
ができる。
【００３３】
【発明の効果】上記の説明から明らかなように、本発明
の半導体集積回路によれば、外部から供給される直流電
源が、飽和領域で動作するような大きさのベース電流が
流されるｐｎｐトランジスタを介して、バイポーラ型Ｉ
Ｃの各素子に供給されるようにし、具体的には、外部か
ら直流電源の供給を受ける、バイポーラ型ＩＣ内におけ
るｎｐｎトランジスタのコレクタ及びｐ形拡散抵抗のｎ
形領域に対して、例えばバイポーラ型ＩＣ内に設けられ
たｐｎｐトランジスタを介して直流電源を供給するよう
にして、該ｐｎｐトランジスタで、極性を逆にして上記
直流電源が接続された場合における上記各素子の破壊を
防止する。また、上記ｐｎｐトランジスタとして、コレ
クタウォールが設けられたものを使用し、ｐｎｐトラン
ジスタのベースに定電流源を接続して、ｐｎｐトランジ
スタに対して飽和領域で動作するような大きさのベース
電流を流すようにした。
の半導体集積回路によれば、外部から供給される直流電
源が、飽和領域で動作するような大きさのベース電流が
流されるｐｎｐトランジスタを介して、バイポーラ型Ｉ
Ｃの各素子に供給されるようにし、具体的には、外部か
ら直流電源の供給を受ける、バイポーラ型ＩＣ内におけ
るｎｐｎトランジスタのコレクタ及びｐ形拡散抵抗のｎ
形領域に対して、例えばバイポーラ型ＩＣ内に設けられ
たｐｎｐトランジスタを介して直流電源を供給するよう
にして、該ｐｎｐトランジスタで、極性を逆にして上記
直流電源が接続された場合における上記各素子の破壊を
防止する。また、上記ｐｎｐトランジスタとして、コレ
クタウォールが設けられたものを使用し、ｐｎｐトラン
ジスタのベースに定電流源を接続して、ｐｎｐトランジ
スタに対して飽和領域で動作するような大きさのベース
電流を流すようにした。
【００３４】このため、直流電源が正常に接続された場
合に、ｐ形拡散抵抗内に形成される寄生ｐｎｐトランジ
スタによる電源からのリーク電流を小さくすることがで
きると共に、ｐｎｐトランジスタによる電圧降下を最小
限にすることができ、バイポーラ型ＩＣの各素子に対し
て上記ｐｎｐトランジスタを介して直流電源を供給する
際に生じる、ｐｎｐトランジスタの電圧降下に対する影
響をなくすことができる。これに加えて、極性を逆にし
て直流電源が接続された場合には、外部から直流電源が
供給される電源端子Ｖccが半導体集積回路内部で接地さ
れることを防ぐことができ、半導体集積回路の破壊を防
ぐことができる。これらのことから、半導体集積回路に
おける信頼性の向上を図ることができる。
合に、ｐ形拡散抵抗内に形成される寄生ｐｎｐトランジ
スタによる電源からのリーク電流を小さくすることがで
きると共に、ｐｎｐトランジスタによる電圧降下を最小
限にすることができ、バイポーラ型ＩＣの各素子に対し
て上記ｐｎｐトランジスタを介して直流電源を供給する
際に生じる、ｐｎｐトランジスタの電圧降下に対する影
響をなくすことができる。これに加えて、極性を逆にし
て直流電源が接続された場合には、外部から直流電源が
供給される電源端子Ｖccが半導体集積回路内部で接地さ
れることを防ぐことができ、半導体集積回路の破壊を防
ぐことができる。これらのことから、半導体集積回路に
おける信頼性の向上を図ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体集積回
路の例を示した図である。
路の例を示した図である。
【図２】 正常に直流電源を接続したときの、図１で示
したｐｎｐトランジスタ２のチップ断面図である。
したｐｎｐトランジスタ２のチップ断面図である。
【図３】 正常に直流電源を接続したときの、図１で示
したｎｐｎトランジスタ１１のチップ断面図である。
したｎｐｎトランジスタ１１のチップ断面図である。
【図４】 正常に直流電源を接続したときの、図１で示
したｐ形拡散抵抗１２のチップ断面図である。
したｐ形拡散抵抗１２のチップ断面図である。
【図５】 正常に直流電源を接続したときの、図１で示
したｐ形拡散抵抗６のチップ断面図である。
したｐ形拡散抵抗６のチップ断面図である。
【図６】 極性を逆にして直流電源を接続したときの、
図１で示したｐｎｐトランジスタ２のチップ断面図であ
る。
図１で示したｐｎｐトランジスタ２のチップ断面図であ
る。
【図７】 極性を逆にして直流電源を接続したときの、
図１で示したｎｐｎトランジスタ１１のチップ断面図で
ある。
図１で示したｎｐｎトランジスタ１１のチップ断面図で
ある。
【図８】 極性を逆にして直流電源を接続したときの、
図１で示したｐ形拡散抵抗１２のチップ断面図である。
図１で示したｐ形拡散抵抗１２のチップ断面図である。
【図９】 極性を逆にして直流電源を接続したときの、
図１で示したｐ形拡散抵抗６のチップ断面図である。
図１で示したｐ形拡散抵抗６のチップ断面図である。
【図１０】 従来の半導体集積回路の例を示した図であ
る。
る。
【図１１】 極性を逆にして直流電源を接続したとき
の、図１０で示したｎｐｎトランジスタ８１のチップ断
面図である。
の、図１０で示したｎｐｎトランジスタ８１のチップ断
面図である。
【図１２】 極性を逆にして直流電源を接続したとき
の、図１０で示したｐ形拡散抵抗８２のチップ断面図で
ある。
の、図１０で示したｐ形拡散抵抗８２のチップ断面図で
ある。
１ 半導体集積回路、 ２ ｐｎｐトランジスタ、 ３
定電流源、 ４，５，１１ ｎｐｎトランジスタ、
６，１２ ｐ形拡散抵抗、 １０ 電子回路
定電流源、 ４，５，１１ ｎｐｎトランジスタ、
６，１２ ｐ形拡散抵抗、 １０ 電子回路
Claims (5)
- 【請求項１】 バイポーラ型ＩＣからなる半導体集積回
路において、 外部から供給される直流電源が、ｐｎｐトランジスタを
介して上記バイポーラ型ＩＣにおける各素子に供給さ
れ、該ｐｎｐトランジスタは、飽和領域で動作するよう
な大きさのベース電流が流されると共に、極性を逆にし
て上記直流電源が接続された場合における、上記各素子
の破壊を防止することを特徴とする半導体集積回路。 - 【請求項２】 請求項１に記載の半導体集積回路にし
て、上記ｐｎｐトランジスタは、外部から直流電源の供
給を受ける、上記バイポーラ型ＩＣ内におけるｎｐｎト
ランジスタのコレクタ及びｐ形拡散抵抗のｎ形領域に対
して、外部からの上記直流電源の供給を行うことを特徴
とする半導体集積回路。 - 【請求項３】 請求項１又は請求項２のいずれかに記載
の半導体集積回路にして、上記ｐｎｐトランジスタは、
上記バイポーラ型ＩＣ内に設けられることを特徴とする
半導体集積回路。 - 【請求項４】 請求項１から請求項３のいずれかに記載
の半導体集積回路にして、上記ｐｎｐトランジスタは、
ベースに定電流源が接続されることを特徴とする半導体
集積回路。 - 【請求項５】 請求項１から請求項４のいずれかに記載
の半導体集積回路にして、上記ｐｎｐトランジスタは、
コレクタウォールが設けられることを特徴とする半導体
集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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