JPH1079472A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1079472A JPH1079472A JP8234942A JP23494296A JPH1079472A JP H1079472 A JPH1079472 A JP H1079472A JP 8234942 A JP8234942 A JP 8234942A JP 23494296 A JP23494296 A JP 23494296A JP H1079472 A JPH1079472 A JP H1079472A
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- 238000009792 diffusion process Methods 0.000 claims description 79
- 239000008188 pellet Substances 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 30
- 229910052710 silicon Inorganic materials 0.000 description 30
- 239000010703 silicon Substances 0.000 description 30
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- 230000003071 parasitic effect Effects 0.000 description 9
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- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
-
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
- H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
- H02J7/0029—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with safety or protection devices or circuits
- H02J7/0034—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with safety or protection devices or circuits using reverse polarity correcting or protecting circuits
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H11/00—Emergency protective circuit arrangements for preventing the switching-on in case an undesired electric working condition might result
- H02H11/002—Emergency protective circuit arrangements for preventing the switching-on in case an undesired electric working condition might result in case of inverted polarity or connection; with switching for obtaining correct connection
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
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Abstract
(57)【要約】
【課題】 極性を逆にして直流電源が接続された場合に
おいても、破壊することのない半導体集積回路を得る。 【解決手段】 バイポーラ型ICからなる半導体集積回
路において、外部から供給される直流電源が、pnpト
ランジスタを介して上記バイポーラ型ICにおける各素
子に供給され、該pnpトランジスタは、飽和領域で動
作するような大きさのベース電流が流されると共に、極
性を逆にして上記直流電源が接続された場合における上
記各素子の破壊を防止する。
おいても、破壊することのない半導体集積回路を得る。 【解決手段】 バイポーラ型ICからなる半導体集積回
路において、外部から供給される直流電源が、pnpト
ランジスタを介して上記バイポーラ型ICにおける各素
子に供給され、該pnpトランジスタは、飽和領域で動
作するような大きさのベース電流が流されると共に、極
性を逆にして上記直流電源が接続された場合における上
記各素子の破壊を防止する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路に
関するものであり、特にバイポーラ型ICからなる半導
体集積回路において、電源逆接続に対する保護回路に関
するものである。
関するものであり、特にバイポーラ型ICからなる半導
体集積回路において、電源逆接続に対する保護回路に関
するものである。
【0002】
【従来の技術】図10は、従来の半導体集積回路の一部
を示した回路図である。図10において、バイポーラ型
ICからなる半導体集積回路80は、外部から直流電源
が供給される電源端子Vccに、npnトランジスタ81
のコレクタが接続され、該トランジスタ81のエミッタ
はp形拡散抵抗82を介して接地される。トランジスタ
81のベースは、pnpトランジスタ83及び84のベ
ースにそれぞれ接続され、該pnpトランジスタ83及
び84のエミッタはそれぞれ電源端子Vccに接続されて
おり、pnpトランジスタ84のベースとコレクタは接
続されている。
を示した回路図である。図10において、バイポーラ型
ICからなる半導体集積回路80は、外部から直流電源
が供給される電源端子Vccに、npnトランジスタ81
のコレクタが接続され、該トランジスタ81のエミッタ
はp形拡散抵抗82を介して接地される。トランジスタ
81のベースは、pnpトランジスタ83及び84のベ
ースにそれぞれ接続され、該pnpトランジスタ83及
び84のエミッタはそれぞれ電源端子Vccに接続されて
おり、pnpトランジスタ84のベースとコレクタは接
続されている。
【0003】
【発明が解決しようとする課題】ここで、上記図10で
示した回路において、極性を逆にして直流電源が接続さ
れた場合について説明する。図11は、上記npnトラ
ンジスタ81のチップ断面図であり、極性を逆にして上
記直流電源が接続された状態を示す図である。図11に
おいて、npnトランジスタ81は、p形シリコン基板
90に形成された、n+埋込層91、n-エピタキシャル
層92、ベースをなすp形拡散層93、エミッタをなす
n+拡散層94、及びコレクタの接点部分をなすn+拡散
層95からなり、上記n-エピタキシャル層92及びn+
拡散層95がコレクタをなす。
示した回路において、極性を逆にして直流電源が接続さ
れた場合について説明する。図11は、上記npnトラ
ンジスタ81のチップ断面図であり、極性を逆にして上
記直流電源が接続された状態を示す図である。図11に
おいて、npnトランジスタ81は、p形シリコン基板
90に形成された、n+埋込層91、n-エピタキシャル
層92、ベースをなすp形拡散層93、エミッタをなす
n+拡散層94、及びコレクタの接点部分をなすn+拡散
層95からなり、上記n-エピタキシャル層92及びn+
拡散層95がコレクタをなす。
【0004】p形シリコン基板90と、上記n+埋込層
91及びn-エピタキシャル層92及びn+拡散層95か
らなるn形領域とはpn接合によるダイオードを形成し
ている。該ダイオードにおいて、p形シリコン基板90
がアノードをなし、上記n形領域がカソードをなしてお
り、上記ダイオードは、p形シリコン基板90からn+
拡散層95へ順方向にバイアスされたダイオードとな
る。このような状態で、極性を逆にして直流電源が接続
されると、p形シリコン基板90は、電源端子Vccに接
続され、上記n+拡散層95は接地されることから、電
源端子Vccが半導体集積回路80内で接地され、半導体
集積回路80が破壊されるという問題があった。
91及びn-エピタキシャル層92及びn+拡散層95か
らなるn形領域とはpn接合によるダイオードを形成し
ている。該ダイオードにおいて、p形シリコン基板90
がアノードをなし、上記n形領域がカソードをなしてお
り、上記ダイオードは、p形シリコン基板90からn+
拡散層95へ順方向にバイアスされたダイオードとな
る。このような状態で、極性を逆にして直流電源が接続
されると、p形シリコン基板90は、電源端子Vccに接
続され、上記n+拡散層95は接地されることから、電
源端子Vccが半導体集積回路80内で接地され、半導体
集積回路80が破壊されるという問題があった。
【0005】次に、図12は、上記p形拡散抵抗82の
チップ断面図であり、極性を逆にして上記直流電源が接
続されている状態を示した図である。図12において、
p形拡散抵抗82は、p形シリコン基板90に形成され
た、n+埋込層96、n-エピタキシャル層97、抵抗体
をなすp形拡散層98、及びn+拡散層99からなる。
p形シリコン基板90と、上記n+埋込層96及びn-エ
ピタキシャル層97及びn+拡散層99からなるn形領
域とはpn接合によるダイオードを形成している。
チップ断面図であり、極性を逆にして上記直流電源が接
続されている状態を示した図である。図12において、
p形拡散抵抗82は、p形シリコン基板90に形成され
た、n+埋込層96、n-エピタキシャル層97、抵抗体
をなすp形拡散層98、及びn+拡散層99からなる。
p形シリコン基板90と、上記n+埋込層96及びn-エ
ピタキシャル層97及びn+拡散層99からなるn形領
域とはpn接合によるダイオードを形成している。
【0006】上記ダイオードにおいて、p形シリコン基
板90がアノードをなし、n+埋込層96及びn-エピタ
キシャル層97及びn+拡散層99からなるn形領域が
カソードをなしており、上記ダイオードは、p形シリコ
ン基板90からn+拡散層99へ順方向にバイアスされ
たダイオードとなる。このような状態で、極性を逆にし
て直流電源が接続されると、p形シリコン基板90は、
電源端子Vccに接続され、上記n+拡散層99は接地さ
れることから、電源端子Vccが半導体集積回路80内で
接地され、半導体集積回路80が破壊されるという問題
があった。
板90がアノードをなし、n+埋込層96及びn-エピタ
キシャル層97及びn+拡散層99からなるn形領域が
カソードをなしており、上記ダイオードは、p形シリコ
ン基板90からn+拡散層99へ順方向にバイアスされ
たダイオードとなる。このような状態で、極性を逆にし
て直流電源が接続されると、p形シリコン基板90は、
電源端子Vccに接続され、上記n+拡散層99は接地さ
れることから、電源端子Vccが半導体集積回路80内で
接地され、半導体集積回路80が破壊されるという問題
があった。
【0007】本発明は、上記のような問題を解決するた
めになされたものであり、例えば自動車のバッテリチャ
ージ時などに、誤って極性を逆にして直流電源が接続さ
れた場合においても、破壊することのない半導体集積回
路を得ることを目的とする。
めになされたものであり、例えば自動車のバッテリチャ
ージ時などに、誤って極性を逆にして直流電源が接続さ
れた場合においても、破壊することのない半導体集積回
路を得ることを目的とする。
【0008】
【課題を解決するための手段】本発明は、バイポーラ型
ICからなる半導体集積回路においてなされたものであ
り、外部から供給される直流電源が、pnpトランジス
タを介してバイポーラ型ICにおける各素子に供給さ
れ、該pnpトランジスタは、飽和領域で動作するよう
な大きさのベース電流が流されると共に、極性を逆にし
て上記直流電源が接続された場合における、上記各素子
の破壊を防止することを特徴とする半導体集積回路を提
供するものである。具体的には、上記pnpトランジス
タは、外部から直流電源の供給を受ける、上記バイポー
ラ型IC内におけるnpnトランジスタのコレクタ及び
p形拡散抵抗のn形領域に対して、外部からの直流電源
の供給を行うようにしたものである。
ICからなる半導体集積回路においてなされたものであ
り、外部から供給される直流電源が、pnpトランジス
タを介してバイポーラ型ICにおける各素子に供給さ
れ、該pnpトランジスタは、飽和領域で動作するよう
な大きさのベース電流が流されると共に、極性を逆にし
て上記直流電源が接続された場合における、上記各素子
の破壊を防止することを特徴とする半導体集積回路を提
供するものである。具体的には、上記pnpトランジス
タは、外部から直流電源の供給を受ける、上記バイポー
ラ型IC内におけるnpnトランジスタのコレクタ及び
p形拡散抵抗のn形領域に対して、外部からの直流電源
の供給を行うようにしたものである。
【0009】また、上記pnpトランジスタを、上記バ
イポーラ型IC内に設けてもよく、上記pnpトランジ
スタのベースに定電流源を接続してもよい。更に、上記
pnpトランジスタとして、コレクタウォールが設けら
れたものを使用してもよい。
イポーラ型IC内に設けてもよく、上記pnpトランジ
スタのベースに定電流源を接続してもよい。更に、上記
pnpトランジスタとして、コレクタウォールが設けら
れたものを使用してもよい。
【0010】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態1.図1は、本発明の実施の形態1における
半導体集積回路の例を示した図である。図1において、
半導体集積回路1は、コレクタウォールリングを有する
pnpトランジスタ2と、定電流源3と、npnトラン
ジスタ4,5と、p形拡散抵抗6と、半導体集積回路で
形成された電子回路10とからなる。なお、上記半導体
集積回路1はバイポーラ型ICで形成されており、コレ
クタウォールリングはコレクタウォールをなす。
づいて、本発明を詳細に説明する。 実施の形態1.図1は、本発明の実施の形態1における
半導体集積回路の例を示した図である。図1において、
半導体集積回路1は、コレクタウォールリングを有する
pnpトランジスタ2と、定電流源3と、npnトラン
ジスタ4,5と、p形拡散抵抗6と、半導体集積回路で
形成された電子回路10とからなる。なお、上記半導体
集積回路1はバイポーラ型ICで形成されており、コレ
クタウォールリングはコレクタウォールをなす。
【0011】電子回路10は、npnトランジスタ1
1、p形拡散抵抗12及びpnpトランジスタ13,1
4等からなり、npnトランジスタ11のエミッタはp
形拡散抵抗12を介して接地される。npnトランジス
タ11のベースは、pnpトランジスタ13及び14の
ベースにそれぞれ接続され、該pnpトランジスタ13
及び14のエミッタはそれぞれnpnトランジスタ11
のコレクタに接続されており、pnpトランジスタ14
のベースとコレクタは接続されている。
1、p形拡散抵抗12及びpnpトランジスタ13,1
4等からなり、npnトランジスタ11のエミッタはp
形拡散抵抗12を介して接地される。npnトランジス
タ11のベースは、pnpトランジスタ13及び14の
ベースにそれぞれ接続され、該pnpトランジスタ13
及び14のエミッタはそれぞれnpnトランジスタ11
のコレクタに接続されており、pnpトランジスタ14
のベースとコレクタは接続されている。
【0012】なお、上記電子回路10においては、説明
を分かりやすくするために回路の一部分のみを示してい
る。また、上記電子回路10は、上記図10から図12
で示した従来の半導体集積回路80と同じ構成であり、
上記npnトランジスタ11が図10のnpnトランジ
スタ81に、上記p形拡散抵抗12が図10のp形拡散
抵抗82に、上記pnpトランジスタ13が図10のp
npトランジスタ83に、上記pnpトランジスタ14
が図10のpnpトランジスタ84に相当する。
を分かりやすくするために回路の一部分のみを示してい
る。また、上記電子回路10は、上記図10から図12
で示した従来の半導体集積回路80と同じ構成であり、
上記npnトランジスタ11が図10のnpnトランジ
スタ81に、上記p形拡散抵抗12が図10のp形拡散
抵抗82に、上記pnpトランジスタ13が図10のp
npトランジスタ83に、上記pnpトランジスタ14
が図10のpnpトランジスタ84に相当する。
【0013】上記pnpトランジスタ2のエミッタは、
外部から直流電源が供給される電源端子Vccに接続さ
れ、pnpトランジスタ2のコレクタは、上記電子回路
10のnpnトランジスタ11のコレクタに接続され、
該接続部をaとし、接続部aは、電子回路10における
直流電源が供給される電源端子をなす。pnpトランジ
スタ2のベースと接地間には、定電流源3が接続され、
該定電流源3によって、pnpトランジスタ2のベース
には、pnpトランジスタ2が飽和領域で動作するよう
に十分な電流が流される。
外部から直流電源が供給される電源端子Vccに接続さ
れ、pnpトランジスタ2のコレクタは、上記電子回路
10のnpnトランジスタ11のコレクタに接続され、
該接続部をaとし、接続部aは、電子回路10における
直流電源が供給される電源端子をなす。pnpトランジ
スタ2のベースと接地間には、定電流源3が接続され、
該定電流源3によって、pnpトランジスタ2のベース
には、pnpトランジスタ2が飽和領域で動作するよう
に十分な電流が流される。
【0014】更に、pnpトランジスタ2のベースには
npnトランジスタ4のコレクタが接続され、npnト
ランジスタ4のエミッタは接地される。npnトランジ
スタ4のベースはnpnトランジスタ5のベースに接続
され、該接続部はnpnトランジスタ5のコレクタに接
続される。npnトランジスタ5において、エミッタは
接地され、コレクタはp形拡散抵抗6を介して電源端子
Vccに接続される。なお、上記接続部aには、p形拡散
抵抗6及び12における各種n形層で形成されたn形領
域がそれぞれ接続されており、詳細は後述する。
npnトランジスタ4のコレクタが接続され、npnト
ランジスタ4のエミッタは接地される。npnトランジ
スタ4のベースはnpnトランジスタ5のベースに接続
され、該接続部はnpnトランジスタ5のコレクタに接
続される。npnトランジスタ5において、エミッタは
接地され、コレクタはp形拡散抵抗6を介して電源端子
Vccに接続される。なお、上記接続部aには、p形拡散
抵抗6及び12における各種n形層で形成されたn形領
域がそれぞれ接続されており、詳細は後述する。
【0015】上記のような構成において、npnトラン
ジスタ4,5及びp形拡散抵抗6は起動回路を形成して
おり、定電流源3に設定された電流が、上記起動回路に
よってpnpトランジスタ2のベース電流として流れ
る。ここで、pnpトランジスタ2がオンした際に、エ
ミッタ-コレクタ間での電圧降下を小さくするためにp
npトランジスタ2を飽和領域で動作させる必要があ
り、このため、pnpトランジスタ2のベースには、p
npトランジスタ2を飽和領域で動作させるように十分
大きな電流を流す必要がある。このことから、上記定電
流源3は、pnpトランジスタ2のベースに、上記のよ
うな十分に大きな電流を流すように設定されている。
ジスタ4,5及びp形拡散抵抗6は起動回路を形成して
おり、定電流源3に設定された電流が、上記起動回路に
よってpnpトランジスタ2のベース電流として流れ
る。ここで、pnpトランジスタ2がオンした際に、エ
ミッタ-コレクタ間での電圧降下を小さくするためにp
npトランジスタ2を飽和領域で動作させる必要があ
り、このため、pnpトランジスタ2のベースには、p
npトランジスタ2を飽和領域で動作させるように十分
大きな電流を流す必要がある。このことから、上記定電
流源3は、pnpトランジスタ2のベースに、上記のよ
うな十分に大きな電流を流すように設定されている。
【0016】図2は、直流電源が正常に接続された場合
を示した上記図1のpnpトランジスタ2のチップ断面
図である。図2において、pnpトランジスタ2は、p
形シリコン基板20に形成された、n+層で形成される
コレクタウォールリング21、n-エピタキシャル層2
2,23、コレクタをなすp形拡散層24,25、エミ
ッタをなすp形拡散層26からなり、上記コレクタウォ
ールリング21及びn-エピタキシャル層22,23が
ベースをなす。
を示した上記図1のpnpトランジスタ2のチップ断面
図である。図2において、pnpトランジスタ2は、p
形シリコン基板20に形成された、n+層で形成される
コレクタウォールリング21、n-エピタキシャル層2
2,23、コレクタをなすp形拡散層24,25、エミ
ッタをなすp形拡散層26からなり、上記コレクタウォ
ールリング21及びn-エピタキシャル層22,23が
ベースをなす。
【0017】コレクタウォールリング21は、コレクタ
の直列抵抗を下げたり、シリコン基板との間に生じる寄
生pnpトランジスタ効果を低減する等の働きがあり、
pnpトランジスタ2の飽和電圧を小さくして、pnp
トランジスタ2がオンしたときの、pnpトランジスタ
2による電圧降下を小さくすることができる。上記p形
拡散層24及び25は接続されてコレクタをなし、該コ
レクタは電子回路10の上記接続部aに接続される。直
流電源が正常に接続されると、上記p形シリコン基板2
0は接地され、エミッタをなすp形拡散層26は電源端
子Vccに接続される。
の直列抵抗を下げたり、シリコン基板との間に生じる寄
生pnpトランジスタ効果を低減する等の働きがあり、
pnpトランジスタ2の飽和電圧を小さくして、pnp
トランジスタ2がオンしたときの、pnpトランジスタ
2による電圧降下を小さくすることができる。上記p形
拡散層24及び25は接続されてコレクタをなし、該コ
レクタは電子回路10の上記接続部aに接続される。直
流電源が正常に接続されると、上記p形シリコン基板2
0は接地され、エミッタをなすp形拡散層26は電源端
子Vccに接続される。
【0018】図3は、直流電源が正常に接続された場合
を示す上記図1のnpnトランジスタ11のチップ断面
図である。なお、上記図2で示したものと同じものは同
じ符号で示している。図3において、npnトランジス
タ11は、p形シリコン基板20に形成された、n+埋
込層31、n-エピタキシャル層32、ベースをなすp
形拡散層33、エミッタをなすn+拡散層34、及びコ
レクタの接点部分をなすn+拡散層35からなり、上記
n-エピタキシャル層32及びn+拡散層35がコレクタ
をなす。上記n+拡散層35はpnpトランジスタ2の
コレクタに接続され、ベースをなすp形拡散層33は、
pnpトランジスタ13及び14の各ベースに接続さ
れ、エミッタをなすn+拡散層34はp形拡散抵抗12
に接続される。直流電源が正常に接続されると、上記p
形シリコン基板20は接地される。
を示す上記図1のnpnトランジスタ11のチップ断面
図である。なお、上記図2で示したものと同じものは同
じ符号で示している。図3において、npnトランジス
タ11は、p形シリコン基板20に形成された、n+埋
込層31、n-エピタキシャル層32、ベースをなすp
形拡散層33、エミッタをなすn+拡散層34、及びコ
レクタの接点部分をなすn+拡散層35からなり、上記
n-エピタキシャル層32及びn+拡散層35がコレクタ
をなす。上記n+拡散層35はpnpトランジスタ2の
コレクタに接続され、ベースをなすp形拡散層33は、
pnpトランジスタ13及び14の各ベースに接続さ
れ、エミッタをなすn+拡散層34はp形拡散抵抗12
に接続される。直流電源が正常に接続されると、上記p
形シリコン基板20は接地される。
【0019】次に、図4は、直流電源が正常に接続され
た場合を示す上記図1のp形拡散抵抗12のチップ断面
図である。なお、上記図2で示したものと同じものは同
じ符号で示している。図4において、p形拡散抵抗12
は、p形シリコン基板20に形成された、n+埋込層4
1、n-エピタキシャル層42、抵抗体をなすp形拡散
層43、及びn+拡散層44からなる。該n+拡散層44
は、上記pnpトランジスタ2のコレクタに接続され、
p形シリコン基板20は接地される。上記p形拡散層4
3には2つの端子が設けられており、該2つの端子間の
抵抗値が、p形拡散抵抗12の抵抗値となる。p形拡散
層43に設けられた2つの端子の内、一方の端子はnp
nトランジスタ11のエミッタに接続され、他方の端子
は接地される。
た場合を示す上記図1のp形拡散抵抗12のチップ断面
図である。なお、上記図2で示したものと同じものは同
じ符号で示している。図4において、p形拡散抵抗12
は、p形シリコン基板20に形成された、n+埋込層4
1、n-エピタキシャル層42、抵抗体をなすp形拡散
層43、及びn+拡散層44からなる。該n+拡散層44
は、上記pnpトランジスタ2のコレクタに接続され、
p形シリコン基板20は接地される。上記p形拡散層4
3には2つの端子が設けられており、該2つの端子間の
抵抗値が、p形拡散抵抗12の抵抗値となる。p形拡散
層43に設けられた2つの端子の内、一方の端子はnp
nトランジスタ11のエミッタに接続され、他方の端子
は接地される。
【0020】次に、図5は、直流電源が正常に接続され
た場合を示す上記図1のp形拡散抵抗6のチップ断面図
である。なお、上記図2で示したものと同じものは同じ
符号で示している。図5において、p形拡散抵抗6は、
p形シリコン基板20に形成された、n+埋込層51、
n-エピタキシャル層52、抵抗体をなすp形拡散層5
3、及びn+拡散層54からなる。該n+拡散層54は、
上記pnpトランジスタ2のコレクタに接続され、p形
シリコン基板20は接地される。上記p形拡散層53に
は2つの端子が設けられており、該2つの端子間の抵抗
値が、p形拡散抵抗6の抵抗値となる。p形拡散層53
に設けられた2つの端子の内、一方の端子は電源端子V
ccに接続され、他方の端子は、npnトランジスタ5の
コレクタとベース、及びnpnトランジスタ4のベース
にそれぞれ接続される。
た場合を示す上記図1のp形拡散抵抗6のチップ断面図
である。なお、上記図2で示したものと同じものは同じ
符号で示している。図5において、p形拡散抵抗6は、
p形シリコン基板20に形成された、n+埋込層51、
n-エピタキシャル層52、抵抗体をなすp形拡散層5
3、及びn+拡散層54からなる。該n+拡散層54は、
上記pnpトランジスタ2のコレクタに接続され、p形
シリコン基板20は接地される。上記p形拡散層53に
は2つの端子が設けられており、該2つの端子間の抵抗
値が、p形拡散抵抗6の抵抗値となる。p形拡散層53
に設けられた2つの端子の内、一方の端子は電源端子V
ccに接続され、他方の端子は、npnトランジスタ5の
コレクタとベース、及びnpnトランジスタ4のベース
にそれぞれ接続される。
【0021】ここで、p形拡散層53と、n+埋込層5
1及びn-エピタキシャル層52及びn+拡散層54から
なるn形領域と、p形シリコン基板20とで、寄生pn
pトランジスタが形成される。しかし、該寄生pnpト
ランジスタのベース端子をなすn+拡散層54は、pn
pトランジスタ2を介して電源端子Vccに接続されてお
り、pnpトランジスタ2がオンしているときのエミッ
タ-コレクタ間の電圧が、上記寄生pnpトランジスタ
のエミッタ-ベース間の電圧よりも小さいことから、寄
生pnpトランジスタにおいて、エミッタの電圧がベー
スの電圧よりも低くなることから、上記寄生pnpトラ
ンジスタはオンせず、寄生pnpトランジスタによる電
源からのリーク電流を小さくすることができる。
1及びn-エピタキシャル層52及びn+拡散層54から
なるn形領域と、p形シリコン基板20とで、寄生pn
pトランジスタが形成される。しかし、該寄生pnpト
ランジスタのベース端子をなすn+拡散層54は、pn
pトランジスタ2を介して電源端子Vccに接続されてお
り、pnpトランジスタ2がオンしているときのエミッ
タ-コレクタ間の電圧が、上記寄生pnpトランジスタ
のエミッタ-ベース間の電圧よりも小さいことから、寄
生pnpトランジスタにおいて、エミッタの電圧がベー
スの電圧よりも低くなることから、上記寄生pnpトラ
ンジスタはオンせず、寄生pnpトランジスタによる電
源からのリーク電流を小さくすることができる。
【0022】次に、上記半導体集積回路1に対して、極
性を逆にして直流電源が接続された場合について説明す
る。図6は、極性を逆にして直流電源が接続されたとき
の、上記pnpトランジスタ2のチップ断面図である。
なお、図6では、上記図2と同じものは同じ符号で示し
ており、ここではその説明を省略する。図6において、
極性を逆にして直流電源が接続されたことによって、p
形シリコン基板20は、電源端子Vccに接続され、上記
電子回路10における接地されていた箇所はすべて電源
端子Vccに接続される。更に、pnpトランジスタ2の
エミッタが接地される。
性を逆にして直流電源が接続された場合について説明す
る。図6は、極性を逆にして直流電源が接続されたとき
の、上記pnpトランジスタ2のチップ断面図である。
なお、図6では、上記図2と同じものは同じ符号で示し
ており、ここではその説明を省略する。図6において、
極性を逆にして直流電源が接続されたことによって、p
形シリコン基板20は、電源端子Vccに接続され、上記
電子回路10における接地されていた箇所はすべて電源
端子Vccに接続される。更に、pnpトランジスタ2の
エミッタが接地される。
【0023】上記のような状態で、p形シリコン基板2
0と、コレクタウォールリング21及びn-エピタキシ
ャル層22及び23からなるn形領域との間にはpn接
合によるダイオードが形成され、上記p形拡散層24〜
26と、コレクタウォールリング21及びn-エピタキ
シャル層22及び23からなるn形領域との間にはそれ
ぞれpn接合によるダイオードが形成される。しかし、
接地されているp形拡散層26はダイオードのアノード
をなし、コレクタウォールリング21及びn-エピタキ
シャル層22及び23からなるn形領域はダイオードの
カソードをなすことから、p形シリコン基板20とp形
拡散層26は短絡することはなく、同様に、p形シリコ
ン基板20とp形拡散層24、p形シリコン基板20と
p形拡散層25はそれぞれ短絡することはない。
0と、コレクタウォールリング21及びn-エピタキシ
ャル層22及び23からなるn形領域との間にはpn接
合によるダイオードが形成され、上記p形拡散層24〜
26と、コレクタウォールリング21及びn-エピタキ
シャル層22及び23からなるn形領域との間にはそれ
ぞれpn接合によるダイオードが形成される。しかし、
接地されているp形拡散層26はダイオードのアノード
をなし、コレクタウォールリング21及びn-エピタキ
シャル層22及び23からなるn形領域はダイオードの
カソードをなすことから、p形シリコン基板20とp形
拡散層26は短絡することはなく、同様に、p形シリコ
ン基板20とp形拡散層24、p形シリコン基板20と
p形拡散層25はそれぞれ短絡することはない。
【0024】このため、極性を逆にして直流電源が接続
された場合において、上記図11及び図12で示したn
pnトランジスタ81及びp形拡散抵抗82と同様に、
上記電子回路10におけるnpnトランジスタ11及び
p形拡散抵抗12内でそれぞれ形成された各ダイオード
によって、pnpトランジスタ2のコレクタに接続され
た電源端子Vccは、pnpトランジスタ2のエミッタを
介して接地されることはない。このように、極性を逆に
して直流電源が接続された場合、電子回路10における
npnトランジスタ11及びp形拡散抵抗12内でそれ
ぞれ形成される各ダイオードによって、電子回路10の
接続部aが電源端子Vccに接続されても、pnpトラン
ジスタ2によって上記接続部aが接地されることを防ぐ
ことができる。
された場合において、上記図11及び図12で示したn
pnトランジスタ81及びp形拡散抵抗82と同様に、
上記電子回路10におけるnpnトランジスタ11及び
p形拡散抵抗12内でそれぞれ形成された各ダイオード
によって、pnpトランジスタ2のコレクタに接続され
た電源端子Vccは、pnpトランジスタ2のエミッタを
介して接地されることはない。このように、極性を逆に
して直流電源が接続された場合、電子回路10における
npnトランジスタ11及びp形拡散抵抗12内でそれ
ぞれ形成される各ダイオードによって、電子回路10の
接続部aが電源端子Vccに接続されても、pnpトラン
ジスタ2によって上記接続部aが接地されることを防ぐ
ことができる。
【0025】図7は、極性を逆にして直流電源が接続さ
れたときの、上記npnトランジスタ11のチップ断面
図である。なお、図7では、上記図3と同じものは同じ
符号で示しており、ここではその説明を省略する。図7
において、極性を逆にして直流電源が接続されたことに
よって、p形シリコン基板20は電源端子Vccに接続さ
れ、pnpトランジスタ2のエミッタが接地される。
れたときの、上記npnトランジスタ11のチップ断面
図である。なお、図7では、上記図3と同じものは同じ
符号で示しており、ここではその説明を省略する。図7
において、極性を逆にして直流電源が接続されたことに
よって、p形シリコン基板20は電源端子Vccに接続さ
れ、pnpトランジスタ2のエミッタが接地される。
【0026】ここで、電源端子Vccからn+拡散層35
へは、p形シリコン基板20と、n+埋込層31及びn-
エピタキシャル層32及びn+拡散層35からなるn形
領域との間に形成される順方向にバイアスされたダイオ
ードによって接続される。しかし、n+拡散層35に
は、pnpトランジスタ2のコレクタが接続されてお
り、pnpトランジスタ2により、n+拡散層35が接
地されることはない。
へは、p形シリコン基板20と、n+埋込層31及びn-
エピタキシャル層32及びn+拡散層35からなるn形
領域との間に形成される順方向にバイアスされたダイオ
ードによって接続される。しかし、n+拡散層35に
は、pnpトランジスタ2のコレクタが接続されてお
り、pnpトランジスタ2により、n+拡散層35が接
地されることはない。
【0027】次に、図8は、極性を逆にして直流電源が
接続されたときの、上記p形拡散抵抗12のチップ断面
図である。なお、図8では、上記図4と同じものは同じ
符号で示しており、ここではその説明を省略する。図8
において、極性を逆にして直流電源が接続されたことに
よって、p形シリコン基板20は電源端子Vccに接続さ
れ、p形拡散層43に設けられた2つの端子の内、接地
されていた方の端子が電源端子Vccに接続され、pnp
トランジスタ2のエミッタが接地される。
接続されたときの、上記p形拡散抵抗12のチップ断面
図である。なお、図8では、上記図4と同じものは同じ
符号で示しており、ここではその説明を省略する。図8
において、極性を逆にして直流電源が接続されたことに
よって、p形シリコン基板20は電源端子Vccに接続さ
れ、p形拡散層43に設けられた2つの端子の内、接地
されていた方の端子が電源端子Vccに接続され、pnp
トランジスタ2のエミッタが接地される。
【0028】ここで、電源端子Vccからn+拡散層44
へは、p形シリコン基板20と、n+埋込層41及びn-
エピタキシャル層42及びn+拡散層44からなるn形
領域との間に形成される順方向にバイアスされたダイオ
ード、並びに、p形拡散層43と、n+埋込層41及び
n-エピタキシャル層42及びn+拡散層44からなるn
形領域との間に形成される順方向にバイアスされたダイ
オードによって接続される。しかし、n+拡散層44に
は、pnpトランジスタ2のコレクタが接続されてお
り、pnpトランジスタ2により、n+拡散層44が接
地されることはない。
へは、p形シリコン基板20と、n+埋込層41及びn-
エピタキシャル層42及びn+拡散層44からなるn形
領域との間に形成される順方向にバイアスされたダイオ
ード、並びに、p形拡散層43と、n+埋込層41及び
n-エピタキシャル層42及びn+拡散層44からなるn
形領域との間に形成される順方向にバイアスされたダイ
オードによって接続される。しかし、n+拡散層44に
は、pnpトランジスタ2のコレクタが接続されてお
り、pnpトランジスタ2により、n+拡散層44が接
地されることはない。
【0029】図9は、極性を逆にして直流電源が接続さ
れたときの、上記p形拡散抵抗6のチップ断面図であ
る。なお、図9では、上記図5と同じものは同じ符号で
示しており、ここではその説明を省略する。図9におい
て、極性を逆にして直流電源が接続されたことによっ
て、p形シリコン基板20は電源端子Vccに接続され、
p形拡散層53に設けられた2つの端子の内、電源端子
Vccに接続されていた方の端子及びpnpトランジスタ
2のエミッタが接地される。
れたときの、上記p形拡散抵抗6のチップ断面図であ
る。なお、図9では、上記図5と同じものは同じ符号で
示しており、ここではその説明を省略する。図9におい
て、極性を逆にして直流電源が接続されたことによっ
て、p形シリコン基板20は電源端子Vccに接続され、
p形拡散層53に設けられた2つの端子の内、電源端子
Vccに接続されていた方の端子及びpnpトランジスタ
2のエミッタが接地される。
【0030】ここで、電源端子Vccからn+拡散層54
へは、p形シリコン基板20と、n+埋込層51及びn-
エピタキシャル層52及びn+拡散層54からなるn形
領域との間に形成される順方向にバイアスされたダイオ
ードによって接続されるが、n+拡散層54には、pn
pトランジスタ2のコレクタが接続されており、pnp
トランジスタ2により、n+拡散層54が接地されるこ
とはない。また、p形拡散層53と、n+埋込層51及
びn-エピタキシャル層52及びn+拡散層54からなる
n形領域との間に形成されたダイオードによって、接地
されたp形拡散層53の一方の端子は、電源端子Vccに
接続されることはない。
へは、p形シリコン基板20と、n+埋込層51及びn-
エピタキシャル層52及びn+拡散層54からなるn形
領域との間に形成される順方向にバイアスされたダイオ
ードによって接続されるが、n+拡散層54には、pn
pトランジスタ2のコレクタが接続されており、pnp
トランジスタ2により、n+拡散層54が接地されるこ
とはない。また、p形拡散層53と、n+埋込層51及
びn-エピタキシャル層52及びn+拡散層54からなる
n形領域との間に形成されたダイオードによって、接地
されたp形拡散層53の一方の端子は、電源端子Vccに
接続されることはない。
【0031】このように、本発明の実施の形態1におけ
る半導体集積回路1は、半導体集積回路で形成された電
子回路10における、直流電源が供給される電源端子で
ある接続部aと、電源端子Vccとの間に、コレクタウォ
ールリングを有するpnpトランジスタ2を設け、上記
接続部aには、pnpトランジスタ2を介して直流電源
が供給されるようにすると共に、pnpトランジスタ2
のベースには、pnpトランジスタ2が飽和領域で動作
するような大きさのベース電流が流れるように定電流源
3が接続される。
る半導体集積回路1は、半導体集積回路で形成された電
子回路10における、直流電源が供給される電源端子で
ある接続部aと、電源端子Vccとの間に、コレクタウォ
ールリングを有するpnpトランジスタ2を設け、上記
接続部aには、pnpトランジスタ2を介して直流電源
が供給されるようにすると共に、pnpトランジスタ2
のベースには、pnpトランジスタ2が飽和領域で動作
するような大きさのベース電流が流れるように定電流源
3が接続される。
【0032】このため、半導体集積回路1において、直
流電源が正常に接続された場合に、pnpトランジスタ
2による電圧降下を最小限にすることができると共に、
p形拡散抵抗6内に形成される寄生pnpトランジスタ
による電源からのリーク電流を小さくすることができ、
極性を逆にして直流電源が接続された場合に、電子回路
10において、電源端子Vccと接続部aが短絡状態にな
っても、上記pnpトランジスタ2によって、接続部a
が接地されることを防ぐことができる。これらのことか
ら、極性を逆にして直流電源が接続された場合において
も、半導体集積回路内部で電源端子Vccが接地されるこ
とを防ぐことができ、半導体集積回路の破壊を防ぐこと
ができる。
流電源が正常に接続された場合に、pnpトランジスタ
2による電圧降下を最小限にすることができると共に、
p形拡散抵抗6内に形成される寄生pnpトランジスタ
による電源からのリーク電流を小さくすることができ、
極性を逆にして直流電源が接続された場合に、電子回路
10において、電源端子Vccと接続部aが短絡状態にな
っても、上記pnpトランジスタ2によって、接続部a
が接地されることを防ぐことができる。これらのことか
ら、極性を逆にして直流電源が接続された場合において
も、半導体集積回路内部で電源端子Vccが接地されるこ
とを防ぐことができ、半導体集積回路の破壊を防ぐこと
ができる。
【0033】
【発明の効果】上記の説明から明らかなように、本発明
の半導体集積回路によれば、外部から供給される直流電
源が、飽和領域で動作するような大きさのベース電流が
流されるpnpトランジスタを介して、バイポーラ型I
Cの各素子に供給されるようにし、具体的には、外部か
ら直流電源の供給を受ける、バイポーラ型IC内におけ
るnpnトランジスタのコレクタ及びp形拡散抵抗のn
形領域に対して、例えばバイポーラ型IC内に設けられ
たpnpトランジスタを介して直流電源を供給するよう
にして、該pnpトランジスタで、極性を逆にして上記
直流電源が接続された場合における上記各素子の破壊を
防止する。また、上記pnpトランジスタとして、コレ
クタウォールが設けられたものを使用し、pnpトラン
ジスタのベースに定電流源を接続して、pnpトランジ
スタに対して飽和領域で動作するような大きさのベース
電流を流すようにした。
の半導体集積回路によれば、外部から供給される直流電
源が、飽和領域で動作するような大きさのベース電流が
流されるpnpトランジスタを介して、バイポーラ型I
Cの各素子に供給されるようにし、具体的には、外部か
ら直流電源の供給を受ける、バイポーラ型IC内におけ
るnpnトランジスタのコレクタ及びp形拡散抵抗のn
形領域に対して、例えばバイポーラ型IC内に設けられ
たpnpトランジスタを介して直流電源を供給するよう
にして、該pnpトランジスタで、極性を逆にして上記
直流電源が接続された場合における上記各素子の破壊を
防止する。また、上記pnpトランジスタとして、コレ
クタウォールが設けられたものを使用し、pnpトラン
ジスタのベースに定電流源を接続して、pnpトランジ
スタに対して飽和領域で動作するような大きさのベース
電流を流すようにした。
【0034】このため、直流電源が正常に接続された場
合に、p形拡散抵抗内に形成される寄生pnpトランジ
スタによる電源からのリーク電流を小さくすることがで
きると共に、pnpトランジスタによる電圧降下を最小
限にすることができ、バイポーラ型ICの各素子に対し
て上記pnpトランジスタを介して直流電源を供給する
際に生じる、pnpトランジスタの電圧降下に対する影
響をなくすことができる。これに加えて、極性を逆にし
て直流電源が接続された場合には、外部から直流電源が
供給される電源端子Vccが半導体集積回路内部で接地さ
れることを防ぐことができ、半導体集積回路の破壊を防
ぐことができる。これらのことから、半導体集積回路に
おける信頼性の向上を図ることができる。
合に、p形拡散抵抗内に形成される寄生pnpトランジ
スタによる電源からのリーク電流を小さくすることがで
きると共に、pnpトランジスタによる電圧降下を最小
限にすることができ、バイポーラ型ICの各素子に対し
て上記pnpトランジスタを介して直流電源を供給する
際に生じる、pnpトランジスタの電圧降下に対する影
響をなくすことができる。これに加えて、極性を逆にし
て直流電源が接続された場合には、外部から直流電源が
供給される電源端子Vccが半導体集積回路内部で接地さ
れることを防ぐことができ、半導体集積回路の破壊を防
ぐことができる。これらのことから、半導体集積回路に
おける信頼性の向上を図ることができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1における半導体集積回
路の例を示した図である。
路の例を示した図である。
【図2】 正常に直流電源を接続したときの、図1で示
したpnpトランジスタ2のチップ断面図である。
したpnpトランジスタ2のチップ断面図である。
【図3】 正常に直流電源を接続したときの、図1で示
したnpnトランジスタ11のチップ断面図である。
したnpnトランジスタ11のチップ断面図である。
【図4】 正常に直流電源を接続したときの、図1で示
したp形拡散抵抗12のチップ断面図である。
したp形拡散抵抗12のチップ断面図である。
【図5】 正常に直流電源を接続したときの、図1で示
したp形拡散抵抗6のチップ断面図である。
したp形拡散抵抗6のチップ断面図である。
【図6】 極性を逆にして直流電源を接続したときの、
図1で示したpnpトランジスタ2のチップ断面図であ
る。
図1で示したpnpトランジスタ2のチップ断面図であ
る。
【図7】 極性を逆にして直流電源を接続したときの、
図1で示したnpnトランジスタ11のチップ断面図で
ある。
図1で示したnpnトランジスタ11のチップ断面図で
ある。
【図8】 極性を逆にして直流電源を接続したときの、
図1で示したp形拡散抵抗12のチップ断面図である。
図1で示したp形拡散抵抗12のチップ断面図である。
【図9】 極性を逆にして直流電源を接続したときの、
図1で示したp形拡散抵抗6のチップ断面図である。
図1で示したp形拡散抵抗6のチップ断面図である。
【図10】 従来の半導体集積回路の例を示した図であ
る。
る。
【図11】 極性を逆にして直流電源を接続したとき
の、図10で示したnpnトランジスタ81のチップ断
面図である。
の、図10で示したnpnトランジスタ81のチップ断
面図である。
【図12】 極性を逆にして直流電源を接続したとき
の、図10で示したp形拡散抵抗82のチップ断面図で
ある。
の、図10で示したp形拡散抵抗82のチップ断面図で
ある。
1 半導体集積回路、 2 pnpトランジスタ、 3
定電流源、 4,5,11 npnトランジスタ、
6,12 p形拡散抵抗、 10 電子回路
定電流源、 4,5,11 npnトランジスタ、
6,12 p形拡散抵抗、 10 電子回路
Claims (5)
- 【請求項1】 バイポーラ型ICからなる半導体集積回
路において、 外部から供給される直流電源が、pnpトランジスタを
介して上記バイポーラ型ICにおける各素子に供給さ
れ、該pnpトランジスタは、飽和領域で動作するよう
な大きさのベース電流が流されると共に、極性を逆にし
て上記直流電源が接続された場合における、上記各素子
の破壊を防止することを特徴とする半導体集積回路。 - 【請求項2】 請求項1に記載の半導体集積回路にし
て、上記pnpトランジスタは、外部から直流電源の供
給を受ける、上記バイポーラ型IC内におけるnpnト
ランジスタのコレクタ及びp形拡散抵抗のn形領域に対
して、外部からの上記直流電源の供給を行うことを特徴
とする半導体集積回路。 - 【請求項3】 請求項1又は請求項2のいずれかに記載
の半導体集積回路にして、上記pnpトランジスタは、
上記バイポーラ型IC内に設けられることを特徴とする
半導体集積回路。 - 【請求項4】 請求項1から請求項3のいずれかに記載
の半導体集積回路にして、上記pnpトランジスタは、
ベースに定電流源が接続されることを特徴とする半導体
集積回路。 - 【請求項5】 請求項1から請求項4のいずれかに記載
の半導体集積回路にして、上記pnpトランジスタは、
コレクタウォールが設けられることを特徴とする半導体
集積回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8234942A JPH1079472A (ja) | 1996-09-05 | 1996-09-05 | 半導体集積回路 |
KR1019970003005A KR19980023935A (ko) | 1996-09-05 | 1997-01-31 | 반도체 집적회로 |
US08/796,547 US5821601A (en) | 1996-09-05 | 1997-02-06 | Bipolar semiconductor integrated circuit with a protection circuit |
DE19708019A DE19708019C2 (de) | 1996-09-05 | 1997-02-27 | Integrierte bipolare Halbleiterschaltung mit Verpolschutzschaltung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8234942A JPH1079472A (ja) | 1996-09-05 | 1996-09-05 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
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