KR19980023935A - 반도체 집적회로 - Google Patents

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KR19980023935A
KR19980023935A KR1019970003005A KR19970003005A KR19980023935A KR 19980023935 A KR19980023935 A KR 19980023935A KR 1019970003005 A KR1019970003005 A KR 1019970003005A KR 19970003005 A KR19970003005 A KR 19970003005A KR 19980023935 A KR19980023935 A KR 19980023935A
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마사히로 야마모토
유키오 야스다
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

극성을 반대로 하여 직류전원이 접속된 경우에 있어서도, 파괴되지 않는 반도체 집적 회로를 얻는다.
바이폴라형 IC로 이루어지는 반도체 집적 회로에 있어서, 외부에서 공급되는 직류전원이 pnp 트랜지스터를 통해 상기 바이폴라형 IC 에서의 각 소자에 공급되고, 해당 pnp 트랜지스터는 포화영역에서 동작하는 것과 같은 크기의 베이스전류가 흐르는 동시에, 극성을 반대로 하여 상기 직류전원이 접속된 경우에 있어서의 상기 각 소자의 파괴를 방지한다.

Description

반도체 집적회로
본 발명은 반도체 집적회로에 관한 것으로, 특히 바이폴라형 IC로 이루어지는 반도체 집적회로에 있어서, 전원 역접속에 대한 보호회로에 관한 것이다.
도 10은 종래의 반도체 집적회로의 일부를 나타낸 회로도이다.
도 10에 나타낸 바이폴라형 IC로 이루어지는 반도체 집적회로(80)에 있어서, 외부에서 직류전원이 공급되는 전원단자(Vcc)에 npn 트랜지스터(81)의 콜렉터가 접속되고, 해당 트랜지스터(81)의 에미터는 p형 확산저항(82)을 통해 접지된다.
트랜지스터(81)의 베이스는 pnp 트랜지스터(83 및 84)의 베이스에 각각 접속되고, 해당 pnp 트랜지스터(83 및 84)의 에미터는 각각 전원단자(Vcc)에 접속되어 있으며, pnp 트랜지스터(84)의 베이스와 콜렉터는 접속되어 있다.
여기서, 상기 도 10에 나타낸 회로에서, 극성을 반대로 하여 직류전원이 접속된 경우에 관해서 설명한다.
도 11은 상기 npn 트랜지스터(81)의 칩단면도이고, 극성을 반대로 하여 상기 직류전원이 접속된 상태를 나타낸 도면이다.
도 11에 있어서, npn 트랜지스터(81)는 p형 실리콘 기판(90)에 형성된 n+매립층(91), n_에피택셜층(92), 베이스를 이루는 p형 확산층(93), 에미터를 이루는 n+확산층(94), 및 콜렉터의 접점부분을 이루는 n+확산층(95)으로 이루어지고, 상기 n_에피택셜층(92) 및 n+확산층(95)은 콜렉터를 이룬다.
p형 실리콘 기판(90)과, 상기 n+매립층(91) 및 n_에피택셜층(92) 및 n+확산층(95)으로 이루어지는 n형 영역은 pn 접합에 의한 다이오드를 형성하고 있다.
해당 다이오드에 있어서, p형 실리콘 기판(90)이 애노드를 이루고, 상기 n형 영역이 캐소드를 이루고 있으며, 상기 다이오드는 p형 실리콘 기판(90)에서 n+확산층(95)으로 순방향 바이어스된 다이오드로 된다.
이러한 상태에서, 극성을 반대로 하여 직류전원이 접속되면, p 형 실리콘 기판(90)은 전원단자(Vcc)에 접속되고, 상기 n+확산층(95)은 접지된다.
이 결과, 전원단자(Vcc)가 반도체 집적회로(80)내에서 접지되고, 반도체 집적회로(80)가 파괴된다고 하는 문제가 있었다.
다음에, 도 12는 상기 p형 확산저항(82)의 칩단면도이고, 극성을 반대로 하여 상기 직류전원이 접속되어 있는 상태를 나타낸 도면이다.
도 12에 있어서, p형 확산저항(82)은 p형 실리콘 기판(90)에 형성된 n+매립층(96), n_에피택셜층(97), 저항체를 이루는 p형 확산층(98), 및 n+확산층(99)으로 이루어진다.
p형 실리콘 기판(90)과, 상기 n+매립층(96) 및 n_에피택셜층(97) 및 n+확산층(99)으로 이루어지는 n형 영역은 pn 접합에 의한 다이오드를 형성하고 있다.
상기 다이오드에 있어서, p형 실리콘 기판(90)이 애노드를 이루고, n+매립층(96) 및 n_에피택셜층(97) 및 n+확산층(99)으로 이루어지는 n 형태영역이 캐소드를 이루고 있며, 상기 다이오드는 p형 실리콘 기판(90)에서 n+확산층(99)으로 순방향 바이어스된 다이오드가 된다.
이러한 상태에서, 극성을 반대로 하여 직류전원이 접속되면, p 형 실리콘 기판(90)은 전원단자(Vcc)에 접속되고, 상기 n+확산층(99)은 접지된다.
그 결과, 전원단자(Vcc)가 반도체 집적회로(80)내에서 접지되고, 반도체 집적회로(80)가 파괴된다고 하는 문제가 있었다.
본 발명은, 상기와 같은 문제를 해결하기 위해서 이루어진 것으로, 예컨데 자동차의 배터리를 충전할 때, 잘 못해서 극성을 반대로 하여 직류전원이 접속된 경우에 있어서도, 파괴되지 않는 반도체 집적회로를 얻는 것을 목적으로 한다.
본 발명은 바이폴라형 IC로 이루어지는 반도체 집적회로에서 이루어진 것으로, 외부에서 공급되는 직류전원이 pnp 트랜지스터를 통해 바이폴라형 IC의 각 소자에 공급되고, 해당 pnp 트랜지스터는 포화영역에서 동작하는 것과 같은 크기의 베이스전류가 흐르는 동시에, 극성을 반대로 하여 상기 직류전원이 접속된 경우에 있어서의 상기 각 소자의 파괴를 방지하는 것을 특징으로 하는 반도체 집적회로를 제공하는 것이다.
도 1은 본 발명의 실시의 형태1에 있어서의 반도체 집적회로의 예를 나타낸 도면.
도 2는 정상적으로 직류전원을 접속할 때의 도 1에 나타낸 pnp 트랜지스터(2)의 칩단면도.
도 3는 정상적으로 직류전원을 접속할 때의 도 1에 나타낸 npn 트랜지스터(11)의 칩단면도.
도 4는 정상적으로 직류전원을 접속할 때의 도 1에 나타낸 p형 확산 저항(12)의 칩단면도.
도 5는 정상적으로 직류전원을 접속할 때의 도 1에 나타낸 p형 확산저항(6)의 칩단면도.
도 6는 극성을 반대로 하여 직류전원을 접속할 때의 도 1에 나타낸 pnp 트랜지스터(2)의 칩단면도.
도 7은 극성을 반대로 하여 직류전원을 접속할 때의 도 1에 나타낸 npn 트랜지스터(11)의 칩단면도.
도 8는 극성을 반대로 하여 직류전원을 접속할 때의 도 1에 나타낸 p형 확산저항(12)의 칩단면도.
도 9는 극성을 반대로 하여 직류전원을 접속할 때의 도 1에 나타낸 p형 확산저항(6)의 칩단면도.
도 10는 종래의 반도체 집적회로의 예를 나타낸 도면.
도 11는 극성을 반대로 하여 직류전원을 접속할 때의 도 10에 나타낸 npn 트랜지스터(81)의 칩단면도.
도 12는 극성을 반대로 하여 직류전원을 접속할 때의, 도 10에 나타낸 p형 확산저항(82)의 칩단면도.
* 도면의 주요부분에 대한 부호설명
1 : 반도체 집적회로2 : pnp 트랜지스터
3 : 정전류원4,5,11 : npn 트랜지스터
6,12 : p형 확산저항10 : 전자회로
다음에, 도면에 나타내는 실시의 형태에 따라서, 본발명을 상세히 설명한다.
실시의 형태1.
도 1은 본 발명의 실시의 형태1에 있어서의 반도체 집적회로의 예를 나타낸 도면이다.
도 1에 있어서, 반도체 집적회로(1)는 콜렉터 월 링(collector wall ring)을 가지는 pnp 트랜지스터(2)와, 정전류원(3)과, npn 트랜지스터(4, 5)와, p형 확산저항(6)과, 반도체 집적회로로 형성된 전자회로(10)로 이루어진다.
또, 상기 반도체 집적회로(1)는 바이폴라형 IC으로 형성되어 있고, 콜렉터 월 링은 콜렉터 월을 이룬다.
전자회로(10)는 npn 트랜지스터(11), p형 확산저항(12) 및 pnp 트랜지스터(13, 14)등으로 이루어지고, npn 트랜지스터(11)의 에미터는 p형 확산저항(12)을 통해 접지된다.
npn 트랜지스터(11)의 베이스는 pnp 트랜지스터(13 및 14)의 베이스에 각각 접속되고, 해당 pnp 트랜지스터(13 및 14)의 에미터는 각각 npn 트랜시터(11)의 콜렉터에 접속되어 있고, pnp 트랜지스터(14)의 베이스와 콜렉터도 접속되어 있다.
또, 상기 전자회로(10)에 있어서는 설명을 알기 쉽게 하기 위해서 회로의 일부분만을 나타내고 있다.
또한, 상기 전자회로(10)는 상기 도 10에서 도 12로 나타낸 종래의 반도체 집적회로(80)와 같은 구성이고, 상기 npn 트랜시터(11)가 도 10의 npn 트랜지스터(81)에, 상기 p형 확산저항(12)이 도 10의 p형 확산저항(82)에, 상기 pnp 트랜지스터(13)가 도 10의 pnp 트랜지스터(83)에, 상기 pnp 트랜지스터(14)가 도 10의 pnp 트랜지스터(84)에 해당한다.
상기 pnp 트랜지스터(2)의 에미터는 외부에서 직류전원이 공급되는 전원단자(Vcc)에 접속되고, pnp 트랜지스터(2)의 콜렉터는 상기 전자회로(10)의 npn 트랜시터(11)의 콜렉터에 접속되며, 해당 접속부를 a로 하고, 접속부(a)는 전자회로(10)에 있어서의 직류전원이 공급되는 전원단자를 이룬다.
pnp 트랜지스터(2)의 베이스와 접지 사이에는 정전류원(3)이 접속되고, 해당 정전류원(3)에 의해서, pnp 트랜지스터(2)의 베이스에는 pnp 트랜지스터(2)가 포화영역에서 동작하도록 충분한 전류가 흐른다.
또한, pnp 트랜지스터(2)의 베이스에는 npn 트랜지스터(4)의 콜렉터가 접속되고, npn 트랜지스터(4)의 에미터는 접지된다.
npn 트랜지스터(4)의 베이스는 npn 트랜시터(5)의 베이스에 접속되고, 해당 접속부는 npn 트랜시터(5)의 콜렉터에 접속된다.
npn 트랜시터(5)에 있어서, 에미터는 접지되고, 콜렉터는 p형 확산저항(6)을 통해 전원단자(Vcc)에 접속된다.
또, 상기 접속부(a)에는 p형 확산저항(6 및 12)에 있어서의 각종n형층으로 형성된 n형 영역이 각각 접속되어 있고, 상세한 것은 후술한다.
상기와 같은 구성에 있어서, npn 트랜시터(4, 5) 및 p형 확산저항(6)은 기동(起動)회로를 형성하고 있고, 정전류원(3)에 설정된 전류가 상기 기동회로에 의해서 pnp 트랜지스터(2)의 베이스 전류로서 흐른다.
여기서, pnp 트랜지스터(2)가 온하였을 때에, 에미터 콜렉터 사이에서의 전압강하를 작게 하기 위해서 pnp 트랜지스터(2)를 포화영역에서 동작시킬 필요가 있고, 이 때문에, pnp 트랜지스터(2)의 베이스에는 pnp 트랜지스터(2)를 포화영역에서 동작시키도록 충분히 큰 전류를 흘릴 필요가 있다.
이것으로부터, 상기 정전류원(3)은 pnp 트랜지스터(2)의 베이스에 상기와 같은 충분히 큰 전류를 흘리도록 설정되어 있다.
도 2는 직류전원이 정상적으로 접속된 경우를 나타낸 상기 도 1의 pnp 트랜지스터(2)의 칩단면도이다.
도 2에 있어서, pnp 트랜지스터(2)는 p형 실리콘 기판(20)에 형성된 n+층으로 형성되는 콜렉터 월 링(21), n_에피택셜층(22, 23), 콜렉터를 이루는 p형 확산층(24, 25), 에미터를 이루는 p형 확산층(26)으로 이루어지고, 상기 콜렉터 월 링(21) 및 n_에피택셜층(22, 23)은 베이스를 이룬다.
콜렉터 월 링(21)은 콜렉터의 직렬저항을 낮추기도 하고, 실리콘 기판과의 사이에 생기는 기생 pnp 트랜지스터 효과를 감소하는 등의 기능이 있다.
그러므로, pnp 트랜지스터(2)의 포화전압을 작게 하여, pnp 트랜지스터(2)가 온할 때의 pnp 트랜지스터(2)에 의한 전압강하를 작게 할 수 있다.
상기 p형 확산층(24 및 25)은 접속되어 콜렉터를 이루고, 해당 콜렉터는 전자회로(10)의 상기 접속부(a)에 접속된다.
직류전원이 정상적으로 접속되면, 상기 p형 실리콘 기판(20)은 접지되고, 에미터를 이루는 p형 확산층(26)은 전원단자(Vcc)에 접속된다.
도 3는 직류전원이 정상적으로 접속된 경우를 나타내는 상기 도 1의 npn 트랜시터(11)의 칩단면도이다.
또, 상기 도 2에 나타낸 것과 같은 것은 같은 부호을 붙인다.
도 3에 있어서, npn 트랜시터(11)는 p형 실리콘 기판(20)에 형성된 n+매립층(31), n_에피택셜층(32), 베이스를 이루는 p형 확산층(33), 에미터를 이루는 n+확산층(34), 및 콜렉터의 접점부분을 이루는 n+확산층(35)으로 이루어지고, 상기 n_에피택셜층(32) 및 n+확산층(35)은 콜렉터를 이룬다.
상기 n+확산층(35)은 pnp 트랜지스터(2)의 콜렉터에 접속되고, 베이스를 이루는 p형 확산층(33)은 pnp 트랜지스터(13 및 14)의 베이스에 접속되며, 에미터를 이루는 n+확산층(34)은 p형 확산저항(12)에 접속된다.
직류전원이 정상적으로 접속되면, 상기 p형 실리콘 기판(20)은 접지된다.
다음에, 도 4는 직류전원이 정상적으로 접속된 경우를 나타내는 상기 도 1의 p형 확산저항(12)의 칩단면도이다.
또, 상기 도 2에 나타낸 것과 같은 것은 같은 부호를 붙인다.
도 4에 있어서, p형 확산저항(12)은 p형 실리콘 기판(20)에 형성된 n+매립층(41), n-에피택셜층(42), 저항체를 이루는 p형 확산층(43), 및 n+확산층(44)으로 이루어진다.
해당 n+확산층(44)은 상기 pnp 트랜지스터(2)의 콜렉터에 접속되고, p형 실리콘 기판(20)은 접지된다.
상기 p형 확산층(43)에는 2개의 단자가 설정되고 있고, 해당 2개의 단자 사이의 저항값이 p형 확산저항(12)의 저항값으로 된다.
p형 확산층(43)에 설정된 2개의 단자중, 한편의 단자는 npn 트랜시터(11)의 에미터에 접속되고, 다른쪽의 단자는 접지된다.
다음에, 도 5는 직류전원이 정상적으로 접속된 경우를 나타내는 상기 도 1의 p형 확산저항(6)의 칩단면도이다.
또, 상기 도 2에 나타낸 것과 같은 것은 같은 부호를 붙인다.
도 5에 있어서, p형 확산저항(6)은 p형 실리콘 기판(20)에 형성된 n+매립층(51), n_에피택셜층(52), 저항체를 이루는 p형 확산층(53), 및 n+확산층(54)으로 이루어진다.
해당 n+확산층(54)은 상기 pnp 트랜지스터(2)의 콜렉터에 접속되고, p형 실리콘 기판(20)은 접지된다.
상기 p형 확산층(53)에는 2개의 단자가 설정되고 있고, 해당 2개의 단자 사이의 저항값이 p형 확산저항(6)의 저항값으로 된다.
p형 확산층(53)에 설정된 2개의 단자중, 한편의 단자는 전원단자(Vcc)에 접속되고, 다른쪽의 단자는 npn 트랜시터(5)의 콜렉터와 베이스, 및 npn 트랜시터(4)의 베이스에 각각 접속된다.
여기서, p형 확산층(53)과, n+매립층(51) 및 n_에피택셜층(52) 및 n+확산층(54)으로 이루어지는 n형 영역과, p형 실리콘 기판(20)으로 기생 pnp 트랜지스터가 형성된다.
그러나, 해당 기생 pnp 트랜지스터의 베이스 단자를 이루는 n+확산층(54)은 pnp 트랜지스터(2)를 통해 전원단자(Vcc)에 접속되어 있고, pnp 트랜지스터(2)가 온하고 있을 때의 에미터 콜렉터 사이의 전압은 상기 기생 pnp 트랜지스터의 에미터 베이스 사이의 전압보다도 작다.
그 결과, 기생 pnp 트랜지스터에 있어서, 에미터의 전압이 베이스의 전압보다도 낮게 되어, 상기 기생 pnp 트랜지스터는 온하지 않고, 기생 pnp 트랜지스터에 의한 전원으로부터의 리이크전류를 작게 할 수 있다.
다음에, 상기 반도체 집적회로(1)에 대하여, 극성을 반대로 하여 직류전원이 접속된 경우에 관해서 설명한다.
도 6은 극성을 반대로 하여 직류전원이 접속될 때의 상기 pnp 트랜지스터(2)의 칩단면도이다.
또, 도 6에서 상기 도 2와 같은 것은 같은 부호를 붙이고, 여기서는 그 설명을 생략한다.
도 6에 있어서, 극성을 반대로 하여 직류전원이 접속된 것에 따라, p형 태실리콘 기판(20)은 전원단자(Vcc)에 접속되고, 상기 전자회로(10)에 있어서의 접지되어 있던 개소는 전부 전원단자(Vcc)에 접속된다.
또한, pnp 트랜지스터(2)의 에미터가 접지된다.
상기와 같은 상태에서, p형 실리콘 기판(20)과, 콜렉터 월 링(21) 및 n_에피택셜층(22 및 23)으로 이루어지는 n형 영역과의 사이에는 pn 접합에 의한 다이오드가 형성되고, 상기 p형 확산층(24∼26)과, 콜렉터 월 링(21) 및 n_에피택셜층(22 및 23)으로 이루어지는 n형 영역과의 사이에는 각각 pn 접합에 의한 다이오드가 형성된다.
그러나, 접지되어 있는 p형 확산층(26)은 다이오드의 애노드를 이루고, 콜렉터 월 링(21) 및 에피택셜층(22 및 23)으로 이루어지는 n 형태영역은 다이오드의 캐소드를 이룬다.
그 결과, p형 실리콘 기판(20)과 p형 확산층(26)은 단락하지 않고, p 형 실리콘 기판(20)과 p형 확산층(24), p형 실리콘 기판(20)과 p형 확산층(25)도 각각 단락하지 않는다.
이 때문에, 극성을 반대로 하여 직류전원이 접속된 경우에 있어서, 상기 도 11 및 도 12에서 나타낸 npn 트랜지스터(81) 및 p형 확산저항(82)과 같이, 상기 전자회로(10)에 있어서의 npn 트랜시터(11) 및 p형 확산저항(12)내에서 각각 형성된 각 다이오드에 의해서, pnp 트랜지스터(2)의 콜렉터에 접속된 전원단자(Vcc)는 pnp 트랜지스터(2)의 에미터를 통해 접지되는 것을 방지한다.
이와 같이, 극성을 반대로 하여 직류전원이 접속된 경우, 전자회로(10)에 있어서의 npn 트랜시터(11) 및 p형 확산저항(12)내에서 각각 형성되는 각 다이오드에 의해서, 전자회로(10)의 접속부(a)가 전원단자(Vcc)에 접속되더라도, pnp 트랜지스터(2)에 의해서 상기 접속부(a)가 접지되는 것을 막을 수 있다.
도 7은 극성을 반대로 하여 직류전원이 접속될 때의 상기 npn 트랜시터(11)의 칩단면도이다.
또, 도 7에서는, 상기 도 3와 같은 것은 같은 부호를 붙이고, 여기서는 그 설명을 생략한다.
도 7에 있어서, 극성을 반대로 하여 직류전원이 접속된 것에 따라, p형 실리콘 기판(20)은 전원단자(Vcc)에 접속되고, pnp 트랜지스터(2)의 에미터는 접지된다.
여기서, 전원단자(Vcc)는 p형 실리콘 기판(20)과, n+매립층(31) 및 n_에피택셜층(32) 및 n+확산층(35)으로 이루어지는 n 형태영역과의 사이에 형성되는 순방향 바이어스된 다이오드에 의해서 n+확산층(35)에 접속된다.
그러나, n+확산층(35)에는 pnp 트랜지스터(2)의 콜렉터가 접속되어 있고, pnp 트랜지스터(2)에 의해, n+확산층(35)은 접지되지 않는다.
다음에, 도 8는 극성을 반대로 하여 직류전원이 접속될 때의 상기 p형 확산저항(12)의 칩단면도이다.
또, 도 8에서는 상기 도 4와 같은 것은 같은 부호를 붙이고, 여기서는 그 설명을 생략한다.
도 8에 있어서, 극성을 반대로 하여 직류전원이 접속된 것에 따라, p형 실리콘 기판(20)은 전원단자(Vcc)에 접속되고, p형 확산층(43)에 설정된 2개의 단자중, 접지되어 있던 쪽의 단자는 전원단자(Vcc)에 접속되고, pnp 트랜지스터(2)의 에미터는 접지된다.
여기서, 전원단자(Vcc)는 p형 실리콘 기판(20)과, n+매립층(41) 및 n_에피택셜층(42) 및 n+확산층(44)으로 이루어지는 n형 영역과의 사이에 형성되는 순방향 바이어스된 다이오드, 및 p형 확산층(43)과, n+매립층(41) 및 n_에피택셜층(42) 및 n+확산층(44)으로 이루어지는 n 형태영역과의 사이에 형성되는 순방향 바이어스된 다이오드에 의해서 n+확산층(44)에 접속된다.
그러나, n+확산층(44)에는 pnp 트랜지스터(2)의 콜렉터가 접속되어 있고, pnp 트랜지스터(2)에 의해, n+확산층(44)은 접지되지 않는다.
도 9는 극성을 반대로 하여 직류전원이 접속될 때의 상기 p형 확산저항(6)의 칩단면도이다.
또, 도 9에서는 상기 도 5와 같은 것은 같은 부호를 붙이고, 여기서는 그 설명을 생략한다.
도 9에 있어서, 극성을 반대로 하여 직류전원이 접속된 것에 따라, p형 실리콘 기판(20)은 전원단자(Vcc)에 접속되고, p형 확산층(53)에 설정된 2개의 단자중, 전원단자(Vcc)에 접속되어 있던 쪽의 단자 및 pnp 트랜지스터(2)의 에미터가 접지된다.
여기서, 전원단자(Vcc)는 p형 실리콘 기판(20)과, n+매립층(51) 및 n_에피택셜층(52) 및 n+확산층(54)으로 이루어지는 n형 영역과의 사이에 형성되는 순방향 바이어스된 다이오드에 의해서 n+확산층(54)에 접속되지만, n+확산층(54)에는 pnp 트랜지스터(2)의 콜렉터가 접속되어 있고, pnp 트랜지스터(2)에 의해, n+확산층(54)은 접지되지 않는다.
또한, p형 확산층(53)과, n+매립층(51) 및 n_에피택셜층(52) 및 n+확산층(54)으로 이루어지는 n형 영역과의 사이에 형성된 다이오드에 의해서, 접지된 p형 확산층(53)의 한편의 단자는 전원단자(Vcc)에 접속되지 않는다.
이와 같이, 본 발명의 실시의 형태1에 있어서의 반도체 집적회로(1)는 반도체 집적회로로 형성된 전자회로(10)에 있어서의 직류전원이 공급되는 전원단자인 접속부(a)와, 전원단자(Vcc)와의 사이에, 콜렉터 월 링을 가지는 pnp 트랜지스터(2)를 배치하고, 상기 접속부(a)에는 pnp 트랜지스터(2)를 통해 직류전원이 공급되도록 하고, 동시에 pnp 트랜지스터(2)의 베이스에는 pnp 트랜지스터(2)가 포화영역에서 동작하는 것과 같은 크기의 베이스전류가 흐르도록 정전류원(3)이 접속된다.
이 때문에, 반도체 집적회로(1)에 있어서, 직류전원이 정상적으로 접속된 경우에, pnp 트랜지스터(2)에 의한 전압강하를 최소한으로 할 수 있고, 동시에 p형 확산저항(6)내에 형성되는 기생 pnp 트랜지스터에 의한 전원으로부터의 리이크전류를 작게 할 수 있다.
극성을 반대로 하여 직류전원이 접속된 경우에, 전자회로(10)에 있어서, 전원단자(Vcc)와 접속부(a)가 단락상태로 되어도, 상기 pnp 트랜지스터(2)에 의해서, 접속부(a)가 접지되는 것을 막을 수 있다.
그 결과, 극성을 반대로 하여 직류전원이 접속된 경우에 있어서도, 반도체 집적회로내부에서 전원단자(Vcc)가 접지되는 것을 막는 수 있어, 반도체 집적회로의 파괴를 막을 수 있다.
상기 설명으로부터 분명한 바와 같이, 본 발명의 반도체 집적회로에 의하면, 외부에서 공급되는 직류전원이 포화영역에서 동작하는 것과 같은 크기의 베이스전류가 흐르는 pnp 트랜지스터를 통해, 바이폴라형 IC의 각 소자에 공급되도록 하고, 해당 pnp 트랜지스터는 극성을 반대로 하여 상기 직류전원이 접속된 경우에 있어서의 상기 각 소자의 파괴를 방지한다.
그 때문에, 극성을 반대로 하여 직류전원이 접속된 경우에는, 외부에서 직류전원이 공급되는 전원단자(Vcc)가 반도체 집적회로내부에서 접지되는 것을 막는 수 있어, 반도체 집적회로의 파괴를 막을 수 있다.
그 결과, 반도체 집적회로에 있어서의 신뢰성의 향상을 꾀할 수 있다.

Claims (1)

  1. 바이폴라형 IC으로 이루어지는 반도체 집적회로에 있어서,
    외부에서 공급되는 직류전원이 pnp 트랜지스터를 통해 상기 바이폴라형 IC 에서의 각 소자에 공급되고, 해당 pnp 트랜지스터는 포화영역에서 동작하는 것과 같은 크기의 베이스전류가 흐르는 동시에, 극성을 반대로 하여 상기 직류전원이 접속된 경우 에 있어서의 상기 각 소자의 파괴를 방지하는 것을 특징으로 하는 반도체 집적회로.
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