JPS61154060A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61154060A JPS61154060A JP27726684A JP27726684A JPS61154060A JP S61154060 A JPS61154060 A JP S61154060A JP 27726684 A JP27726684 A JP 27726684A JP 27726684 A JP27726684 A JP 27726684A JP S61154060 A JPS61154060 A JP S61154060A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- transistor
- terminal
- input terminal
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にサージ電圧によシ誤動
作せず破壊強度が強い半導体集積回路に関する。
作せず破壊強度が強い半導体集積回路に関する。
自動車電装用等の半導体集積回路では、入力あるいは出
力端子に正、負のサージ電圧が印加される場合があり、
内部素子の破壊及び誤動作を防ぐため保護回路が必要で
ある。
力端子に正、負のサージ電圧が印加される場合があり、
内部素子の破壊及び誤動作を防ぐため保護回路が必要で
ある。
従来のこの種の保護回路は、第４図に示すようＫ。
コンパレータ等の内部回路プロ、り１の入力（出力）端
子６と正電源端子４および負電諒端子５との間にそれぞ
れ通常動作状態では逆バイアスされるように接続したダ
イオード８．９によって構成されている。
子６と正電源端子４および負電諒端子５との間にそれぞ
れ通常動作状態では逆バイアスされるように接続したダ
イオード８．９によって構成されている。
入力端子６に正電圧サージが印加されると、ダイオード
８は正電源Ｖｏｏ Ｋ対して順方向にバイアスされてオ
ンし、正電源ＶＯＯＩＣＩＩ流が流れる。この結果、入
力端子６Ｆｉ正ｍ源電圧ＶＯＯにダイオード８の順方向
オン電圧を加えた電圧にクランプされる。次に、入力端
子６に負電圧サージが印加されるとダイオード９が負電
源−Ｖ８８に対して順方向にバイアスされてオンし、負
電源−Ｖ３８から電流が流れる。このため、入力端子６
は負電源電圧−Ｖ８８にダイオード９の順方向オン電圧
を加えた電圧にクランプされる。ダイオード８，９の順
方向オン電圧拡通常１■８度のため、入力端子６の電圧
が制限され過電圧による内部素子破壊を防いでいた。
８は正電源Ｖｏｏ Ｋ対して順方向にバイアスされてオ
ンし、正電源ＶＯＯＩＣＩＩ流が流れる。この結果、入
力端子６Ｆｉ正ｍ源電圧ＶＯＯにダイオード８の順方向
オン電圧を加えた電圧にクランプされる。次に、入力端
子６に負電圧サージが印加されるとダイオード９が負電
源−Ｖ８８に対して順方向にバイアスされてオンし、負
電源−Ｖ３８から電流が流れる。このため、入力端子６
は負電源電圧−Ｖ８８にダイオード９の順方向オン電圧
を加えた電圧にクランプされる。ダイオード８，９の順
方向オン電圧拡通常１■８度のため、入力端子６の電圧
が制限され過電圧による内部素子破壊を防いでいた。
上述した従来の半導体集積回路では、サージ保護用の素
子としてダイオードを用いているため、サージ電蝉がダ
イオードを通して正電源及び負電源に逆流する。このた
め、特に電源回路に半導体レギュレータＩＣを用いてい
る場合紘レギュレータに電流が逆流し、レギュレータＩ
Ｃが破壊するか、電源電圧が異常に上昇して半導体集積
回路が破壊するという欠点がめった。
子としてダイオードを用いているため、サージ電蝉がダ
イオードを通して正電源及び負電源に逆流する。このた
め、特に電源回路に半導体レギュレータＩＣを用いてい
る場合紘レギュレータに電流が逆流し、レギュレータＩ
Ｃが破壊するか、電源電圧が異常に上昇して半導体集積
回路が破壊するという欠点がめった。
本発明の半導体ａｔはベースを正電源、コレクタを負電
源に接続するＰＮＰ ｌ−ランジスタと、ベースを負電
源、コレクタを正電源に接続するＮＰＮトランジスタと
を有し、前記ＰＮＰ及びＮＰＮ両トランジスタのエミ、
りが半導体集積回路の入力あるいは出力用の外部端子に
接続されている。かかるＰＮＰ）７ンジスタとＮＰＮ
トランジスタとは、望ましくは、ＰＮＰ トランジスタ
のコレクタとＮＰＮ ）う／ジスタのベースは共通のＰ
型領域カラなｐ、ＰＮＰ トランジスタのベースとＮＰ
Ｎトランジスタのコレクタは共通のＮ型領域からなるよ
うに集積回路内で形成される。
源に接続するＰＮＰ ｌ−ランジスタと、ベースを負電
源、コレクタを正電源に接続するＮＰＮトランジスタと
を有し、前記ＰＮＰ及びＮＰＮ両トランジスタのエミ、
りが半導体集積回路の入力あるいは出力用の外部端子に
接続されている。かかるＰＮＰ）７ンジスタとＮＰＮ
トランジスタとは、望ましくは、ＰＮＰ トランジスタ
のコレクタとＮＰＮ ）う／ジスタのベースは共通のＰ
型領域カラなｐ、ＰＮＰ トランジスタのベースとＮＰ
Ｎトランジスタのコレクタは共通のＮ型領域からなるよ
うに集積回路内で形成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の等価回路図でおる。
コンパレータ等の内部回路プロ、り１は入力端子６、出
力端子７．正′ｗｌＬ源端子４及び負電源端子５とを有
し、入力端子６にはＰＮＰ トランジスタ２の工ば、夕
及びＮＰＮ トランジスタ３のエミ、りが接続されてい
る。ＰＮＰ ｌ−ランジスタ２のベースは正電源端子４
に、コレクタは負電源端子５に接続され、ＮＰＮ）：９
ンジスタ３のベースは負電源端子５にコレクタは正電源
端子４に接続されている。
力端子７．正′ｗｌＬ源端子４及び負電源端子５とを有
し、入力端子６にはＰＮＰ トランジスタ２の工ば、夕
及びＮＰＮ トランジスタ３のエミ、りが接続されてい
る。ＰＮＰ ｌ−ランジスタ２のベースは正電源端子４
に、コレクタは負電源端子５に接続され、ＮＰＮ）：９
ンジスタ３のベースは負電源端子５にコレクタは正電源
端子４に接続されている。
本実施例によれは、入力端子６に正電圧のサージが印加
されると、ＰＮＰ トランジスタ２がオンし、サージ電
流はトランジスタ２のコレクタから負電源端子５に流れ
る。この時入力端子６はＶＯＯ＋ＶＢＢ（ＰＮＰ） Ｖ
Ｃクランプされる。次に、入力端子６に負電圧のサージ
が印加されると、ＮＰＮ トランジスタ３がオンし、サ
ージ電流は正電源端子４からトランジスタ３のコレクタ
を通して流れる。
されると、ＰＮＰ トランジスタ２がオンし、サージ電
流はトランジスタ２のコレクタから負電源端子５に流れ
る。この時入力端子６はＶＯＯ＋ＶＢＢ（ＰＮＰ） Ｖ
Ｃクランプされる。次に、入力端子６に負電圧のサージ
が印加されると、ＮＰＮ トランジスタ３がオンし、サ
ージ電流は正電源端子４からトランジスタ３のコレクタ
を通して流れる。
この時入力端子６は−ｖｓｓ −ＶＢＩ（ＮＰＮ）にク
ランプされる。このように、サージ電流は各電源端子に
逆流すること社なく、各電源端子に接続されたＩＣレギ
ュレータ等の電源回路に逆方向電流が流れることはない
。従って、サージ電圧が印加されても電源回路が破壊さ
れることはない。
ランプされる。このように、サージ電流は各電源端子に
逆流すること社なく、各電源端子に接続されたＩＣレギ
ュレータ等の電源回路に逆方向電流が流れることはない
。従って、サージ電圧が印加されても電源回路が破壊さ
れることはない。
第２図り本発明の一実施例のサージ保護用トランジスタ
の断面図である。サージ保護用のＰＮＰトランジスタ２
とＮＰＮトランジスタ３はＰ型半導体基板ｌＯにＮ型埋
込層１）．Ｐ型埋込層１２゜Ｎ型エピタキシャル層１３
−ａ及び１３−ｂ、深いＰ型拡散＄１４−Ｊｌ及び１４
−ｂ、６さいＰ型拡散８１５及びＮ型拡散７１）１６−
ａ及び１６−ｂによって構成されている。Ｐ型埋込層１
２はＮ型埋込層１）上に重複して不純物を拡散し、Ｎ型
エピタキシャル層１３−８，１３−ｂ成長時にこのＮ型
エピタキシャル層１３−ａＫ拡散したものでおる。この
Ｐ型埋込層１２とこれに連ながる深いＰ型拡散層１４−
ａとはＰＮＰ）：ｔンジスタのコレクタおよびＮＰＮ
トランジスタのベースを構成しておシ、負電源端子５に
接続されている。Ｎ型埋込層１）゜Ｎ型エピタキシャル
層１３−’！及びＮ型拡散層１６−ｂとはＰＮＰ トラ
ンジスタのベースとＮＰＮ トランジスタのコレクタと
を構成し正電源端子４に接続されている。ＮＰＮ トラ
ンジスタのエミ、りはＮ型エピタキシャル層１３−ｂ及
びＮ型拡散層１６−ａからなり、ＰＮＰ トランジスタ
のエミ、りは浅いＰ型拡散層１５からなシそれぞれオー
ミック配線によシ入力端子６に接続されている。これら
のＮＰＮ及びＰＮＰ トランジスタは深いＰ型拡散層１
４−ｂＫよって内部素子と分離絶縁されている。
の断面図である。サージ保護用のＰＮＰトランジスタ２
とＮＰＮトランジスタ３はＰ型半導体基板ｌＯにＮ型埋
込層１）．Ｐ型埋込層１２゜Ｎ型エピタキシャル層１３
−ａ及び１３−ｂ、深いＰ型拡散＄１４−Ｊｌ及び１４
−ｂ、６さいＰ型拡散８１５及びＮ型拡散７１）１６−
ａ及び１６−ｂによって構成されている。Ｐ型埋込層１
２はＮ型埋込層１）上に重複して不純物を拡散し、Ｎ型
エピタキシャル層１３−８，１３−ｂ成長時にこのＮ型
エピタキシャル層１３−ａＫ拡散したものでおる。この
Ｐ型埋込層１２とこれに連ながる深いＰ型拡散層１４−
ａとはＰＮＰ）：ｔンジスタのコレクタおよびＮＰＮ
トランジスタのベースを構成しておシ、負電源端子５に
接続されている。Ｎ型埋込層１）゜Ｎ型エピタキシャル
層１３−’！及びＮ型拡散層１６−ｂとはＰＮＰ トラ
ンジスタのベースとＮＰＮ トランジスタのコレクタと
を構成し正電源端子４に接続されている。ＮＰＮ トラ
ンジスタのエミ、りはＮ型エピタキシャル層１３−ｂ及
びＮ型拡散層１６−ａからなり、ＰＮＰ トランジスタ
のエミ、りは浅いＰ型拡散層１５からなシそれぞれオー
ミック配線によシ入力端子６に接続されている。これら
のＮＰＮ及びＰＮＰ トランジスタは深いＰ型拡散層１
４−ｂＫよって内部素子と分離絶縁されている。
この実施例の特徴はＮＰＮトランジスタのペースを構成
するＰ型埋込層１２及び深いＰ型拡散層１４−ａがＰ型
半導体基板１０と完全に分離されていることに６る。エ
ミッターベース等のＰ−Ｎ接合に順方向電流が流れると
一般的にＮ型領域にはホールがＰ属領域には電子が注入
される。もし入力端子６に接続したＮ型領域１６−ａが
Ｐ型半導体基板１）と直接Ｐ−Ｎ接合を形成していると
入力端子６１Ｃ負のサージが引加されるとＰ型半導体基
板１）に小数キャリアの電子が注入され、これが他の内
部素子に流れ込んで誤動作を起すことがあるが、本実施
例ではかかる現象を防ぐことができる。
するＰ型埋込層１２及び深いＰ型拡散層１４−ａがＰ型
半導体基板１０と完全に分離されていることに６る。エ
ミッターベース等のＰ−Ｎ接合に順方向電流が流れると
一般的にＮ型領域にはホールがＰ属領域には電子が注入
される。もし入力端子６に接続したＮ型領域１６−ａが
Ｐ型半導体基板１）と直接Ｐ−Ｎ接合を形成していると
入力端子６１Ｃ負のサージが引加されるとＰ型半導体基
板１）に小数キャリアの電子が注入され、これが他の内
部素子に流れ込んで誤動作を起すことがあるが、本実施
例ではかかる現象を防ぐことができる。
第３図は本発明に用いるＰＮＰおよびＮＰＮトランジス
タの他の実施例の断面図である。本実施例の特徴はＰＮ
Ｐ ）２ンジスタのコレクタとＮＰＮトランジスタのベ
ースを構成するＰ型埋込層１２と深いＰ型拡散層１４−
ａが直接Ｐ型半導体基板１０に接続している点１ｃ４る
。
タの他の実施例の断面図である。本実施例の特徴はＰＮ
Ｐ ）２ンジスタのコレクタとＮＰＮトランジスタのベ
ースを構成するＰ型埋込層１２と深いＰ型拡散層１４−
ａが直接Ｐ型半導体基板１０に接続している点１ｃ４る
。
本構造ではＰ型埋込層１２を高不純物凝度にすることに
よって負のサージの引加によるＰ型半導体基板１０への
電子の注入量を小さくし誤動作を防いでいる。
よって負のサージの引加によるＰ型半導体基板１０への
電子の注入量を小さくし誤動作を防いでいる。
以上説明したように、本発明はサージ保護回路としてト
ランジスタを用いることＫより、サージ電流が正１！源
もしくは負電源に順方向に流れる。
ランジスタを用いることＫより、サージ電流が正１！源
もしくは負電源に順方向に流れる。
従って、電源回路に半導体レギュレータＩＣ等を用いて
もサージ電流がレギュレータＩＣＫ逆流することがなく
、レギーレータＩＣの破壊や電源電圧が異常に上昇して
半導体集積回路か破壊することを防ぐ効果がある。
もサージ電流がレギュレータＩＣＫ逆流することがなく
、レギーレータＩＣの破壊や電源電圧が異常に上昇して
半導体集積回路か破壊することを防ぐ効果がある。
第１図は本発明の一実施例の半導体集積回路の入力サー
ジ保護回路部の等価回路図、第２図は第１図のサージ保
護トランジスタの断面図、第３図は本発明の他の実施例
によるサージ保護トランジスタの断面図、第４図は従来
の半導体集積回路の入力サージ保護回路部の等価回路図
である。 １・・・・・・回路プロ、り、２・・・・・・ＰＮＰ
トランジスタ、３・・・・・・ＮＰＮ トランジスタ、
４・・・・・・正電源端子、５・・・・・・負電源端子
、６・・・・・・入力端子、７・・・・・・出ガ端子、
８，９・・・・・・ダイオード、１０・旧・・Ｐ型半導
体基板、１）・・・・・・Ｎ型埋込層、１２・・・・・
・Ｐ盤埋込Ｍ、１３−ａ、１３−ｂ・旧・・Ｎ型エピタ
キシャル層、１４−８，１４−ｂ・・・・・・深いＰ型
拡散層、１５・旧・・あさいＰ型拡散層、１６−１．１
６−ｂ・・・・・・Ｎ型拡散層。
ジ保護回路部の等価回路図、第２図は第１図のサージ保
護トランジスタの断面図、第３図は本発明の他の実施例
によるサージ保護トランジスタの断面図、第４図は従来
の半導体集積回路の入力サージ保護回路部の等価回路図
である。 １・・・・・・回路プロ、り、２・・・・・・ＰＮＰ
トランジスタ、３・・・・・・ＮＰＮ トランジスタ、
４・・・・・・正電源端子、５・・・・・・負電源端子
、６・・・・・・入力端子、７・・・・・・出ガ端子、
８，９・・・・・・ダイオード、１０・旧・・Ｐ型半導
体基板、１）・・・・・・Ｎ型埋込層、１２・・・・・
・Ｐ盤埋込Ｍ、１３−ａ、１３−ｂ・旧・・Ｎ型エピタ
キシャル層、１４−８，１４−ｂ・・・・・・深いＰ型
拡散層、１５・旧・・あさいＰ型拡散層、１６−１．１
６−ｂ・・・・・・Ｎ型拡散層。
Claims (2)
- （１）ベースを正電源、コレクタを負電源に接続された
ＰＮＰトランジスタと、ベースを負電源コレクタを正電
源に接続されたＮＰＮトランジスタとを有し、前記ＰＮ
Ｐ及びＮＰＮ両トランジスタのエミッタが入力あるいは
出力用の外部端子に接続されていることを特徴とする半
導体装置。 - （２）前記ＰＮＰトランジスタのコレクタと前記ＮＰＮ
トランジスタのベースとは共通のＰ型領域からなり、前
記ＰＮＰトランジスタのベースと前記ＮＰＮトランジス
タのコレクタとは共通のＮ型領域からなることを特徴と
する特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27726684A JPS61154060A (ja) | 1984-12-26 | 1984-12-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27726684A JPS61154060A (ja) | 1984-12-26 | 1984-12-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61154060A true JPS61154060A (ja) | 1986-07-12 |
Family
ID=17581121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27726684A Pending JPS61154060A (ja) | 1984-12-26 | 1984-12-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154060A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5747837A (en) * | 1995-12-12 | 1998-05-05 | Fujitsu Limited | Semiconductor device having input protective function |
| JP2006279073A (ja) * | 1995-06-09 | 2006-10-12 | Renesas Technology Corp | 半導体記憶装置 |
-
1984
- 1984-12-26 JP JP27726684A patent/JPS61154060A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279073A (ja) * | 1995-06-09 | 2006-10-12 | Renesas Technology Corp | 半導体記憶装置 |
| US5747837A (en) * | 1995-12-12 | 1998-05-05 | Fujitsu Limited | Semiconductor device having input protective function |
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