JPS5823471A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5823471A JPS5823471A JP12266881A JP12266881A JPS5823471A JP S5823471 A JPS5823471 A JP S5823471A JP 12266881 A JP12266881 A JP 12266881A JP 12266881 A JP12266881 A JP 12266881A JP S5823471 A JPS5823471 A JP S5823471A
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- Japan
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路、特に入力保護対策を行なう・
半導体装置に関する。
半導体装置に関する。
第１図は入力保護対策を行なりた従来の差動増幅回路で
ある。図中ＴＩ、ＴＢＦｉ差動入力段トランジスタ、Ｒ
Ｊは入力ビン（端子）１とトランジスタＴ１の４−ス間
に設けられた電流制限抵抗、Ｄｌは入力ビン１と接地間
に設けられたサージ保護用ダイオード、Ｒ，、Ｒｓはト
ランジスタＴ１．ＴＩのコレクタと電源ｖｃｃ間に続さ
れたトランジスタ、抵抗である。
ある。図中ＴＩ、ＴＢＦｉ差動入力段トランジスタ、Ｒ
Ｊは入力ビン（端子）１とトランジスタＴ１の４−ス間
に設けられた電流制限抵抗、Ｄｌは入力ビン１と接地間
に設けられたサージ保護用ダイオード、Ｒ，、Ｒｓはト
ランジスタＴ１．ＴＩのコレクタと電源ｖｃｃ間に続さ
れたトランジスタ、抵抗である。
従来第１図に示すような差動増幅回路、その他の半導体
回路においては、入力ビン１からのサージによるトラン
ジスタ破壊を防ぐため、ダイオードＤ１及び抵抗Ｒ１が
挿入されている。
回路においては、入力ビン１からのサージによるトラン
ジスタ破壊を防ぐため、ダイオードＤ１及び抵抗Ｒ１が
挿入されている。
この電流制限抵抗Ｒ１は、集積回路装置においてＮｆｉ
エピタキシャル層の島に、ペース拡散と同時に拡散して
作られるＰ型抵抗であシ、上記Ｎ＃エピタキシャル層の
島には、通常電源ｖｃＣの電位が加えられている。その
等価回路を描くとｊＩＺ図のようになる。即ち入力ピン
１に加わる負のサージは、ダイオードＤ１を通って接地
に流れる。この場合入力ピン１の電位は、接地に対して
ダイオードＤ１の順方向電圧７２分だけ低くなる。また
正のサージに対しては、抵抗Ｒ１七通シ、このＲ１の島
にぬけ電源ｖＣｃを通って接地に流す。この時の入力ピ
ン１の電位は、電源電圧ｖｃｃに、抵抗翼１と島で形成
されるダイオードＤ２の順方向電圧ｖｆを加えたものに
等しくなる。このように従来のサージ保護回路は、サー
ジを電源ｖｃｃと接地間の電位差でクリ、ｆするような
構成になっている。
エピタキシャル層の島に、ペース拡散と同時に拡散して
作られるＰ型抵抗であシ、上記Ｎ＃エピタキシャル層の
島には、通常電源ｖｃＣの電位が加えられている。その
等価回路を描くとｊＩＺ図のようになる。即ち入力ピン
１に加わる負のサージは、ダイオードＤ１を通って接地
に流れる。この場合入力ピン１の電位は、接地に対して
ダイオードＤ１の順方向電圧７２分だけ低くなる。また
正のサージに対しては、抵抗Ｒ１七通シ、このＲ１の島
にぬけ電源ｖＣｃを通って接地に流す。この時の入力ピ
ン１の電位は、電源電圧ｖｃｃに、抵抗翼１と島で形成
されるダイオードＤ２の順方向電圧ｖｆを加えたものに
等しくなる。このように従来のサージ保護回路は、サー
ジを電源ｖｃｃと接地間の電位差でクリ、ｆするような
構成になっている。
しかし、実際サージでトランジスタが破壊されるのは、
ピーク電圧によるのではなく、接合の一部に電力集中が
比較的長時間起るためと考えられる。即ちＰＮ接合の一
部にパワーが集中し、極所的に高温領域が形成される。
ピーク電圧によるのではなく、接合の一部に電力集中が
比較的長時間起るためと考えられる。即ちＰＮ接合の一
部にパワーが集中し、極所的に高温領域が形成される。
この高温領域においてシリコンのメルティング（Ｍｓｉ
ｔｓｍｇ）が生じ、再結晶の過程でＰＮ接合が破壊され
るか、高温領域で不純物の異常拡散が生じ、接合が破壊
されるのである。このようなことから、従来のピーク電
圧をクリラグしただけの回路では、放電時間の比較的長
いサージに対しては、保曖回路としての役目を果さない
、また集積回路に電源が接続されていない場合（前記Ｎ
型工♂メ午シャル層の島に電源ｖｃｃの電位が加えられ
ていない場合）、正のサージに対してはｖｃｃ電圧が素
子のブレークダウン電圧によって決定されるため、比較
的高い電圧が加わる場合がある。
ｔｓｍｇ）が生じ、再結晶の過程でＰＮ接合が破壊され
るか、高温領域で不純物の異常拡散が生じ、接合が破壊
されるのである。このようなことから、従来のピーク電
圧をクリラグしただけの回路では、放電時間の比較的長
いサージに対しては、保曖回路としての役目を果さない
、また集積回路に電源が接続されていない場合（前記Ｎ
型工♂メ午シャル層の島に電源ｖｃｃの電位が加えられ
ていない場合）、正のサージに対してはｖｃｃ電圧が素
子のブレークダウン電圧によって決定されるため、比較
的高い電圧が加わる場合がある。
本発明は上記実情に鑑みてなされたもので、入力保護を
行なうべき半導体回路の入力側にＰＮＰＮ素子を設ける
ことによシ、放電時間の長いサージ及び電源端子が開放
の状態でも、入力保護を可能とする半導体装置を提供し
ようとするものである※ 以下図面を参照して本発明の＝実施例を説明するーまず
第３図に示される如（、Ｐ型基板１１にＮ＋型涯埋込１
２を形成し、この埋込層１２中にｉｓ ＋ ｔｉ１埋込
層１３を形成し、その上に気相成長でＮ型エピタキシャ
ル層１４ｆ：形成する。次に１辿択的にＰ＋型の分離拡
散を行ない、分離拡散層１５１．１１１！を形成するこ
とによシ、Ｐ型基板１１と分離拡散層１５凰で囲まれた
島１４′と、埋込層１３と分離拡散層１５！で囲まれた
島１４′を設ける。また島１４′にＮ＋型不純物を拡散
し、Ｎ＋型埋込層１２にまで到達させることによル、Ｎ
＋ ｇ領域１６を形成し、更に島１４′にＰ＋型不純物
を拡散することによシ、Ｐｆｉ領域１１を形成する。そ
の後領域１６＊ｊ７上の絶縁膜１８にコンタクト孔を設
けて、電極１９Ｌｅ１９ｍを取少出す。これによ多領域
１７は、入力保護を行なう半導体回路の信号入力端に接
続し、領域１６は接地に接続する。
行なうべき半導体回路の入力側にＰＮＰＮ素子を設ける
ことによシ、放電時間の長いサージ及び電源端子が開放
の状態でも、入力保護を可能とする半導体装置を提供し
ようとするものである※ 以下図面を参照して本発明の＝実施例を説明するーまず
第３図に示される如（、Ｐ型基板１１にＮ＋型涯埋込１
２を形成し、この埋込層１２中にｉｓ ＋ ｔｉ１埋込
層１３を形成し、その上に気相成長でＮ型エピタキシャ
ル層１４ｆ：形成する。次に１辿択的にＰ＋型の分離拡
散を行ない、分離拡散層１５１．１１１！を形成するこ
とによシ、Ｐ型基板１１と分離拡散層１５凰で囲まれた
島１４′と、埋込層１３と分離拡散層１５！で囲まれた
島１４′を設ける。また島１４′にＮ＋型不純物を拡散
し、Ｎ＋型埋込層１２にまで到達させることによル、Ｎ
＋ ｇ領域１６を形成し、更に島１４′にＰ＋型不純物
を拡散することによシ、Ｐｆｉ領域１１を形成する。そ
の後領域１６＊ｊ７上の絶縁膜１８にコンタクト孔を設
けて、電極１９Ｌｅ１９ｍを取少出す。これによ多領域
１７は、入力保護を行なう半導体回路の信号入力端に接
続し、領域１６は接地に接続する。
第３図の構成でなる入力保薩素子８ＣＲＪを用いた半導
体回路例を第４図に示す。なおこの図の差動増幅回路は
、第１図のものと対応させた場合の例であるから、対応
個所には同一符号を付して説明を省略する。しかしてこ
の第４図の回路は、入力端子１から接地側を見ると、第
３図のＰＮＰＮ素子Ｓ素子ＳＣ上間に入りていることに
なる。このＰＮＰＮ素子の特性は、第５図に示されるよ
うに負性抵抗領域をもっている。入力側に正、接地側に
負の電圧を加えた場合、上記ＰＮＰＮ素子はブレークオ
ーバ電圧を越えたところでターンオンし、順方向のイン
ピーダンスが非常に小さくなる。この時のインピーダン
スは、通常のＰＮ接合の順方向インピーダンスに略等し
い、ｔたターンオン電圧に至るまでは、入力−と接地間
のインピーダンスはＰＮ接合の逆方向インピーダンスに
等しい。このためブレークオーバ電圧以下では、入力ピ
ン１と接地間は完全に回路的に分離されている。
体回路例を第４図に示す。なおこの図の差動増幅回路は
、第１図のものと対応させた場合の例であるから、対応
個所には同一符号を付して説明を省略する。しかしてこ
の第４図の回路は、入力端子１から接地側を見ると、第
３図のＰＮＰＮ素子Ｓ素子ＳＣ上間に入りていることに
なる。このＰＮＰＮ素子の特性は、第５図に示されるよ
うに負性抵抗領域をもっている。入力側に正、接地側に
負の電圧を加えた場合、上記ＰＮＰＮ素子はブレークオ
ーバ電圧を越えたところでターンオンし、順方向のイン
ピーダンスが非常に小さくなる。この時のインピーダン
スは、通常のＰＮ接合の順方向インピーダンスに略等し
い、ｔたターンオン電圧に至るまでは、入力−と接地間
のインピーダンスはＰＮ接合の逆方向インピーダンスに
等しい。このためブレークオーバ電圧以下では、入力ピ
ン１と接地間は完全に回路的に分離されている。
第４図の回路において入力ビンＩＫ大きな正のサージが
加わっ九場合、ＰＮＰＮ素子Ｓ素子ＳＣ上オンし、サー
ジ電ｆＩＬＹｔ接地に流してし１５．サージがなく表る
と、ＰＮＰＮ素子８ＣＲＪはオフして通常の使用状態に
もどゐ、このように正のサージ電圧が加わった場合のみ
、ＰＮＰＮ素子８ＣＲ１はインピーダンスが低くな〕、
該ＰＮＰＮ素子での発熱を／Ｊ％さくおさえ、入力素子
を保護する役目を果す０通常のＮＰＮ ）ランジスタ
において、最もサージに弱いベース・エン、り接合にサ
ージが加わった場合でも、ペース・エン、！接合が破壊
される最小のピーク電力は、ＰＮＰＮ素子のブレークオ
ーバ電圧とブレークオーΔ電流の積よりはるかに大きい
ものである。このため瞬時に加わる高電位に対しても充
分に保護素子として動作し、良好なサージ保護回路とな
る。ｔたＰＮＰＮ素子８ＣＲＪは正のサージでターンオ
ンするため、島状抵抗ＩＬ１を形成するＮ盤エピタキシ
ャル層に電源ｖ、ｃ宰加えられていない場合においても
、問題を生じることがなくなる。
加わっ九場合、ＰＮＰＮ素子Ｓ素子ＳＣ上オンし、サー
ジ電ｆＩＬＹｔ接地に流してし１５．サージがなく表る
と、ＰＮＰＮ素子８ＣＲＪはオフして通常の使用状態に
もどゐ、このように正のサージ電圧が加わった場合のみ
、ＰＮＰＮ素子８ＣＲ１はインピーダンスが低くな〕、
該ＰＮＰＮ素子での発熱を／Ｊ％さくおさえ、入力素子
を保護する役目を果す０通常のＮＰＮ ）ランジスタ
において、最もサージに弱いベース・エン、り接合にサ
ージが加わった場合でも、ペース・エン、！接合が破壊
される最小のピーク電力は、ＰＮＰＮ素子のブレークオ
ーバ電圧とブレークオーΔ電流の積よりはるかに大きい
ものである。このため瞬時に加わる高電位に対しても充
分に保護素子として動作し、良好なサージ保護回路とな
る。ｔたＰＮＰＮ素子８ＣＲＪは正のサージでターンオ
ンするため、島状抵抗ＩＬ１を形成するＮ盤エピタキシ
ャル層に電源ｖ、ｃ宰加えられていない場合においても
、問題を生じることがなくなる。
なお本発明は前記実施例に限られることなく、種々の応
用が可能である０例えばｆ＄３図において、各半導体層
の導電ａｔ逆にした構造にも本発明を適用できる。ｔた
実施例では、入力保護素子を設ける半導体回路の入力側
は、入力トランジスタのベース電極、または電流制限抵
抗を通して入力トランジスタのペース電極に接続したが
、入力トランジスタのコレクタまたは工２、りが入力と
なる場合にも、同様にして適用できる・ 以上説明した如く本発明によれば、半導体回路の入力側
にＰＮＰＮ素子を設けたので、放電時間の長いサージで
あってもまた集積回路の電源が開放状態でありても、半
導体回路の入力保護を可能とする半導体装置が提供でき
るものである。
用が可能である０例えばｆ＄３図において、各半導体層
の導電ａｔ逆にした構造にも本発明を適用できる。ｔた
実施例では、入力保護素子を設ける半導体回路の入力側
は、入力トランジスタのベース電極、または電流制限抵
抗を通して入力トランジスタのペース電極に接続したが
、入力トランジスタのコレクタまたは工２、りが入力と
なる場合にも、同様にして適用できる・ 以上説明した如く本発明によれば、半導体回路の入力側
にＰＮＰＮ素子を設けたので、放電時間の長いサージで
あってもまた集積回路の電源が開放状態でありても、半
導体回路の入力保護を可能とする半導体装置が提供でき
るものである。
第１図、第２図は入力保護を施こした従来の差動増幅回
路図、第３図は本発明の一実施例を示す構成図、第４図
は同構成を用いた差動増幅回路図、第５図は同構成のＩ
−Ｖ特性図である。 １−人力ピン（端子）、１１−・Ｐ型基板、１２−Ｎ”
ｆｌｌ鳳込層、１３−Ｐ 型埋込層、１４・・・Ｎ型
工♂タキシャル層、１４’ｅｌ”−・島、１５１゜１５
鵞 ・−Ｐ 型分離層、１ｇ−Ｎ 型領域、１７・
・・ｐ”ｍｓ域、１８−絶縁膜、１９１．１９．−・電
極、ＳＣＲＪ −ＰＮＰＮ素子。
路図、第３図は本発明の一実施例を示す構成図、第４図
は同構成を用いた差動増幅回路図、第５図は同構成のＩ
−Ｖ特性図である。 １−人力ピン（端子）、１１−・Ｐ型基板、１２−Ｎ”
ｆｌｌ鳳込層、１３−Ｐ 型埋込層、１４・・・Ｎ型
工♂タキシャル層、１４’ｅｌ”−・島、１５１゜１５
鵞 ・−Ｐ 型分離層、１ｇ−Ｎ 型領域、１７・
・・ｐ”ｍｓ域、１８−絶縁膜、１９１．１９．−・電
極、ＳＣＲＪ −ＰＮＰＮ素子。
Claims (1)
- 第１導電Ｈ１ア半導体基体と、この基体上に形成された
第２導電型のエピタキシャル層と、この層と前記基体と
の間に形成された第２導電型の第１の埋込層と、この層
と前記エピタキシャル層との間に形成された第１導電型
の第２の埋込層と、前記第１の埋込層上の前記エピタキ
シャル層の一部を分離して第１の島とする第１導電型の
第１の分離層と、前記第２の埋込層上の前記第１の島の
一部を分離して第２の島とする第１導電型の第２の分離
層と、前記第２の高上に形成された第１導電製の第１の
領域と、前記第１の島を通って前記第１の埋込層に接続
される第２導電型の第２の領域とを具備し、前記第１の
領域を、入力保護を行なう半導体回路の信号入力側に接
続し、前記第２の領域を接地側に接続したことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12266881A JPS5823471A (ja) | 1981-08-05 | 1981-08-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12266881A JPS5823471A (ja) | 1981-08-05 | 1981-08-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5823471A true JPS5823471A (ja) | 1983-02-12 |
Family
ID=14841674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12266881A Pending JPS5823471A (ja) | 1981-08-05 | 1981-08-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5823471A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59219478A (ja) * | 1983-05-26 | 1984-12-10 | Nippon Paint Co Ltd | 金属表面後処理剤 |
| FR2589278A1 (fr) * | 1985-10-29 | 1987-04-30 | Sgs Microelettronica Spa | Dispositif electronique pour proteger des circuits integres des charges electrostatiques et procede pour le fabriquer |
| US5023194A (en) * | 1988-02-11 | 1991-06-11 | Exar Corporation | Method of making a multicollector vertical pnp transistor |
| KR19980065435A (ko) * | 1997-01-10 | 1998-10-15 | 김광호 | 서지보호 기능을 가지는 반도체장치 |
-
1981
- 1981-08-05 JP JP12266881A patent/JPS5823471A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59219478A (ja) * | 1983-05-26 | 1984-12-10 | Nippon Paint Co Ltd | 金属表面後処理剤 |
| FR2589278A1 (fr) * | 1985-10-29 | 1987-04-30 | Sgs Microelettronica Spa | Dispositif electronique pour proteger des circuits integres des charges electrostatiques et procede pour le fabriquer |
| US5023194A (en) * | 1988-02-11 | 1991-06-11 | Exar Corporation | Method of making a multicollector vertical pnp transistor |
| KR19980065435A (ko) * | 1997-01-10 | 1998-10-15 | 김광호 | 서지보호 기능을 가지는 반도체장치 |
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