JP2537836B2 - 半導体保護装置 - Google Patents
半導体保護装置Info
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- JP2537836B2 JP2537836B2 JP62023064A JP2306487A JP2537836B2 JP 2537836 B2 JP2537836 B2 JP 2537836B2 JP 62023064 A JP62023064 A JP 62023064A JP 2306487 A JP2306487 A JP 2306487A JP 2537836 B2 JP2537836 B2 JP 2537836B2
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims description 25
- 238000002955 isolation Methods 0.000 claims description 20
- 230000005856 abnormality Effects 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路の端子から印加される過大
なサージ電圧により、素子が破壊されることを防ぐため
の、半導体保護装置に関する。
なサージ電圧により、素子が破壊されることを防ぐため
の、半導体保護装置に関する。
従来の技術 近年、半導体集積回路が一層微細なパターンで構成さ
れるようになり、この集積回路を、外部から印加される
サージ電圧や、使用中の誤接続等による破壊から保護す
ることが、一段と重要になってきた。従来この種の保護
装置としては、第３図に示すような装置が用いられてき
た。すなわち、図中、１はＰ型半導体基板であり、接地
されている。２は基板１中に形成されたＮ型領域であ
り、集積回路の端子３に接続されている。当然のことな
がら、端子３は、同じ基板１中に形成された集積回路の
ある回路部分の端子と共通に接続されているが、通常の
動作時には、端子３に接続されたＮ型領域２は基板１と
の間で逆方向にバイアスされ、集積回路の回路部分の動
作には何らの影響を及ぼさない。
れるようになり、この集積回路を、外部から印加される
サージ電圧や、使用中の誤接続等による破壊から保護す
ることが、一段と重要になってきた。従来この種の保護
装置としては、第３図に示すような装置が用いられてき
た。すなわち、図中、１はＰ型半導体基板であり、接地
されている。２は基板１中に形成されたＮ型領域であ
り、集積回路の端子３に接続されている。当然のことな
がら、端子３は、同じ基板１中に形成された集積回路の
ある回路部分の端子と共通に接続されているが、通常の
動作時には、端子３に接続されたＮ型領域２は基板１と
の間で逆方向にバイアスされ、集積回路の回路部分の動
作には何らの影響を及ぼさない。
端子３に、負のサージ電圧が印加されたり、使用中に
誤って負の電位に接続した場合のような異常時において
は、端子３の電圧は、Ｐ型基板１とＮ型領域２とが形成
するPN接合の順方向立上り電圧（0.7V）だけ接地端子よ
り低い電圧にクランプされ、異常時に発生したエネルギ
ーを接地端子、Ｐ型基板１、Ｎ型領域２、集積回路端子
３の経路で吸収し、端子３に接続されている回路部分の
素子を保護する。
誤って負の電位に接続した場合のような異常時において
は、端子３の電圧は、Ｐ型基板１とＮ型領域２とが形成
するPN接合の順方向立上り電圧（0.7V）だけ接地端子よ
り低い電圧にクランプされ、異常時に発生したエネルギ
ーを接地端子、Ｐ型基板１、Ｎ型領域２、集積回路端子
３の経路で吸収し、端子３に接続されている回路部分の
素子を保護する。
発明が解決しようとする問題点 従来例においては、異常時における素子の保護に関し
ては、相応の目的を達成するのであるが、この異常時に
集積回路が誤動作をするという不都合が存在する。この
あたりの事情を再び第３図を用いて説明すると、図中、
４は、Ｎ型領域２と同じようなＮ型領域であり、Ｎ型領
域２に近接して設けられた、例えば集積回路を構成して
いる多くのNPNトランジスタの１つのコレクタとなる領
域である。このコレクタ領域４は、ある電位にあって動
作しているのであるが、異常時に端子３が負電位になる
と、Ｐ型基板１とＮ型領域２との間のPN接合が順方向に
なり、Ｎ型領域４より電流を引き出す。つまりＮ型領域
２をエミッタ、Ｐ型基板１をベース、Ｎ型領域４をコレ
クタとするNPNトランジスタが動作し、このトランジス
タが含まれる集積回路部分が誤動作をする。たとえば、
このNPNトランジスタがカウンター回路やメモリー回路
を構成する素子の一部として結合したものである時に
は、蓄えられていた情報が誤った状態になるという問題
点が存在していた。
ては、相応の目的を達成するのであるが、この異常時に
集積回路が誤動作をするという不都合が存在する。この
あたりの事情を再び第３図を用いて説明すると、図中、
４は、Ｎ型領域２と同じようなＮ型領域であり、Ｎ型領
域２に近接して設けられた、例えば集積回路を構成して
いる多くのNPNトランジスタの１つのコレクタとなる領
域である。このコレクタ領域４は、ある電位にあって動
作しているのであるが、異常時に端子３が負電位になる
と、Ｐ型基板１とＮ型領域２との間のPN接合が順方向に
なり、Ｎ型領域４より電流を引き出す。つまりＮ型領域
２をエミッタ、Ｐ型基板１をベース、Ｎ型領域４をコレ
クタとするNPNトランジスタが動作し、このトランジス
タが含まれる集積回路部分が誤動作をする。たとえば、
このNPNトランジスタがカウンター回路やメモリー回路
を構成する素子の一部として結合したものである時に
は、蓄えられていた情報が誤った状態になるという問題
点が存在していた。
問題点を解決するための手段 この問題点を解決するために、本発明は、一導電型の
半導体基板上に選択的に形成した逆導電型の第１埋込領
域と、前記第１埋込領域上に形成した一導電型の第２埋
込領域と、前記第１埋込領域および前記第２埋込領域か
ら離間して、前記第２埋込領域と同時に形成した一導電
型の第３埋込領域と、前記第１埋込領域、前記第２埋込
領域、前記第３埋込領域および前記半導体基板上に形成
した逆導電型のエピタキシャル領域と、前記半導体基板
の表面から前記第２埋込領域まで達し、前記エピタキシ
ャル領域の一部に第１の逆導電型領域を形成する一導電
型の第１分離領域と、前記半導体基板の表面から前記第
３埋込領域まで達し、前記エピタキシャル領域の前記第
１分離領域との間に第２の逆導電型領域を形成する、前
記第１分離領域と同時に形成した一導電型の第２分離領
域とをそなえ、前記第１の逆導電型領域に所定の端子及
び回路を接続し、前記第１分離領域と前記第２の逆導電
型領域とを、前記半導体基板とともに接地電位に固定し
たことを特徴とする半導体保護装置であります。
半導体基板上に選択的に形成した逆導電型の第１埋込領
域と、前記第１埋込領域上に形成した一導電型の第２埋
込領域と、前記第１埋込領域および前記第２埋込領域か
ら離間して、前記第２埋込領域と同時に形成した一導電
型の第３埋込領域と、前記第１埋込領域、前記第２埋込
領域、前記第３埋込領域および前記半導体基板上に形成
した逆導電型のエピタキシャル領域と、前記半導体基板
の表面から前記第２埋込領域まで達し、前記エピタキシ
ャル領域の一部に第１の逆導電型領域を形成する一導電
型の第１分離領域と、前記半導体基板の表面から前記第
３埋込領域まで達し、前記エピタキシャル領域の前記第
１分離領域との間に第２の逆導電型領域を形成する、前
記第１分離領域と同時に形成した一導電型の第２分離領
域とをそなえ、前記第１の逆導電型領域に所定の端子及
び回路を接続し、前記第１分離領域と前記第２の逆導電
型領域とを、前記半導体基板とともに接地電位に固定し
たことを特徴とする半導体保護装置であります。
作用 上記の構成により、集積回路の所定の端子が異常時に
負の電位になった場合、所定の端子が接続されたエピタ
キシャル領域内に設けられた第１の逆導電型領域がエミ
ッタ、第２埋込領域および第１分離領域がベース、第１
の埋込領域およびエピタキシャル領域の第２の逆導電型
領域をコレクタとするトランジスタが動作し、所定の端
子が負の電位に置かれた場合の異常時には、電流を接地
電位にあるベースおよびコレクタ側からエミッタ側に引
き出すために、他の集積回路に悪影響を及ぼすことがな
い。
負の電位になった場合、所定の端子が接続されたエピタ
キシャル領域内に設けられた第１の逆導電型領域がエミ
ッタ、第２埋込領域および第１分離領域がベース、第１
の埋込領域およびエピタキシャル領域の第２の逆導電型
領域をコレクタとするトランジスタが動作し、所定の端
子が負の電位に置かれた場合の異常時には、電流を接地
電位にあるベースおよびコレクタ側からエミッタ側に引
き出すために、他の集積回路に悪影響を及ぼすことがな
い。
実施例 本発明を、第１図の実施例の断面図および第２図ａ〜
ｃの製造工程順断面図により、詳しく説明する。第１図
の実施例装置は、第２図の工程で形成される。まず、第
２図ａにおいて、Ｐ型基板１上で保護装置が構成される
部分にＮ型埋込領域５を選択的に形成する。その後この
領域５の内域およびこれから離間した領域の半導体基板
１上にＰ型導電層からなる埋込領域６および埋込領域７
を同時に形成する。つぎに半導体基板１上にＮ型エピタ
キシャル領域８を成長させる。ここで、埋込領域5,6,7
はＮ型エピタキシャル領域８が高温で成長されるため、
Ｐ型基板１およびＮ型エピタキシャル領域８の中へも拡
散により拡大する。しかる後、第２図ｃのように、Ｐ型
分離領域9,10を、基板１の表面よりＰ型埋込領域６およ
びＰ型埋込領域７の周辺に到達するように選択的に同時
に形成する。このようにして得られた構造に配線を施し
たものが第１図に示した本発明実施例の保護装置であ
る。そして、Ｎ型領域11は、集積回路の所定端子３に電
気的に接続される。Ｎ型領域11は、Ｐ型埋込領域６とＰ
型分離領域９とで形成されたＰ型領域により囲まれ、第
１のＮ型領域としてエピタキシャル領域８から分離され
る。また、Ｐ型埋込領域６とＰ型分離領域９はＮ型埋込
領域５と、後述する第２のＮ型領域12とで形成されるＮ
型領域で囲まれる。Ｐ型基板1,P型埋込領域７およびＰ
型分離領域10によりなるＰ型領域は、本保護装置を集積
回路中の他の素子から電気的に分離する役割をはたして
いる。また、これらのＰ型領域は、第２のＮ型領域12を
Ｎ型エピタキシャル領域８より分離するために用いられ
る。こうして形成された保護装置を実際使用するときに
は第１図に示したように、Ｐ型分離領域９と第２のＮ型
領域12とを、基板１とともに電気的に接地電位に固定す
る。そして、第１のＮ型領域11に所定の端子を接続す
る。この構成により、異常時に、端子３に負の電位が印
加されても、第１のＮ型領域11をエミッタ、Ｐ型埋込領
域６およびＰ型分離領域９をベース、Ｎ型埋込領域５お
よび第２のＮ型領域12をコレクタとするNPNトランジス
タが動作し、端子３は接地電位からPN接合の順方向立上
り電圧（0.7V）だけ低い電位にクランプされ、過大なサ
ージを吸収し、端子３に接続されている集積回路を保護
するだけでなく、電流を接地端子からのみ引き出すた
め、集積回路が誤動作をするという不都合もない。
ｃの製造工程順断面図により、詳しく説明する。第１図
の実施例装置は、第２図の工程で形成される。まず、第
２図ａにおいて、Ｐ型基板１上で保護装置が構成される
部分にＮ型埋込領域５を選択的に形成する。その後この
領域５の内域およびこれから離間した領域の半導体基板
１上にＰ型導電層からなる埋込領域６および埋込領域７
を同時に形成する。つぎに半導体基板１上にＮ型エピタ
キシャル領域８を成長させる。ここで、埋込領域5,6,7
はＮ型エピタキシャル領域８が高温で成長されるため、
Ｐ型基板１およびＮ型エピタキシャル領域８の中へも拡
散により拡大する。しかる後、第２図ｃのように、Ｐ型
分離領域9,10を、基板１の表面よりＰ型埋込領域６およ
びＰ型埋込領域７の周辺に到達するように選択的に同時
に形成する。このようにして得られた構造に配線を施し
たものが第１図に示した本発明実施例の保護装置であ
る。そして、Ｎ型領域11は、集積回路の所定端子３に電
気的に接続される。Ｎ型領域11は、Ｐ型埋込領域６とＰ
型分離領域９とで形成されたＰ型領域により囲まれ、第
１のＮ型領域としてエピタキシャル領域８から分離され
る。また、Ｐ型埋込領域６とＰ型分離領域９はＮ型埋込
領域５と、後述する第２のＮ型領域12とで形成されるＮ
型領域で囲まれる。Ｐ型基板1,P型埋込領域７およびＰ
型分離領域10によりなるＰ型領域は、本保護装置を集積
回路中の他の素子から電気的に分離する役割をはたして
いる。また、これらのＰ型領域は、第２のＮ型領域12を
Ｎ型エピタキシャル領域８より分離するために用いられ
る。こうして形成された保護装置を実際使用するときに
は第１図に示したように、Ｐ型分離領域９と第２のＮ型
領域12とを、基板１とともに電気的に接地電位に固定す
る。そして、第１のＮ型領域11に所定の端子を接続す
る。この構成により、異常時に、端子３に負の電位が印
加されても、第１のＮ型領域11をエミッタ、Ｐ型埋込領
域６およびＰ型分離領域９をベース、Ｎ型埋込領域５お
よび第２のＮ型領域12をコレクタとするNPNトランジス
タが動作し、端子３は接地電位からPN接合の順方向立上
り電圧（0.7V）だけ低い電位にクランプされ、過大なサ
ージを吸収し、端子３に接続されている集積回路を保護
するだけでなく、電流を接地端子からのみ引き出すた
め、集積回路が誤動作をするという不都合もない。
発明の効果 本発明により、集積回路の端子に、過大なサージが印
加された場合においても、集積回路を、誤動作させるこ
となく、破壊から保護する装置の提供が可能となる。
加された場合においても、集積回路を、誤動作させるこ
となく、破壊から保護する装置の提供が可能となる。
第１図、第２図は本発明にかかる半導体保護装置を説明
するための断面図、工程順断面図、第３図は従来例とそ
の問題点を説明するための断面図である。 １……Ｐ型基板、2,4……Ｎ型領域、３……集積回路端
子、５……Ｎ型埋込領域、6,7……Ｐ型埋込領域、８…
…Ｎ型エピタキシャル領域、9,10……Ｐ型分離領域、11
……第１のＮ型領域、12……第２のＮ型領域。
するための断面図、工程順断面図、第３図は従来例とそ
の問題点を説明するための断面図である。 １……Ｐ型基板、2,4……Ｎ型領域、３……集積回路端
子、５……Ｎ型埋込領域、6,7……Ｐ型埋込領域、８…
…Ｎ型エピタキシャル領域、9,10……Ｐ型分離領域、11
……第１のＮ型領域、12……第２のＮ型領域。
Claims (1)
- 【請求項１】一導電型の半導体基板上に選択的に形成し
た逆導電型の第１埋込領域と、前記第１埋込領域上に形
成した一導電型の第２埋込領域と、前記第１埋込領域お
よび前記第２埋込領域から離間して、前記第２埋込領域
と同時に形成した一導電型の第３埋込領域と、前記第１
埋込領域、前記第２埋込領域、前記第３埋込領域および
前記半導体基板上に形成した逆導電型のエピタキシャル
領域と、前記半導体基板の表面から前記第２埋込領域ま
で達し、前記エピタキシャル領域の一部に第１の逆導電
型領域を形成する一導電型の第１分離領域と、前記半導
体基板の表面から前記第３埋込領域まで達し、前記エピ
タキシャル領域の前記第１分離領域との間に第２の逆導
電型領域を形成する、前記第１分離領域と同時に形成し
た一導電型の第２分離領域とをそなえ、前記第１の逆導
電型領域に所定の端子及び回路を接続し、前記第１分離
領域と前記第２の逆導電型領域とを、前記半導体基板と
ともに接地電位に固定したことを特徴とする半導体保護
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62023064A JP2537836B2 (ja) | 1987-02-02 | 1987-02-02 | 半導体保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62023064A JP2537836B2 (ja) | 1987-02-02 | 1987-02-02 | 半導体保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63190374A JPS63190374A (ja) | 1988-08-05 |
| JP2537836B2 true JP2537836B2 (ja) | 1996-09-25 |
Family
ID=12099984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62023064A Expired - Fee Related JP2537836B2 (ja) | 1987-02-02 | 1987-02-02 | 半導体保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2537836B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5181091A (en) * | 1988-04-29 | 1993-01-19 | Dallas Semiconductor Corp. | Integrated circuit with improved protection against negative transients |
| US5159426A (en) * | 1988-04-29 | 1992-10-27 | Dallas Semiconductor Corporation | Integrated circuit with improved battery protection |
| US5210846B1 (en) * | 1989-05-15 | 1999-06-29 | Dallas Semiconductor | One-wire bus architecture |
| US5615130A (en) * | 1994-12-14 | 1997-03-25 | Dallas Semiconductor Corp. | Systems and methods to gather, store and transfer information from electro/mechanical tools and instruments |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55113358A (en) * | 1979-02-23 | 1980-09-01 | Hitachi Ltd | Semiconductor device |
| JPS5839023A (ja) * | 1981-09-01 | 1983-03-07 | Nec Corp | モノリシツク集積回路 |
-
1987
- 1987-02-02 JP JP62023064A patent/JP2537836B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63190374A (ja) | 1988-08-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |