JPH0752766B2 - 集積回路の静電対策構造 - Google Patents
集積回路の静電対策構造Info
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- JPH0752766B2 JPH0752766B2 JP63066689A JP6668988A JPH0752766B2 JP H0752766 B2 JPH0752766 B2 JP H0752766B2 JP 63066689 A JP63066689 A JP 63066689A JP 6668988 A JP6668988 A JP 6668988A JP H0752766 B2 JPH0752766 B2 JP H0752766B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は，集積回路の静電対策構造の改良に関する。
（従来の技術） 集積回路装置においては，集積度が高くなるに伴って，
アナログ系回路とデジタル系回路の混在した回路装置が
多用されてきている。このような集積回路装置において
は，各回路部分のGNDラインを分離することにより，近
接するGNDライン間のクロストークを低減するように設
計されることが多い。
アナログ系回路とデジタル系回路の混在した回路装置が
多用されてきている。このような集積回路装置において
は，各回路部分のGNDラインを分離することにより，近
接するGNDライン間のクロストークを低減するように設
計されることが多い。
さらに，分離されたGNDライン間における静電対策装置
として，従来より，第５図に回路図で示すように,2個の
ダイオード3,4を第1,第２のGNDライン1,2間に接続した
構造や，ダイオードに代えてファントムトランジスタを
２個接続した構造が提案されている。第５図の構造で
は,2個のダイオード3,4を用いることにより，第１のGND
ライン１と第２のGNDライン２との間において両方向の
静電気を，ダイオード３または４のどちらかの順方向電
圧によりバイパスするものである。
として，従来より，第５図に回路図で示すように,2個の
ダイオード3,4を第1,第２のGNDライン1,2間に接続した
構造や，ダイオードに代えてファントムトランジスタを
２個接続した構造が提案されている。第５図の構造で
は,2個のダイオード3,4を用いることにより，第１のGND
ライン１と第２のGNDライン２との間において両方向の
静電気を，ダイオード３または４のどちらかの順方向電
圧によりバイパスするものである。
（発明が解決しようとする課題） 上記のように,2個のダイオード3,4を用いているため，
両GNDライン1,2間の寄生容量は，当然のことながら１個
のダイオードを用いた場合に比べて大きくなる。本来，
第1,第２のGNDライン1,2を分離するのは、両GNDライン
間の相互影響を低減するためである。従って，上記のよ
うに寄生容量が大きくなるということは，相互影響の低
減化に逆行することになり，その改善が求められてい
た。
両GNDライン1,2間の寄生容量は，当然のことながら１個
のダイオードを用いた場合に比べて大きくなる。本来，
第1,第２のGNDライン1,2を分離するのは、両GNDライン
間の相互影響を低減するためである。従って，上記のよ
うに寄生容量が大きくなるということは，相互影響の低
減化に逆行することになり，その改善が求められてい
た。
また,2個のダイオードあるいはファントムトランジスタ
を用いるものであるため，素子数が多くなり，集積密度
を高める妨げともなっていた。
を用いるものであるため，素子数が多くなり，集積密度
を高める妨げともなっていた。
よって，本発明の目的は，分離されたGNDライン間にお
ける相互影響を低減することができ，かつそのための使
用素子数を効果的に節減し得る集積回路の静電対策構造
を提供することにある。
ける相互影響を低減することができ，かつそのための使
用素子数を効果的に節減し得る集積回路の静電対策構造
を提供することにある。
（課題を解決するための手段） 本発明は，第１及び第２のGNDラインを有する集積回路
の静電対策構造であって，第１導電型のサブストレー
ト，及びカソードが該第１のGNDラインに接続され、ア
ノードが第２のGNDラインに接続されている第１のダイ
オードと、アノードが第１のGNDラインに接続され、カ
ソードが回路部分を介して第２のGNDラインに接続され
る第２のダイオードとを備え，該サブストレートと該第
１のGNDラインとが電気的に接続されてなり，そのこと
により上記目的が達成される。
の静電対策構造であって，第１導電型のサブストレー
ト，及びカソードが該第１のGNDラインに接続され、ア
ノードが第２のGNDラインに接続されている第１のダイ
オードと、アノードが第１のGNDラインに接続され、カ
ソードが回路部分を介して第２のGNDラインに接続され
る第２のダイオードとを備え，該サブストレートと該第
１のGNDラインとが電気的に接続されてなり，そのこと
により上記目的が達成される。
（作用） 本発明は，分離された第1,第２のGNDライン間において
両方向に静電気を２個のダイオードを用いてバイパスさ
せる点において，第５図の従来例と共通するものであ
る。しかしながら，本発明では,1個のダイオードについ
ては特別にダイオード領域を形成しておらず，第１のGN
Dラインを例えばｐ型のサブストレートと電気的に接続
することにより，該ｐ型のサブストレートと第２のGND
ラインに接続された回路部分のｎ型領域とにより自然に
形成されるダイオード領域を用いている。よって，実質
的に，第２のGNDラインにアノードが，第１のGNDライン
にカソードが接続された１個の第１のダイオードを構成
するだけで，アノードが第１のGNDラインに接続され、
カソードが回路部分を介して第２のGNDラインに接続さ
れる第２のダイオードが自然に形成されることになり、
第５図従来例と同様の静電対策効果をあげることを可能
とするとともに，第１のダイオードのみを特別に形成す
るものであるため，両GNDライン間の寄生容量も飛躍的
に小さくされている。
両方向に静電気を２個のダイオードを用いてバイパスさ
せる点において，第５図の従来例と共通するものであ
る。しかしながら，本発明では,1個のダイオードについ
ては特別にダイオード領域を形成しておらず，第１のGN
Dラインを例えばｐ型のサブストレートと電気的に接続
することにより，該ｐ型のサブストレートと第２のGND
ラインに接続された回路部分のｎ型領域とにより自然に
形成されるダイオード領域を用いている。よって，実質
的に，第２のGNDラインにアノードが，第１のGNDライン
にカソードが接続された１個の第１のダイオードを構成
するだけで，アノードが第１のGNDラインに接続され、
カソードが回路部分を介して第２のGNDラインに接続さ
れる第２のダイオードが自然に形成されることになり、
第５図従来例と同様の静電対策効果をあげることを可能
とするとともに，第１のダイオードのみを特別に形成す
るものであるため，両GNDライン間の寄生容量も飛躍的
に小さくされている。
（実施例） 第１図は，本発明の一実施例の略図的回路図であり，第
２図はこの実施例の具体的な構造を示す断面図である。
２図はこの実施例の具体的な構造を示す断面図である。
第１図に示されているように，本実施例では，第1,第２
のGNDライン1,2間に，カソードが第１のGNDライン１
に，アノードが第２のGNDライン２に接続された第１の
ダイオードD1が電気的に接続されている。従って，第２
のGNDライン２から第１のGNDライン１側へ静電気をバイ
パスし得ることがわかる。
のGNDライン1,2間に，カソードが第１のGNDライン１
に，アノードが第２のGNDライン２に接続された第１の
ダイオードD1が電気的に接続されている。従って，第２
のGNDライン２から第１のGNDライン１側へ静電気をバイ
パスし得ることがわかる。
他方，本実施例の集積回路は,p型のサブストレート14を
用いており，第１のGNDライン１は仮想接続ライン30で
示すようにｐ型のサブストレート14に電気的に接続され
ている。そして，サブストレート14とGNDライン１とが
接続されていることにより，以下に詳細に説明するよう
に，自然に第２のダイオードが構成され，第１のGNDラ
イン１側から第２のGNDライン２側へ静電気をバイパス
し得るように構成されている。
用いており，第１のGNDライン１は仮想接続ライン30で
示すようにｐ型のサブストレート14に電気的に接続され
ている。そして，サブストレート14とGNDライン１とが
接続されていることにより，以下に詳細に説明するよう
に，自然に第２のダイオードが構成され，第１のGNDラ
イン１側から第２のGNDライン２側へ静電気をバイパス
し得るように構成されている。
集積回路の表面側は，後述する内部の回路部分を保護す
るために，保護膜15により被われている。この保護膜15
の内側に互いに分離された第１および第２のGNDライン
1,2が形成されている。第1,第２のGNDライン1,2はそれ
ぞれ，異なる回路装置のGNDラインを構成している。
るために，保護膜15により被われている。この保護膜15
の内側に互いに分離された第１および第２のGNDライン
1,2が形成されている。第1,第２のGNDライン1,2はそれ
ぞれ，異なる回路装置のGNDラインを構成している。
第１のGNDライン１は，サブストレート14に拡散形成さ
れたｎ型領域16にさらに拡散形成されたベース拡散領域
17およびエミッタ領域18に電気的に接続されている。
れたｎ型領域16にさらに拡散形成されたベース拡散領域
17およびエミッタ領域18に電気的に接続されている。
他方，第２のGNDライン２は,n型領域16中に形成された
ｐ型のベース拡散領域19に電気的に接続されている。ま
た，第２のGNDライン２側の回路では，分離領域20を隔
ててｎ型の領域に拡散形成されたエミッタ領域22にホッ
ト側のライン23が電気的に接続されている。なお，参照
符号25〜29はSiO2層を示している。
ｐ型のベース拡散領域19に電気的に接続されている。ま
た，第２のGNDライン２側の回路では，分離領域20を隔
ててｎ型の領域に拡散形成されたエミッタ領域22にホッ
ト側のライン23が電気的に接続されている。なお，参照
符号25〜29はSiO2層を示している。
第２図において,n型領域16と,p型のベース拡散領域19と
により第１図に示す第１のダイオードD1が構成されてい
る。すなわち，このｐ型のベース拡散領域19は，第１図
の第１のダイオードD1を形成するために特別に形成され
たものである。
により第１図に示す第１のダイオードD1が構成されてい
る。すなわち，このｐ型のベース拡散領域19は，第１図
の第１のダイオードD1を形成するために特別に形成され
たものである。
他方，前述のように，第１のGNDライン１は，サブスト
レート14と電気的に接続されている。そして，このｐ型
のサブストレート14と，第２のGNDライン２側の回路部
分内のｎ型領域21とにより，第２のダイオードD2が自然
に構成されている。このｎ型の領域21は，第２のGNDラ
イン２側の回路部分中の抵抗の島あるいはNPNトランジ
スタのコレクタ領域等により構成することができる。
レート14と電気的に接続されている。そして，このｐ型
のサブストレート14と，第２のGNDライン２側の回路部
分内のｎ型領域21とにより，第２のダイオードD2が自然
に構成されている。このｎ型の領域21は，第２のGNDラ
イン２側の回路部分中の抵抗の島あるいはNPNトランジ
スタのコレクタ領域等により構成することができる。
上記したサブストレート14を利用した第２のダイオード
D2につき，第３図および第４図を参照してより具体的に
説明する。
D2につき，第３図および第４図を参照してより具体的に
説明する。
第３図において，回路装置ＡおよびＢは，それぞれ,GND
ライン1,2を有する回路部分であり，第２図の一点鎖線
Ｃを境界としてその左右に構成されているものに相当す
る。そして，第１のGNDラインと第２のGNDライン２との
間には，第１のダイオードD1が，上記したベース拡散領
域19およびｎ型領域16により構成されて，両GNDライン
間に，カソードが第１のGNDライン１に，アノードが第
２のGNDライン２に接続されるように挿入されている。
ライン1,2を有する回路部分であり，第２図の一点鎖線
Ｃを境界としてその左右に構成されているものに相当す
る。そして，第１のGNDラインと第２のGNDライン２との
間には，第１のダイオードD1が，上記したベース拡散領
域19およびｎ型領域16により構成されて，両GNDライン
間に，カソードが第１のGNDライン１に，アノードが第
２のGNDライン２に接続されるように挿入されている。
他方，第２のGNDライン２側の回路装置Ｂにおいて例示
的に示した回路では,NPNトランジスタＱ1および抵抗
Ｒ1,R2,R3が接続されている。抵抗Ｒ1およびＲ2のよう
にホット側ライン23とGNDライン２との間に直列に接続
された抵抗並びにホット側のライン23に直接接続されな
い抵抗Ｒ3の各抵抗の島は,Vcc2電圧により逆バイアスさ
れている。
的に示した回路では,NPNトランジスタＱ1および抵抗
Ｒ1,R2,R3が接続されている。抵抗Ｒ1およびＲ2のよう
にホット側ライン23とGNDライン２との間に直列に接続
された抵抗並びにホット側のライン23に直接接続されな
い抵抗Ｒ3の各抵抗の島は,Vcc2電圧により逆バイアスさ
れている。
また，トランジスタＱ1のように,NPNトランシスタのコ
レクタがホット側のラインに接続されたトランジスタが
存在する。
レクタがホット側のラインに接続されたトランジスタが
存在する。
上記のような回路装置Ｂが第２のGNDライン２側に構成
されている場合，第１のGNDライン１がｐ型のサブスト
レート14に電気的に接続されているので，この各抵抗の
島あるいはトランジスタＱ1のコレクタをＮとする第２
のダイオードD2が自然に形成されることになる。
されている場合，第１のGNDライン１がｐ型のサブスト
レート14に電気的に接続されているので，この各抵抗の
島あるいはトランジスタＱ1のコレクタをＮとする第２
のダイオードD2が自然に形成されることになる。
なお，上記回路装置Ｂにおける抵抗Ｒ1〜Ｒ3およびトラ
ンジスタＱ1はあくまでも例示的なものであり，これら
に限らず，第２のGNDライン２側の回路装置Ｂに形成さ
れたｎ型領域のいずれをも第２のダイオードD2を構成す
るために利用することができる。
ンジスタＱ1はあくまでも例示的なものであり，これら
に限らず，第２のGNDライン２側の回路装置Ｂに形成さ
れたｎ型領域のいずれをも第２のダイオードD2を構成す
るために利用することができる。
第１のGNDライン１から第２のGNDライン２にダイオード
D2さらに内部回路Ｂなどを介して静電気をバイパスさせ
ることができる理由について説明すると，ダイオードD2
は，第１のGNDライン１から電源Vccライン間に接続され
ているが，静電耐圧試験の評価方法の一つにおいては，
各使用素子しゃ200pFの電気量で250Vを３回印加しても
耐えることができるように規定されており，例えば，電
源Vccを例えば30Vとしても通常静電気は数百ボルトと高
く，電源Vccの電圧を上回って内部回路Ｂなどを介して
第２のGNDライン２へと容易にパスさせることができ
る。
D2さらに内部回路Ｂなどを介して静電気をバイパスさせ
ることができる理由について説明すると，ダイオードD2
は，第１のGNDライン１から電源Vccライン間に接続され
ているが，静電耐圧試験の評価方法の一つにおいては，
各使用素子しゃ200pFの電気量で250Vを３回印加しても
耐えることができるように規定されており，例えば，電
源Vccを例えば30Vとしても通常静電気は数百ボルトと高
く，電源Vccの電圧を上回って内部回路Ｂなどを介して
第２のGNDライン２へと容易にパスさせることができ
る。
他方，第１のダイオードD1については，例えば第４図に
平面図で示すように,60μｍ×80μｍの大きさの領域に
形成することができる。なお，第４図の符号51,52は，
それぞれ，第１および第２のGNDライン1,2に接続される
金属部分を示す。
平面図で示すように,60μｍ×80μｍの大きさの領域に
形成することができる。なお，第４図の符号51,52は，
それぞれ，第１および第２のGNDライン1,2に接続される
金属部分を示す。
上記実施例では，以上のようにして２個のダイオードが
形成されているが，静電耐圧は同一電源系内の各端子の
静電耐圧と異なる電源系間の各端子間の静電耐圧の和で
あるため，同一電源系間の静電耐圧を充分高くすれば,2
個のダイオードの効果により，異なる電源系間の静電耐
圧も高くすることができる。
形成されているが，静電耐圧は同一電源系内の各端子の
静電耐圧と異なる電源系間の各端子間の静電耐圧の和で
あるため，同一電源系間の静電耐圧を充分高くすれば,2
個のダイオードの効果により，異なる電源系間の静電耐
圧も高くすることができる。
（発明の効果） 以上のように，本発明によれば，第１のGNDラインを第
１導電型のサブストレートに電気的に接続することによ
り，特別にダイオードを構成することなく，自然にサブ
ストレートと第２のGNDライン側のホット側とにより第
２のダイオードを構成することができる。従って，第１
のGNDラインと，第２のGNDラインとの間に１個の第１の
ダイオードを形成するだけで，第1,第２のGNDラインに
おいて双方向に静電気をパスさせることができ，かつ寄
生容量を小さくして両GNDライン間のクロストークなど
の相互影響を効果的に低減することが可能な集積回路の
静電対策構造が提供される。また，第１のダイオード
は，カソードが第１のGNDラインに，アノードが第２のG
NDラインに接続されているため，第１のGNDラインにお
ける静電気の拡散はサブストレートで行われ，第２のGN
Dラインにおける静電気の拡散は第１のダイオードを介
して，第１のGNDラインさらにサブストレートにパスさ
せることで行われ，このようにして第1,第２のGNDライ
ン共に容易に効率良く行われる。しかも,1個のダイオー
ドを特別に構成するだけでよいため，従来の２個のダイ
オードを構成したものに比べて素子数を半分にすること
ができるので，集積密度を高めることも可能となる。
１導電型のサブストレートに電気的に接続することによ
り，特別にダイオードを構成することなく，自然にサブ
ストレートと第２のGNDライン側のホット側とにより第
２のダイオードを構成することができる。従って，第１
のGNDラインと，第２のGNDラインとの間に１個の第１の
ダイオードを形成するだけで，第1,第２のGNDラインに
おいて双方向に静電気をパスさせることができ，かつ寄
生容量を小さくして両GNDライン間のクロストークなど
の相互影響を効果的に低減することが可能な集積回路の
静電対策構造が提供される。また，第１のダイオード
は，カソードが第１のGNDラインに，アノードが第２のG
NDラインに接続されているため，第１のGNDラインにお
ける静電気の拡散はサブストレートで行われ，第２のGN
Dラインにおける静電気の拡散は第１のダイオードを介
して，第１のGNDラインさらにサブストレートにパスさ
せることで行われ，このようにして第1,第２のGNDライ
ン共に容易に効率良く行われる。しかも,1個のダイオー
ドを特別に構成するだけでよいため，従来の２個のダイ
オードを構成したものに比べて素子数を半分にすること
ができるので，集積密度を高めることも可能となる。
第１図は本発明の一実施例を説明するための略図的回路
図，第２図は第１図実施例を説明するための断面図，第
３図は第２図の構造をより具体化した回路図，第４図は
第１のダイオードを説明するための略図的平面図，第５
図は従来例の静電対策構造を説明するための回路図であ
る。 １……第１のGNDライン,2……第２のGNDライン,14……
ｐ型サブストレート,D1……第１のダイオード,D2……第
２のダイオード。
図，第２図は第１図実施例を説明するための断面図，第
３図は第２図の構造をより具体化した回路図，第４図は
第１のダイオードを説明するための略図的平面図，第５
図は従来例の静電対策構造を説明するための回路図であ
る。 １……第１のGNDライン,2……第２のGNDライン,14……
ｐ型サブストレート,D1……第１のダイオード,D2……第
２のダイオード。
Claims (1)
- 【請求項１】第１及び第２のGNDラインを有する集積回
路の静電対策構造であって、第１導電型のサブストレー
ト、及びカソードが該第１のGNDラインに接続され、ア
ノードが第２のGNDラインに接続されている第１のダイ
オードと、アノードが第１のGNDラインに接続され、カ
ソードが回路部分を介して第２のGNDラインに接続され
る第２のダイオードとを備え、該サブストレートと該第
１のGNDラインとが電気的に接続されている集積回路の
静電対策構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066689A JPH0752766B2 (ja) | 1988-03-18 | 1988-03-18 | 集積回路の静電対策構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066689A JPH0752766B2 (ja) | 1988-03-18 | 1988-03-18 | 集積回路の静電対策構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01239877A JPH01239877A (ja) | 1989-09-25 |
| JPH0752766B2 true JPH0752766B2 (ja) | 1995-06-05 |
Family
ID=13323154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63066689A Expired - Lifetime JPH0752766B2 (ja) | 1988-03-18 | 1988-03-18 | 集積回路の静電対策構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752766B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH046868A (ja) * | 1990-04-24 | 1992-01-10 | Fujitsu Ltd | 半導体集積回路 |
| EP1701385A1 (en) * | 2003-11-27 | 2006-09-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device comprising electrostatic breakdown protection element |
| WO2007013145A1 (ja) * | 2005-07-27 | 2007-02-01 | Renesas Technology Corp. | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325962A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
-
1988
- 1988-03-18 JP JP63066689A patent/JPH0752766B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325962A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01239877A (ja) | 1989-09-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
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