JPH0513386B2 - - Google Patents
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- JPH0513386B2 JPH0513386B2 JP60171704A JP17170485A JPH0513386B2 JP H0513386 B2 JPH0513386 B2 JP H0513386B2 JP 60171704 A JP60171704 A JP 60171704A JP 17170485 A JP17170485 A JP 17170485A JP H0513386 B2 JPH0513386 B2 JP H0513386B2
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- Japan
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- island region
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- island
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- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 230000003071 parasitic effect Effects 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばバイポーラICに内蔵して利
用される入力保護用の複数個のツエナーダイオー
ドを有する半導体装置に関する。
用される入力保護用の複数個のツエナーダイオー
ドを有する半導体装置に関する。
従来は、半導体チツプ面積を小さくするため、
複数個のツエナーダイオードからなる保護回路を
全て同一の島領域内に入れていた。
複数個のツエナーダイオードからなる保護回路を
全て同一の島領域内に入れていた。
しかしながら、上記従来の技術によると、島領
域内において寄生トランジスタが形成されてお
り、島領域の電位が固定されていないのでそのト
ランジスタにバイアス電流が流れ、寄生トランジ
スタが動作状態となるという不具合があつた。第
４図はそのような不具合を解決するのに考えられ
る保護回路の断面構造であり、図において１００
はＰ型半導体基板１００であり、そのＰ型半導体
基板１００にn+型埋込層１０１、ｎ型島領域１
０２、Ｐ型アイソレーシヨン１０３を形成した上
で、その島領域１０２内にＰ型拡散層１０４ａ〜
１０４ｄ、n+型拡散層１０５を順次拡散し、ツ
エナーダイオードZD１，ZD２，ZD３，ZD４を
形成する。その後、シリコン酸化膜１０６を選択
的に形成するとともに、Al配線１０７ａ〜１０
７ｅを形成する。特に、Al配線１０７ａはZD１
のn+型拡散層１０５と島領域１０２とを電気的
に接続している。又、Al配線１０７ａは電源電
圧Vccにつながり、Al配線１０７ｅは接地GND
される。
域内において寄生トランジスタが形成されてお
り、島領域の電位が固定されていないのでそのト
ランジスタにバイアス電流が流れ、寄生トランジ
スタが動作状態となるという不具合があつた。第
４図はそのような不具合を解決するのに考えられ
る保護回路の断面構造であり、図において１００
はＰ型半導体基板１００であり、そのＰ型半導体
基板１００にn+型埋込層１０１、ｎ型島領域１
０２、Ｐ型アイソレーシヨン１０３を形成した上
で、その島領域１０２内にＰ型拡散層１０４ａ〜
１０４ｄ、n+型拡散層１０５を順次拡散し、ツ
エナーダイオードZD１，ZD２，ZD３，ZD４を
形成する。その後、シリコン酸化膜１０６を選択
的に形成するとともに、Al配線１０７ａ〜１０
７ｅを形成する。特に、Al配線１０７ａはZD１
のn+型拡散層１０５と島領域１０２とを電気的
に接続している。又、Al配線１０７ａは電源電
圧Vccにつながり、Al配線１０７ｅは接地GND
される。
このような構成であると、図中符号Ａで示すよ
うに、例えばZD１のＰ型拡散層１０４ａ、島領
域１０２およびZD３のＰ型拡散層１０４ｃ間に
PNP型の寄生トランジスタが形成されるが、そ
のベース・エミツタ間がAl配線１０７ａにより
短絡されているのでトランジスタはバイアスされ
ることがなく動作状態になるような不具合が生じ
ない。
うに、例えばZD１のＰ型拡散層１０４ａ、島領
域１０２およびZD３のＰ型拡散層１０４ｃ間に
PNP型の寄生トランジスタが形成されるが、そ
のベース・エミツタ間がAl配線１０７ａにより
短絡されているのでトランジスタはバイアスされ
ることがなく動作状態になるような不具合が生じ
ない。
上記のように考えられる構成においては、その
等価的電気回路は第５図に示すようになる。ここ
で、ツエナーダイオードの降伏電圧Vzは通常7V
程度に設定されるものであり、いまVz＝7Vとす
ると図のように４個のツエナーダイオードを接続
した場合には４×Vz＝28V以上になると各ツエ
ナーダイオードに降伏電圧以上の電圧が印加さ
れ、この保護回路が動作状態となる。又、バイポ
ーラトランジスタのコレクタ・ベース間の耐圧
VCBOは通常40V程度であり、コレクタ・ベース間
電圧の値がこのVCBOを越えるとコレクタ・ベース
間に逆方向の電流が流れてしまう。結局、この保
護回路に28〜40V程度の電圧が印加された場合に
はツエナーダイオードが動作状態（即ち降伏状
態）となるが、サージ電圧によりZD１〜ZD４に
過電流が流れその時の動作抵抗が上昇することに
よりこの保護回路に印加される電圧が40V以上と
なると、接地側のZD４の１つに全ての負荷がか
かるようになり、そのコレクタ・ベース間に過電
流が流れこのZD４が破壊する。この対策として
ツエナーダイオードを全て別の島としたものは、
保護回路全体の面積が大きくなつてしまいコスト
アツプとなる。
等価的電気回路は第５図に示すようになる。ここ
で、ツエナーダイオードの降伏電圧Vzは通常7V
程度に設定されるものであり、いまVz＝7Vとす
ると図のように４個のツエナーダイオードを接続
した場合には４×Vz＝28V以上になると各ツエ
ナーダイオードに降伏電圧以上の電圧が印加さ
れ、この保護回路が動作状態となる。又、バイポ
ーラトランジスタのコレクタ・ベース間の耐圧
VCBOは通常40V程度であり、コレクタ・ベース間
電圧の値がこのVCBOを越えるとコレクタ・ベース
間に逆方向の電流が流れてしまう。結局、この保
護回路に28〜40V程度の電圧が印加された場合に
はツエナーダイオードが動作状態（即ち降伏状
態）となるが、サージ電圧によりZD１〜ZD４に
過電流が流れその時の動作抵抗が上昇することに
よりこの保護回路に印加される電圧が40V以上と
なると、接地側のZD４の１つに全ての負荷がか
かるようになり、そのコレクタ・ベース間に過電
流が流れこのZD４が破壊する。この対策として
ツエナーダイオードを全て別の島としたものは、
保護回路全体の面積が大きくなつてしまいコスト
アツプとなる。
本発明は、上記点に鑑み、従来の如く全ツエナ
ーダイオードを同一島領域内に入れた場合に比べ
て、ツエナーダイオードの占有面積を少し増やす
だけで、電流容量の増加と、過電圧に対するレベ
ル向上を図ることができ、しかも、その際形成さ
れる寄生トランジスタが動作状態にならないよう
にすることができる半導体装置を提供することを
目的とする。
ーダイオードを同一島領域内に入れた場合に比べ
て、ツエナーダイオードの占有面積を少し増やす
だけで、電流容量の増加と、過電圧に対するレベ
ル向上を図ることができ、しかも、その際形成さ
れる寄生トランジスタが動作状態にならないよう
にすることができる半導体装置を提供することを
目的とする。
そのため、本発明では、電源・接地間に直列接
続された少なくとも３個ある複数個のツエナーダ
イオードのうち電源側又は接地側の１個が第１の
島領域内に形成され、残りツエナーダイオードの
全てが前記第１の島領域からアイソレーシヨン領
域により分離された第２の島領域内に形成され、
さらに、前記第１の島領域および前記第２の島領
域のそれぞれの電位は、該第１の島領域、第２の
島領域、前記ツエナーダイオードおよび前記アイ
ソレーシヨン領域間に寄生的に形成されるトラン
ジスタが非動作状態になるような電位に固定され
ることを特徴とし、具体的には第１、第２の島領
域のそれぞれの電位を、該第１、第２の島領域に
おける最高あるいは最低電位の何れかの電位に固
定したことを特徴とする。
続された少なくとも３個ある複数個のツエナーダ
イオードのうち電源側又は接地側の１個が第１の
島領域内に形成され、残りツエナーダイオードの
全てが前記第１の島領域からアイソレーシヨン領
域により分離された第２の島領域内に形成され、
さらに、前記第１の島領域および前記第２の島領
域のそれぞれの電位は、該第１の島領域、第２の
島領域、前記ツエナーダイオードおよび前記アイ
ソレーシヨン領域間に寄生的に形成されるトラン
ジスタが非動作状態になるような電位に固定され
ることを特徴とし、具体的には第１、第２の島領
域のそれぞれの電位を、該第１、第２の島領域に
おける最高あるいは最低電位の何れかの電位に固
定したことを特徴とする。
以下、本発明の一実施例について説明する。
第１図はバイボーラICの一部にツエナーダイ
オードからなる保護回路を内蔵した半導体装置の
要部断面図、第２図、第３図は第１図に示される
保護回路の等価回路図である。
オードからなる保護回路を内蔵した半導体装置の
要部断面図、第２図、第３図は第１図に示される
保護回路の等価回路図である。
第１図において、１はｐ型半導体基板、２はｎ
型の第１の島領域、３はｎ型の第２の島領域で、
これら第１、第２の島領域２，３は半導体基板１
及びアイソレーシヨン４，５，６によつて完全に
包囲され、PN接合によつて外部とは電気的に分
離されている。７，８はn+型の埋込層、９，１
０，１１，１２はｐ型の第１領域で、図示しない
トランジスタのベース領域を形成する際に同時に
形成される。１３，１４，１５，１６はn+型の
第２領域で、トランジスタのエミツタ領域を形成
する際に同時に形成される。また１７，１８は
n+型の第３領域で、コレクタのコンタクト領域
の形成時に同時形成される。１９はシリコン酸化
膜、２０〜２４はAl配線である。Al配線２０は
ZD１のn+型の第２領域１６と第２の島領域３内
のn+型の第３領域１８とを電気接続しており、
Al配線２１，２２，２３はそれぞれZD１，ZD
２，ZD３のＰ型の第１領域１２，１１，１０と
ZD２，ZD３，ZD４のn+型の第２領域１５，１
４，１３とを電気接続しており、Al配線２４は
ZD４のＰ型の第１領域９と第１の島領域２内の
n+型の第３領域１７とを電気接続している。そ
して第１図図示の如く電気配線することにより４
個のツエナーダイオードZD１，ZD２，ZD３，
ZD４が構成され、その等価回路は第２図または
第３図の如くなる。
型の第１の島領域、３はｎ型の第２の島領域で、
これら第１、第２の島領域２，３は半導体基板１
及びアイソレーシヨン４，５，６によつて完全に
包囲され、PN接合によつて外部とは電気的に分
離されている。７，８はn+型の埋込層、９，１
０，１１，１２はｐ型の第１領域で、図示しない
トランジスタのベース領域を形成する際に同時に
形成される。１３，１４，１５，１６はn+型の
第２領域で、トランジスタのエミツタ領域を形成
する際に同時に形成される。また１７，１８は
n+型の第３領域で、コレクタのコンタクト領域
の形成時に同時形成される。１９はシリコン酸化
膜、２０〜２４はAl配線である。Al配線２０は
ZD１のn+型の第２領域１６と第２の島領域３内
のn+型の第３領域１８とを電気接続しており、
Al配線２１，２２，２３はそれぞれZD１，ZD
２，ZD３のＰ型の第１領域１２，１１，１０と
ZD２，ZD３，ZD４のn+型の第２領域１５，１
４，１３とを電気接続しており、Al配線２４は
ZD４のＰ型の第１領域９と第１の島領域２内の
n+型の第３領域１７とを電気接続している。そ
して第１図図示の如く電気配線することにより４
個のツエナーダイオードZD１，ZD２，ZD３，
ZD４が構成され、その等価回路は第２図または
第３図の如くなる。
すなわち、複数個のツエナーダイオードZD１
〜ZD４のうち、接地電位側のツエナーダイオー
ドＤ４の１個だけを第１の島領域２に分離・独立
して配置し、残りのツエナーダイオードZD１〜
ZD３の全てを第２の島領域３内に配置している。
そしてツエナーダイオードZD１のカソード側に
電源電圧が印加され、この電源電圧Vccが図示し
ない他の回路素子領域にAl配線２０を介して供
給される構造となつている。
〜ZD４のうち、接地電位側のツエナーダイオー
ドＤ４の１個だけを第１の島領域２に分離・独立
して配置し、残りのツエナーダイオードZD１〜
ZD３の全てを第２の島領域３内に配置している。
そしてツエナーダイオードZD１のカソード側に
電源電圧が印加され、この電源電圧Vccが図示し
ない他の回路素子領域にAl配線２０を介して供
給される構造となつている。
そこで今、電源配線２０（電源Vcc）よりサー
ジ電圧が加わつた場合、例えばコレクタ・ベース
間電圧VCBO＝40V、ツエナー電圧VZ＝7Vとする
と４×VZ＝28Vとなり、サージ電圧によりツエ
ナーダイオードZD１〜ZD４に過電流が流れ、動
作抵抗により４×VZがVCBO以上となると、第４
図及び第５図に示した如くツエナーダイオード
D1〜D4が全て同一島領域内にある場合には、接
地電位側の１個のツエナーダイオードに全負荷が
加わり破壊に至る恐れがある。しかし、本実施例
の如く接地電位側のツエナーダイオードZD４の
みを独立した島領域内に配置しておけば、この保
護回路にサージ電圧が加わつた場合にも、その電
圧は第１の島領域２と第２の島領域３内にそれぞ
れ形成されたツエナーダイオードの数の比に応じ
て分圧され、この回路の耐圧はZD３のコレク
タ・ベース間の耐圧VCBOとZD４のエミツタ・ベ
ース間の耐圧VEBOとの和により設定される。従つ
て、サージ電圧により例えば40V以上の電圧が印
加された場合、第２の島領域３には分圧されたほ
ぼ30V程度の電圧が印加されることになり、その
場合第２の島領域３内において最も接地側に接続
されたZD３のコレクタ・ベース間にはその耐圧
VCBO（ほぼ40V程度）以下の電圧が印加されるこ
とになり、そのコレクタ・ベース間に過大な逆電
流が流れるような不具合はなくなり、破壊には至
らない。
ジ電圧が加わつた場合、例えばコレクタ・ベース
間電圧VCBO＝40V、ツエナー電圧VZ＝7Vとする
と４×VZ＝28Vとなり、サージ電圧によりツエ
ナーダイオードZD１〜ZD４に過電流が流れ、動
作抵抗により４×VZがVCBO以上となると、第４
図及び第５図に示した如くツエナーダイオード
D1〜D4が全て同一島領域内にある場合には、接
地電位側の１個のツエナーダイオードに全負荷が
加わり破壊に至る恐れがある。しかし、本実施例
の如く接地電位側のツエナーダイオードZD４の
みを独立した島領域内に配置しておけば、この保
護回路にサージ電圧が加わつた場合にも、その電
圧は第１の島領域２と第２の島領域３内にそれぞ
れ形成されたツエナーダイオードの数の比に応じ
て分圧され、この回路の耐圧はZD３のコレク
タ・ベース間の耐圧VCBOとZD４のエミツタ・ベ
ース間の耐圧VEBOとの和により設定される。従つ
て、サージ電圧により例えば40V以上の電圧が印
加された場合、第２の島領域３には分圧されたほ
ぼ30V程度の電圧が印加されることになり、その
場合第２の島領域３内において最も接地側に接続
されたZD３のコレクタ・ベース間にはその耐圧
VCBO（ほぼ40V程度）以下の電圧が印加されるこ
とになり、そのコレクタ・ベース間に過大な逆電
流が流れるような不具合はなくなり、破壊には至
らない。
又、本実施例によると、第２の島領域３内にお
いて形成される寄生トランジスタ、例えばZD１
のＰ型の第１領域１２、ｎ型の第２の島領域３お
よびZD３のＰ型の第１領域１０間に形成される
PNP型トランジスタは、そのベースとなる第２
の島領域３が第３領域１８を介して電源Vccに電
気接続されているのでそのベース電位はエミツタ
である第１領域１２の電位より高レベルに固定さ
れており、寄生トランジスタにバイアス電流は流
れないので寄生トランジスタは常に非動作状態と
なる。又、第１の島領域２内において形成される
寄生トランジスタ、例えばZD４のＰ型の第１領
域９、ｎ型の第１の島領域２およびアイソレーシ
ヨン４間に形成されるPNP型トランジスタにつ
いても、そのベース・エミツタ間がAl配線２４
により短絡されているので、この寄生トランジス
タがノイズ等の影響を受けて動作状態となること
がなく、常に非動作状態となる。
いて形成される寄生トランジスタ、例えばZD１
のＰ型の第１領域１２、ｎ型の第２の島領域３お
よびZD３のＰ型の第１領域１０間に形成される
PNP型トランジスタは、そのベースとなる第２
の島領域３が第３領域１８を介して電源Vccに電
気接続されているのでそのベース電位はエミツタ
である第１領域１２の電位より高レベルに固定さ
れており、寄生トランジスタにバイアス電流は流
れないので寄生トランジスタは常に非動作状態と
なる。又、第１の島領域２内において形成される
寄生トランジスタ、例えばZD４のＰ型の第１領
域９、ｎ型の第１の島領域２およびアイソレーシ
ヨン４間に形成されるPNP型トランジスタにつ
いても、そのベース・エミツタ間がAl配線２４
により短絡されているので、この寄生トランジス
タがノイズ等の影響を受けて動作状態となること
がなく、常に非動作状態となる。
なお、本実施例ではツエナーダイオードを４個
直列接続した例を示したが、２個以上直列接続さ
れた構成ならばいずれでも良く、また各島領域に
入れるツエナーダイオードの区分するのに、接地
側のツエナーダイオードZD４とそれ以外のもの
ZD１〜ZD３とに区分したが、電源側のツエナー
ダイオードZD１とそれ以外ZD２〜ZD４とに区
分して、それらを第１、第２の島領域内に入れる
ようにしても良い。
直列接続した例を示したが、２個以上直列接続さ
れた構成ならばいずれでも良く、また各島領域に
入れるツエナーダイオードの区分するのに、接地
側のツエナーダイオードZD４とそれ以外のもの
ZD１〜ZD３とに区分したが、電源側のツエナー
ダイオードZD１とそれ以外ZD２〜ZD４とに区
分して、それらを第１、第２の島領域内に入れる
ようにしても良い。
以上述べた如く本発明では、電源・接地間に直
列接続された複数個のツエナーダイオードのうち
電源側又は接地側の１個を第１の島領域内に形成
し、残りツエナーダイオードの全てを前記第１の
島領域からアイソレーシヨン領域により分離され
た第２の島領域内に形成し、さらに前記第１の島
領域および前記第２の島領域のそれぞれの電位を
該第１の島領域、第２の島領域、前記ツエナーダ
イオードおよび前記アイソレーシヨン領域間に寄
生的に形成されるトランジスタが非動作状態にな
るような電位に固定しているので、従来に比べ
て、ツエナーダイオードの占有面積を少し増やす
だけで、電流容量の増加と、過電圧に対するレベ
ル向上を図ることができ、しかも、その際形成さ
れる寄生トランジスタが動作状態にならないよう
にすることができるという効果がある。
列接続された複数個のツエナーダイオードのうち
電源側又は接地側の１個を第１の島領域内に形成
し、残りツエナーダイオードの全てを前記第１の
島領域からアイソレーシヨン領域により分離され
た第２の島領域内に形成し、さらに前記第１の島
領域および前記第２の島領域のそれぞれの電位を
該第１の島領域、第２の島領域、前記ツエナーダ
イオードおよび前記アイソレーシヨン領域間に寄
生的に形成されるトランジスタが非動作状態にな
るような電位に固定しているので、従来に比べ
て、ツエナーダイオードの占有面積を少し増やす
だけで、電流容量の増加と、過電圧に対するレベ
ル向上を図ることができ、しかも、その際形成さ
れる寄生トランジスタが動作状態にならないよう
にすることができるという効果がある。
第１図は本発明の一実施例を示す半導体装置の
要部断面図、第２図及び第３図は第１図図示装置
の等価回路図、第４図は従来考えられる半導体装
置の要部断面図、第５図は第４図に示す従来技術
の等価回路図である。 １……半導体基板、２……第１の島領域、３…
…第２の島領域、９〜１２……ｐ型の第１領域、
１３〜１６……n+型の第２領域、１７，１８…
…n+型の第３領域、ZD１〜ZD４……ツエナーダ
イオード。
要部断面図、第２図及び第３図は第１図図示装置
の等価回路図、第４図は従来考えられる半導体装
置の要部断面図、第５図は第４図に示す従来技術
の等価回路図である。 １……半導体基板、２……第１の島領域、３…
…第２の島領域、９〜１２……ｐ型の第１領域、
１３〜１６……n+型の第２領域、１７，１８…
…n+型の第３領域、ZD１〜ZD４……ツエナーダ
イオード。
Claims (1)
- １ 半導体基板の一主面に少なくとも３個のツエ
ナーダイオードが形成され、かつこれらのツエナ
ーダイオードが電源・接地間に直列接続された半
導体装置において、前記少なくとも３個ある複数
個のツエナーダイオードのうち前記電源側又は前
記接地側の１個が第１の島領域内に形成され、残
りツエナーダイオードの全てが、前記第１の島領
域からアイソレーシヨン領域により分離された第
２の島領域内に形成され、さらに、前記第１の島
領域および前記第２の島領域のそれぞれの電位
は、該第１の島領域、第２の島領域における最高
電位又は最低電位の何れかの電位に固定されるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171704A JPS6232662A (ja) | 1985-08-02 | 1985-08-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171704A JPS6232662A (ja) | 1985-08-02 | 1985-08-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6232662A JPS6232662A (ja) | 1987-02-12 |
| JPH0513386B2 true JPH0513386B2 (ja) | 1993-02-22 |
Family
ID=15928128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60171704A Granted JPS6232662A (ja) | 1985-08-02 | 1985-08-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232662A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0642557B2 (ja) * | 1987-12-14 | 1994-06-01 | 日本電気株式会社 | 静電保護ダイオードを有する半導体装置 |
| TW530405B (en) * | 2000-10-16 | 2003-05-01 | Koninkl Philips Electronics Nv | Integrated circuit provided with overvoltage protection and method for manufacture thereof |
-
1985
- 1985-08-02 JP JP60171704A patent/JPS6232662A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6232662A (ja) | 1987-02-12 |
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