JPH09186249A - Ｅｓｄ保護回路 - Google Patents
Ｅｓｄ保護回路Info
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- JPH09186249A JPH09186249A JP8250645A JP25064596A JPH09186249A JP H09186249 A JPH09186249 A JP H09186249A JP 8250645 A JP8250645 A JP 8250645A JP 25064596 A JP25064596 A JP 25064596A JP H09186249 A JPH09186249 A JP H09186249A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【課題】 高効率で空間利用効率の高い静電的放電（Ｅ
ＳＤ）保護回路を得る。 【解決手段】 本発明のＥＳＤ機能は、内部的ツェナー
ダイオード電流源からの多重エミッターフィンガーへの
均一なターンオンを通して実現される。このツェナーダ
イオードはまた、信号経路に付加的な直列インピーダン
スを導入することなしに、保護回路トリガー電圧を典型
的な〜１８Ｖから〜７Ｖへと低下させるように動作す
る。それによってバイポーラーおよびＣＭＯＳの入力お
よび出力バッファーを保護するために特に適したＮＰＮ
構造が実現する。
ＳＤ）保護回路を得る。 【解決手段】 本発明のＥＳＤ機能は、内部的ツェナー
ダイオード電流源からの多重エミッターフィンガーへの
均一なターンオンを通して実現される。このツェナーダ
イオードはまた、信号経路に付加的な直列インピーダン
スを導入することなしに、保護回路トリガー電圧を典型
的な〜１８Ｖから〜７Ｖへと低下させるように動作す
る。それによってバイポーラーおよびＣＭＯＳの入力お
よび出力バッファーを保護するために特に適したＮＰＮ
構造が実現する。
Description
【０００１】
【発明の属する技術分野】本発明は電子回路に関するも
のであって、更に詳細には静電的放電（ＥＳＤ）保護回
路に関する。
のであって、更に詳細には静電的放電（ＥＳＤ）保護回
路に関する。
【０００２】
【従来の技術】入力および出力回路を静電的放電（ＥＳ
Ｄ）から保護するためにＥＳＤ保護回路を使用すること
については、従来技術の米国特許第５，２６８，５８８
号、米国特許第４，８９６，２４３号、米国特許第５，
０７７，５９１号、米国特許第５，０６０，０３７号、
米国特許第５，０１２，３１７号、米国特許第５，２２
５，７０２号、および米国特許第５，２９０，７２４号
が教えるように、良く知られている。これらの米国特許
はすべて本出願の譲受人であるテキサスインスツルメン
ツ社に譲渡されている。
Ｄ）から保護するためにＥＳＤ保護回路を使用すること
については、従来技術の米国特許第５，２６８，５８８
号、米国特許第４，８９６，２４３号、米国特許第５，
０７７，５９１号、米国特許第５，０６０，０３７号、
米国特許第５，０１２，３１７号、米国特許第５，２２
５，７０２号、および米国特許第５，２９０，７２４号
が教えるように、良く知られている。これらの米国特許
はすべて本出願の譲受人であるテキサスインスツルメン
ツ社に譲渡されている。
【０００３】多くのＥＳＤ保護回路では従来技術の図１
に示されているように、回路入力に設けた２段階の保護
方式を採用している。典型的な場合には、ＥＳＤの大き
な電流パルスが初段のクランプを衝撃して通過し、初段
のクランプはそのパッド電圧でクランプする。しかし、
それでも尚、その回路が受け取るには大きすぎる電圧で
あるため、第２段のクランプがその電圧を安全な値にク
ランプする。電流制限構造によって電流が制限されるた
め、第２段のクランプは過度に大きくする必要はない。
に示されているように、回路入力に設けた２段階の保護
方式を採用している。典型的な場合には、ＥＳＤの大き
な電流パルスが初段のクランプを衝撃して通過し、初段
のクランプはそのパッド電圧でクランプする。しかし、
それでも尚、その回路が受け取るには大きすぎる電圧で
あるため、第２段のクランプがその電圧を安全な値にク
ランプする。電流制限構造によって電流が制限されるた
め、第２段のクランプは過度に大きくする必要はない。
【０００４】
【発明の解決しようとする課題】相補型酸化物半導体
（ＣＭＯＳ）プロセスが進歩して、トランジスタが短チ
ャンネル長で薄いゲート酸化物のものになるにつれて、
ＥＳＤによる損傷から入力と出力の両方を保護すること
は益々困難になってきた。例えば、トランジスタのゲー
ト酸化物が薄くなるにつれて、ゲート酸化物の降伏電圧
は標準的なＣＭＯＳプロセスフローによる拡散領域の降
伏電圧よりも低くなっている。従って、標準的な従来技
術のＥＳＤクランプはもはやゲート酸化物をＥＳＤから
保護することができない。それはＥＳＤクランプによっ
てＥＳＤパルスのクランプが開始される以前にゲート酸
化物が破壊されてしまうからである。
（ＣＭＯＳ）プロセスが進歩して、トランジスタが短チ
ャンネル長で薄いゲート酸化物のものになるにつれて、
ＥＳＤによる損傷から入力と出力の両方を保護すること
は益々困難になってきた。例えば、トランジスタのゲー
ト酸化物が薄くなるにつれて、ゲート酸化物の降伏電圧
は標準的なＣＭＯＳプロセスフローによる拡散領域の降
伏電圧よりも低くなっている。従って、標準的な従来技
術のＥＳＤクランプはもはやゲート酸化物をＥＳＤから
保護することができない。それはＥＳＤクランプによっ
てＥＳＤパルスのクランプが開始される以前にゲート酸
化物が破壊されてしまうからである。
【０００５】従来技術における初段のクランプにも制限
がある。それらは高いクランプ電圧を提供するため、静
電的放電保護回路中に発生する大きな電流と小さい配線
抵抗とによる”ＩＲ”電圧降下に対してわずかな余裕し
かない。ＥＳＤパルスをより低い電圧レベルでクランプ
できる初段クランプ回路が望まれている。
がある。それらは高いクランプ電圧を提供するため、静
電的放電保護回路中に発生する大きな電流と小さい配線
抵抗とによる”ＩＲ”電圧降下に対してわずかな余裕し
かない。ＥＳＤパルスをより低い電圧レベルでクランプ
できる初段クランプ回路が望まれている。
【０００６】出力回路もまた低いＥＳＤレベルの損傷に
悩んでいる。もし出力デバイスが均等に降伏すれば、そ
れはＥＳＤエネルギーを吸収する。しかし、出力デバイ
スは完全に、あるいは均等にはターンオンしない。むし
ろ、デバイスの降伏電圧よりも低い電圧値において局部
的に導通することが多い。このようなことが起こる
と、”ホットスポット”が生じて、デバイスは損傷を被
ることになる。
悩んでいる。もし出力デバイスが均等に降伏すれば、そ
れはＥＳＤエネルギーを吸収する。しかし、出力デバイ
スは完全に、あるいは均等にはターンオンしない。むし
ろ、デバイスの降伏電圧よりも低い電圧値において局部
的に導通することが多い。このようなことが起こる
と、”ホットスポット”が生じて、デバイスは損傷を被
ることになる。
【０００７】更に、ＥＳＤ保護のために用いられるＮＰ
ＮトランジスタがサブミクロンＢｉＣＭＯＳおよびＣＭ
ＯＳを用いて作製される場合には、ＥＳＤしきい値レベ
ルはエミッターフィンガーの長さに比例して変化するの
が一般的で、設けられたフィンガーの数に比例しては変
化しない。例えば、サブミクロンＢｉＣＭＯＳプロセス
によれば、１００μｍ長のエミッターを有するＮＰＮは
約３．６ないし３．９ｋＶのＥＳＤしきい値を持つ。Ｖ
ＬＳＩおよびＵＬＳＩ製品ではパッドのピッチが密であ
ることによって保護用のＮＰＮトランジスタの長さと寸
法が制限され、ＥＳＤしきい値制限が決まるため、空間
的余裕が少なく、電圧しきい値が大きく、分流容量が小
さく、直列抵抗値の小さい、好ましくは入力および出力
パッドで約０．５オームよりも低い直列抵抗値を有する
ような厳しい要求に適合できるＥＳＤを提供することが
望まれる。
ＮトランジスタがサブミクロンＢｉＣＭＯＳおよびＣＭ
ＯＳを用いて作製される場合には、ＥＳＤしきい値レベ
ルはエミッターフィンガーの長さに比例して変化するの
が一般的で、設けられたフィンガーの数に比例しては変
化しない。例えば、サブミクロンＢｉＣＭＯＳプロセス
によれば、１００μｍ長のエミッターを有するＮＰＮは
約３．６ないし３．９ｋＶのＥＳＤしきい値を持つ。Ｖ
ＬＳＩおよびＵＬＳＩ製品ではパッドのピッチが密であ
ることによって保護用のＮＰＮトランジスタの長さと寸
法が制限され、ＥＳＤしきい値制限が決まるため、空間
的余裕が少なく、電圧しきい値が大きく、分流容量が小
さく、直列抵抗値の小さい、好ましくは入力および出力
パッドで約０．５オームよりも低い直列抵抗値を有する
ような厳しい要求に適合できるＥＳＤを提供することが
望まれる。
【０００８】本発明のこれ以外の特徴や利点については
図面を参照しながら明細書を読むことによって明らかに
なるであろう。図面において、同じ参照符号は対応する
部品を指しており、また、いくつかの構造を示したもの
では、分かりやすくするために、誇張した表現となって
いる。
図面を参照しながら明細書を読むことによって明らかに
なるであろう。図面において、同じ参照符号は対応する
部品を指しており、また、いくつかの構造を示したもの
では、分かりやすくするために、誇張した表現となって
いる。
【０００９】本発明のＥＳＤ回路は、回路の入力および
出力パッドに対して比較的低い分流容量値（典型的には
＜０．５ｐＦ）と直列抵抗値（典型的には＜０．５オー
ム）とを提供する。これらは現在および将来を見通した
世代のサブミクロンバイポーラー／ＣＭＯＳ回路保護方
式にとって望ましいものである。０．８μｍのＢｉＣＭ
ＯＳプロセスにおいて４ｋＶのＥＳＤしきい値を達成す
るためには、１１０μｍのＮＰＮトランジスタ１個が必
要とされる。そのようなＮＰＮトランジスタは１５μｍ
×１１６μｍ（＝１，７４０μｍ2 ）のシリコンエリア
を占め、従って約２．３Ｖ／μｍ2 というＥＳＤ効率
（保護エリアの単位面積当たりのＥＳＤ電圧で表現し
て）を与える。
出力パッドに対して比較的低い分流容量値（典型的には
＜０．５ｐＦ）と直列抵抗値（典型的には＜０．５オー
ム）とを提供する。これらは現在および将来を見通した
世代のサブミクロンバイポーラー／ＣＭＯＳ回路保護方
式にとって望ましいものである。０．８μｍのＢｉＣＭ
ＯＳプロセスにおいて４ｋＶのＥＳＤしきい値を達成す
るためには、１１０μｍのＮＰＮトランジスタ１個が必
要とされる。そのようなＮＰＮトランジスタは１５μｍ
×１１６μｍ（＝１，７４０μｍ2 ）のシリコンエリア
を占め、従って約２．３Ｖ／μｍ2 というＥＳＤ効率
（保護エリアの単位面積当たりのＥＳＤ電圧で表現し
て）を与える。
【００１０】
【課題を解決するための手段】より詳細には後で説明す
るように、本発明のＥＳＤ回路は、より高い効率とより
空間効率の高いＥＳＤ回路を提供し、それは内部ツェナ
ーダイオード電流源による多重エミッターフィンガーの
均一なターンオンを通して実現される。このツェナーダ
イオードはまた、信号経路中へ付加的な直列インピーダ
ンスを導入することなしに、保護回路トリガー電圧を典
型的な〜１８Ｖから〜７Ｖへと下げるように動作する。
これによってバイポーラーおよびＣＭＯＳの入力および
出力バッファーを保護するために特に適したＮＰＮ構造
が提供される。４ｋＶのＥＳＤしきい値電圧を得るため
に本発明のＥＳＤ保護回路に必要な表面積はほんの約３
９μｍ×２８．５μｍ（＝１，１１１μｍ2 ）でしかな
く、その結果、効率利得は〜３．６Ｖ／μｍ2 となる
（典型的な単一エミッター設計の場合の〜２．３Ｖ／μ
ｍ2 と比較されたい）。上述の表面積の縮小によって寄
生容量の減少は単一エミッター設計と比べて〜５６％と
なる。
るように、本発明のＥＳＤ回路は、より高い効率とより
空間効率の高いＥＳＤ回路を提供し、それは内部ツェナ
ーダイオード電流源による多重エミッターフィンガーの
均一なターンオンを通して実現される。このツェナーダ
イオードはまた、信号経路中へ付加的な直列インピーダ
ンスを導入することなしに、保護回路トリガー電圧を典
型的な〜１８Ｖから〜７Ｖへと下げるように動作する。
これによってバイポーラーおよびＣＭＯＳの入力および
出力バッファーを保護するために特に適したＮＰＮ構造
が提供される。４ｋＶのＥＳＤしきい値電圧を得るため
に本発明のＥＳＤ保護回路に必要な表面積はほんの約３
９μｍ×２８．５μｍ（＝１，１１１μｍ2 ）でしかな
く、その結果、効率利得は〜３．６Ｖ／μｍ2 となる
（典型的な単一エミッター設計の場合の〜２．３Ｖ／μ
ｍ2 と比較されたい）。上述の表面積の縮小によって寄
生容量の減少は単一エミッター設計と比べて〜５６％と
なる。
【００１１】
【発明の実施の形態】従来技術のＥＳＤにおける上述の
困難や制限が図２に示されており、この図はベースバイ
アスを変えた時のＮＰＮトランジスタに典型的な大電流
−電圧特性を示している。ベースをアースへつないだ場
合には、ＮＰＮはコレクター・ベース降伏（”ＢＶ”）
電圧ＢＶｃｂｏにおいてトリガーし、なだれモードへス
ナップバックして大きいＥＳＤ電流を導通させる。しか
し、ベース電圧コレクター・エミッター降伏電圧ＢＶｃ
ｅｏトリガー電圧は、サブミクロンプロセスにおいては
入力および出力バッファーを保護するには高すぎる。図
２に示されたように、ベースがバイアスされた時は、Ｎ
ＰＮはスナップバックを経ることなしになだれモードに
入ることができる。従って、一般に図３に示されたよう
なツェナートリガー回路３０を、提案の保護構造の中に
含めることによってトリガー電圧を下げることができ
る。このツェナートリガー回路３０はパッド３４と抵抗
３６との間に直列につながれたツェナーダイオード３２
を含んでいる。ツェナーダイオード３２のアノードはＮ
ＰＮトランジスタ３８のベース端子へつながれ、ＮＰＮ
トランジスタ３８はパッド３４とアースとの間につなが
れている。ツェナーダイオード３０は、初段のクランプ
として使用された場合、ツェナーダイオード３２の降伏
後に続いてＮＰＮトランジスタ３８を通して電流を分流
させることによって電力消費を低減させるように働く。
困難や制限が図２に示されており、この図はベースバイ
アスを変えた時のＮＰＮトランジスタに典型的な大電流
−電圧特性を示している。ベースをアースへつないだ場
合には、ＮＰＮはコレクター・ベース降伏（”ＢＶ”）
電圧ＢＶｃｂｏにおいてトリガーし、なだれモードへス
ナップバックして大きいＥＳＤ電流を導通させる。しか
し、ベース電圧コレクター・エミッター降伏電圧ＢＶｃ
ｅｏトリガー電圧は、サブミクロンプロセスにおいては
入力および出力バッファーを保護するには高すぎる。図
２に示されたように、ベースがバイアスされた時は、Ｎ
ＰＮはスナップバックを経ることなしになだれモードに
入ることができる。従って、一般に図３に示されたよう
なツェナートリガー回路３０を、提案の保護構造の中に
含めることによってトリガー電圧を下げることができ
る。このツェナートリガー回路３０はパッド３４と抵抗
３６との間に直列につながれたツェナーダイオード３２
を含んでいる。ツェナーダイオード３２のアノードはＮ
ＰＮトランジスタ３８のベース端子へつながれ、ＮＰＮ
トランジスタ３８はパッド３４とアースとの間につなが
れている。ツェナーダイオード３０は、初段のクランプ
として使用された場合、ツェナーダイオード３２の降伏
後に続いてＮＰＮトランジスタ３８を通して電流を分流
させることによって電力消費を低減させるように働く。
【００１２】ツェナー降伏電圧は、通常の回路動作にお
いて保護回路がターン”オン”することがないように、
電源電圧よりも少し高く設計されるべきである。ＥＳＤ
事象が発生すると、パッド電圧がツェナー降伏電圧を越
える時に、ツェナーダイオード３２が導通して保護用Ｎ
ＰＮトランジスタ３８をターン”オン”させるようにそ
のベースをバイアスする。
いて保護回路がターン”オン”することがないように、
電源電圧よりも少し高く設計されるべきである。ＥＳＤ
事象が発生すると、パッド電圧がツェナー降伏電圧を越
える時に、ツェナーダイオード３２が導通して保護用Ｎ
ＰＮトランジスタ３８をターン”オン”させるようにそ
のベースをバイアスする。
【００１３】本発明が開発される前は、ＥＳＤしきい値
電圧は、エミッターフィンガーの数や密度ではなく、エ
ミッターフィンガーの長さの関数としてのみスケーリン
グできるものと考えられていた。以下に示すように本発
明の教えるところに従えば、ＥＳＤしきい値電圧は、ツ
ェナーダイオードを備えることにより、エミッターフィ
ンガーの数に従ってスケーリングでき、そのため、更に
縮小した形状のデバイスに対しても、大幅に小型化され
高効率のＥＳＤ回路が可能になった。
電圧は、エミッターフィンガーの数や密度ではなく、エ
ミッターフィンガーの長さの関数としてのみスケーリン
グできるものと考えられていた。以下に示すように本発
明の教えるところに従えば、ＥＳＤしきい値電圧は、ツ
ェナーダイオードを備えることにより、エミッターフィ
ンガーの数に従ってスケーリングでき、そのため、更に
縮小した形状のデバイスに対しても、大幅に小型化され
高効率のＥＳＤ回路が可能になった。
【００１４】
【実施例】本発明の教えるところに従って４個のエミッ
ターを持つＮＰＮ構造を有する高効率のＥＳＤ保護回路
４０が図４に示されている。図示された回路４０は０．
８μｍルールのＢｉＣＭＯＳプロセスによって製造され
たものであるが、本発明の原理および教えるところは、
サブミクロンのバイポーラー技術等、これよりも大型
に、あるいは小型にスケーリングされた異なるプロセス
技術に対しても適用できる。この回路４０はＮ＋形の埋
込層４４の下側にＰ形基板４２を含んでいる。このＰ形
基板は格子間位置を経て拡散するホウ素のような適当な
材料から形成される。
ターを持つＮＰＮ構造を有する高効率のＥＳＤ保護回路
４０が図４に示されている。図示された回路４０は０．
８μｍルールのＢｉＣＭＯＳプロセスによって製造され
たものであるが、本発明の原理および教えるところは、
サブミクロンのバイポーラー技術等、これよりも大型
に、あるいは小型にスケーリングされた異なるプロセス
技術に対しても適用できる。この回路４０はＮ＋形の埋
込層４４の下側にＰ形基板４２を含んでいる。このＰ形
基板は格子間位置を経て拡散するホウ素のような適当な
材料から形成される。
【００１５】Ｎ＋埋込層は格子欠陥を介して拡散するア
ンチモン等の材料から形成される。埋込Ｎ＋層４４を覆
うＮ形ウエル４６はリンのような格子間位置を経て拡散
する材料をドープされる。Ｐ基板のドーピング濃度より
も一般に高濃度にホウ素やその他適当な格子間位置を拡
散する媒質をドープされた比較的狭いＰ形領域あるいは
バンド４８が埋込Ｎ＋層４４およびＮ形ウエル４６の端
部に隣接して配置される。本発明のＮＰＮ構造のコレク
ターとして働く比較的狭いＮ＋ゾーン５０が、埋込Ｎ＋
層４４から発して、Ｎ形ウエル４６中を通り、Ｎ形ウエ
ルの上表面を覆うように拡がっている。ＳｉＯ2 のよう
な適当な酸化物層５２がＰ領域４８を覆って取り付けら
れ、これはＮ＋ゾーン５０の横方向の境界と一致した広
がりを持っている。Ｎ形ウエル４６の上にも酸化物層５
４が取り付けられ、Ｎ＋層４４とＰ＋領域５６との間に
挟まれた形になっている。このＰ＋領域５６はＮＰＮデ
バイス４０のベースとして働く。このようにして、ＮＰ
Ｎのコレクター／Ｎ＋ゾーン５０は酸化物層５２および
５４によってＰ＋領域／ＮＰＮのベース５６から電気的
に絶縁されるが、それでも尚、電気的リード線５８で示
されたように互いに、およびパッド３４へは電気的につ
ながれている。ＮＰＮのベース／Ｐ＋領域５６は電気的
リード線６０によって互いに電気的につながれている。
ンチモン等の材料から形成される。埋込Ｎ＋層４４を覆
うＮ形ウエル４６はリンのような格子間位置を経て拡散
する材料をドープされる。Ｐ基板のドーピング濃度より
も一般に高濃度にホウ素やその他適当な格子間位置を拡
散する媒質をドープされた比較的狭いＰ形領域あるいは
バンド４８が埋込Ｎ＋層４４およびＮ形ウエル４６の端
部に隣接して配置される。本発明のＮＰＮ構造のコレク
ターとして働く比較的狭いＮ＋ゾーン５０が、埋込Ｎ＋
層４４から発して、Ｎ形ウエル４６中を通り、Ｎ形ウエ
ルの上表面を覆うように拡がっている。ＳｉＯ2 のよう
な適当な酸化物層５２がＰ領域４８を覆って取り付けら
れ、これはＮ＋ゾーン５０の横方向の境界と一致した広
がりを持っている。Ｎ形ウエル４６の上にも酸化物層５
４が取り付けられ、Ｎ＋層４４とＰ＋領域５６との間に
挟まれた形になっている。このＰ＋領域５６はＮＰＮデ
バイス４０のベースとして働く。このようにして、ＮＰ
Ｎのコレクター／Ｎ＋ゾーン５０は酸化物層５２および
５４によってＰ＋領域／ＮＰＮのベース５６から電気的
に絶縁されるが、それでも尚、電気的リード線５８で示
されたように互いに、およびパッド３４へは電気的につ
ながれている。ＮＰＮのベース／Ｐ＋領域５６は電気的
リード線６０によって互いに電気的につながれている。
【００１６】ＮＰＮのベース／Ｐ＋領域５６の相互間に
は”ｎ＋１”個のＰ形ドープ区分６２と”ｎ”個のＰ＋
領域６４とが交互に並んだアレイが挿入されている。こ
こで、ｎは設けるべきＮＰＮエミッター６５の数であ
る。図示の実施例では、以下に詳しく述べるように、Ｎ
ＰＮエミッター６５の数は４である。従って、ｎの値は
４に等しい。しかし、本発明の原理および教えるところ
は、それよりも多いかあるいは少ない数のＮＰＮエミッ
ターを有するＥＳＤ回路構造に対しても同様に適用でき
ることを理解されるべきである。
は”ｎ＋１”個のＰ形ドープ区分６２と”ｎ”個のＰ＋
領域６４とが交互に並んだアレイが挿入されている。こ
こで、ｎは設けるべきＮＰＮエミッター６５の数であ
る。図示の実施例では、以下に詳しく述べるように、Ｎ
ＰＮエミッター６５の数は４である。従って、ｎの値は
４に等しい。しかし、本発明の原理および教えるところ
は、それよりも多いかあるいは少ない数のＮＰＮエミッ
ターを有するＥＳＤ回路構造に対しても同様に適用でき
ることを理解されるべきである。
【００１７】各ＮＰＮエミッター６５はＮ＋拡散領域６
６を含み、それはポリシリコン層６８の下側にあってそ
れに対してつながっている。図示のＩ型のデバイスに関
しては、当業者には良く知られたようにＰ＋打ち込み領
域６４のドーピングを許容するように、ポリシリコン層
６８は複数個の”ｎ＋１”の別々になった領域として構
成されている。１個のＮＰＮの各真性ベースは一対の外
因性ベース抵抗７０ａおよび７０ｂ（これらは図５では
まとめてＲｂ１となっている）によって、隣接するＰ＋
領域５６／６４へつながれているが、分かり易くするた
めに図面ではそのような対の抵抗７０ａおよび７０ｂの
うちの１つだけが示されている。エミッター６５は互い
に分離され、Ｐ＋拡散領域５６／６４によって取り囲ま
れている。Ｐ＋領域５６／６４はすべて、ライン７６に
よって示されたように、Ｐ＋領域を覆う連続したシリサ
イド層７４によってＮＰＮトランジスタのベースコンタ
クト５６へ電気的につながれている。金属コンタクトの
代わりにシリサイド層７４を設けることで、層７４がす
べてのＰ＋拡散領域をトランジスタのベースへ電気的に
つなぐことによってこの回路の空間利用効率を高めてい
る。更に、電気的接続のためにシリサイドを使用するこ
とは、場所を占有する金属コンタクトが不要となること
から、エミッターフィンガー間の空間を狭めることを許
容する。
６を含み、それはポリシリコン層６８の下側にあってそ
れに対してつながっている。図示のＩ型のデバイスに関
しては、当業者には良く知られたようにＰ＋打ち込み領
域６４のドーピングを許容するように、ポリシリコン層
６８は複数個の”ｎ＋１”の別々になった領域として構
成されている。１個のＮＰＮの各真性ベースは一対の外
因性ベース抵抗７０ａおよび７０ｂ（これらは図５では
まとめてＲｂ１となっている）によって、隣接するＰ＋
領域５６／６４へつながれているが、分かり易くするた
めに図面ではそのような対の抵抗７０ａおよび７０ｂの
うちの１つだけが示されている。エミッター６５は互い
に分離され、Ｐ＋拡散領域５６／６４によって取り囲ま
れている。Ｐ＋領域５６／６４はすべて、ライン７６に
よって示されたように、Ｐ＋領域を覆う連続したシリサ
イド層７４によってＮＰＮトランジスタのベースコンタ
クト５６へ電気的につながれている。金属コンタクトの
代わりにシリサイド層７４を設けることで、層７４がす
べてのＰ＋拡散領域をトランジスタのベースへ電気的に
つなぐことによってこの回路の空間利用効率を高めてい
る。更に、電気的接続のためにシリサイドを使用するこ
とは、場所を占有する金属コンタクトが不要となること
から、エミッターフィンガー間の空間を狭めることを許
容する。
【００１８】回路抵抗３６がライン７８で示されたよう
に、アースされた各エミッターのポリシリコン領域６８
に対して並列に接続されている。エミッター・ベース接
合によってツェナーダイオード８０が形成され、それが
回路の電流源として働き、また既に述べたように、電気
的リード線５８によって横方向Ｎ＋領域へ電気的につな
がれている。ＮＰＮと同じタンク中へツェナーダイオー
ド８０を内部的に作製することによって、更に回路空間
利用効率を高め、それによってシリコン空間の節約を図
ることができる。
に、アースされた各エミッターのポリシリコン領域６８
に対して並列に接続されている。エミッター・ベース接
合によってツェナーダイオード８０が形成され、それが
回路の電流源として働き、また既に述べたように、電気
的リード線５８によって横方向Ｎ＋領域へ電気的につな
がれている。ＮＰＮと同じタンク中へツェナーダイオー
ド８０を内部的に作製することによって、更に回路空間
利用効率を高め、それによってシリコン空間の節約を図
ることができる。
【００１９】パッド３４の電圧がツェナーダイオード８
０（図４）の降伏電圧を越えた時に発生するＥＳＤ回路
保護事象の間、ツェナーダイオード８０は電流を流し、
トランジスタ保護をターン”オン”させるようにＮＰＮ
トランジスタのベース５６および６４をバイアスする。
０．８μｍのＢｉＣＭＯＳルールで作製したＥＳＤ回路
４０に関しては、外部ベース抵抗値は高抵抗層（典型的
には＞〜５００＝１キロオーム／平方）で形成された〜
１キロオームである。〜１ｍＡの電流はベース端子に〜
１Ｖの電圧を発生させる。ベースコンタクトが（シリサ
イド層７４を介して）エミッターフィンガー６５から等
距離に隔てられているので、エミッターと各エミッター
フィンガーのベースとの間の抵抗値は同じである（すな
わち、図５に示された４エミッター回路方式については
Ｒｂ１＝Ｒｂ２＝Ｒｂ３＝Ｒｂ４である）。図５の回路
模式図と図４の回路断面図とに示されたように、各エミ
ッターフィンガーは、トランジスタのベースおよびコレ
クターと一緒になって個別ＮＰＮトランジスタとして働
くものと考えることができる。従って、本発明のＥＳＤ
回路における複数個のエミッターフィンガーおよびＮＰ
Ｎトランジスタの並列アレイに関するこの明細書での議
論は、各エミッターフィンガーが縦方向にＮ−Ｐ−Ｎ領
域を占めるということと同意語であると解釈されるべき
である。そうであるから、各エミッターフィンガーのＮ
ＰＮトランジスタに関するベース・エミッター電圧は同
じであり、その結果、ＮＰＮトランジスタの並列アレイ
が一様に駆動されることになる。これとは対照的に、従
来技術の構造では各エミッターフィンガーの両端に本質
的に等しいベース・エミッター電圧を提供することがで
きない。従って、エミッターフィンガーに印加される電
圧は互いに異なることとなり、ＮＰＮトランジスタの駆
動が不均一となってＥＳＤ保護回路の効率が低下する。
０（図４）の降伏電圧を越えた時に発生するＥＳＤ回路
保護事象の間、ツェナーダイオード８０は電流を流し、
トランジスタ保護をターン”オン”させるようにＮＰＮ
トランジスタのベース５６および６４をバイアスする。
０．８μｍのＢｉＣＭＯＳルールで作製したＥＳＤ回路
４０に関しては、外部ベース抵抗値は高抵抗層（典型的
には＞〜５００＝１キロオーム／平方）で形成された〜
１キロオームである。〜１ｍＡの電流はベース端子に〜
１Ｖの電圧を発生させる。ベースコンタクトが（シリサ
イド層７４を介して）エミッターフィンガー６５から等
距離に隔てられているので、エミッターと各エミッター
フィンガーのベースとの間の抵抗値は同じである（すな
わち、図５に示された４エミッター回路方式については
Ｒｂ１＝Ｒｂ２＝Ｒｂ３＝Ｒｂ４である）。図５の回路
模式図と図４の回路断面図とに示されたように、各エミ
ッターフィンガーは、トランジスタのベースおよびコレ
クターと一緒になって個別ＮＰＮトランジスタとして働
くものと考えることができる。従って、本発明のＥＳＤ
回路における複数個のエミッターフィンガーおよびＮＰ
Ｎトランジスタの並列アレイに関するこの明細書での議
論は、各エミッターフィンガーが縦方向にＮ−Ｐ−Ｎ領
域を占めるということと同意語であると解釈されるべき
である。そうであるから、各エミッターフィンガーのＮ
ＰＮトランジスタに関するベース・エミッター電圧は同
じであり、その結果、ＮＰＮトランジスタの並列アレイ
が一様に駆動されることになる。これとは対照的に、従
来技術の構造では各エミッターフィンガーの両端に本質
的に等しいベース・エミッター電圧を提供することがで
きない。従って、エミッターフィンガーに印加される電
圧は互いに異なることとなり、ＮＰＮトランジスタの駆
動が不均一となってＥＳＤ保護回路の効率が低下する。
【００２０】本発明の回路における４エミッターＮＰＮ
によるＥＳＤ保護の動作特性は他のＥＳＤ回路のそれに
取って代わる。図６を参照すると、ＩＩ型の４エミッタ
ーＥＳＤ回路１４０が与えられている。この低効率の設
計は、本発明のＥＳＤ回路４０（図４および図５）と比
べて、内部電流源の代わりに外部電流源１８０を有して
いる点が大きく異なる。更に、個別的Ｐ＋領域６４（図
４）が個々のトランジスタエミッター脚へ供給されてお
らず、ポリシリコン１６８が連続した層として設けられ
て、Ｐ＋領域堆積のための窓が含まれていない。この結
果、回路１４０の特性および効率は本発明に匹敵するも
のではなくなっている。これらの欠陥が図７と図８とに
グラフで示されており、それらの図はいずれも、図６
（ＩＩ型）および図９（ＩＩＩ型）の両方のＮＰＮ構造
に関する低いしきい値電圧と（一般に）低い効率とを示
している。図９に示されたように、ＩＩＩ型の回路配置
２４０は本発明のそれとは次の点で異なっている。すな
わち、外部ツェナーダイオード２８０を配置し、間隔を
置かないポリシリコン２６８を配置し（このため、Ｐ＋
領域６４（図４）のための窓がない）、そして本発明に
おいて設けられている２重コレクター５０の代わりに単
一のＮ＋トランジスタコレクター２５０を配置してい
る。更に、ＩＩ型（図６）の設計もＩＩＩ型（図９）の
設計も、いずれも複数個のＰ＋拡散領域６４を提供しな
い。従って、そのような領域をシリサイド層７４によっ
てベースコンタクト５６へつなぐことができない。この
結果、しきい値電圧、効率、および全体的な回路特性は
本発明のＥＳＤ保護回路に比べて劣ることになる。特
に、Ｉ型の回路４０（図４）は、しきい値電圧がトラン
ジスタのエミッターフィンガー数にほぼ比例して増加す
るために、ＩＩ型およびＩＩＩ型設計のいずれよりも好
ましいしきい値電圧のスケーリングを示す。Ｉ型の強化
されたしきい値電圧特性は、４個のエミッターＮＰＮト
ランジスタの各コレクターを一緒に結合したものに対し
て、等しいかあるいはほとんど等しいベース抵抗値を有
する４個の等価な単一エミッターのＮＰＮトランジスタ
の並列アレイとしてのエミッターフィンガーの働きに帰
することができる。従って、ＥＳＤ事象は４個の（図４
および図５）ＮＰＮを同時にトリガーする。ＥＳＤ電流
はパッド電圧を連続的に上昇させ、最後には並列ＮＰＮ
アレイがなだれモードへ突入して、ほんの１−２オーム
の抵抗値で以て電流を流すようになる。
によるＥＳＤ保護の動作特性は他のＥＳＤ回路のそれに
取って代わる。図６を参照すると、ＩＩ型の４エミッタ
ーＥＳＤ回路１４０が与えられている。この低効率の設
計は、本発明のＥＳＤ回路４０（図４および図５）と比
べて、内部電流源の代わりに外部電流源１８０を有して
いる点が大きく異なる。更に、個別的Ｐ＋領域６４（図
４）が個々のトランジスタエミッター脚へ供給されてお
らず、ポリシリコン１６８が連続した層として設けられ
て、Ｐ＋領域堆積のための窓が含まれていない。この結
果、回路１４０の特性および効率は本発明に匹敵するも
のではなくなっている。これらの欠陥が図７と図８とに
グラフで示されており、それらの図はいずれも、図６
（ＩＩ型）および図９（ＩＩＩ型）の両方のＮＰＮ構造
に関する低いしきい値電圧と（一般に）低い効率とを示
している。図９に示されたように、ＩＩＩ型の回路配置
２４０は本発明のそれとは次の点で異なっている。すな
わち、外部ツェナーダイオード２８０を配置し、間隔を
置かないポリシリコン２６８を配置し（このため、Ｐ＋
領域６４（図４）のための窓がない）、そして本発明に
おいて設けられている２重コレクター５０の代わりに単
一のＮ＋トランジスタコレクター２５０を配置してい
る。更に、ＩＩ型（図６）の設計もＩＩＩ型（図９）の
設計も、いずれも複数個のＰ＋拡散領域６４を提供しな
い。従って、そのような領域をシリサイド層７４によっ
てベースコンタクト５６へつなぐことができない。この
結果、しきい値電圧、効率、および全体的な回路特性は
本発明のＥＳＤ保護回路に比べて劣ることになる。特
に、Ｉ型の回路４０（図４）は、しきい値電圧がトラン
ジスタのエミッターフィンガー数にほぼ比例して増加す
るために、ＩＩ型およびＩＩＩ型設計のいずれよりも好
ましいしきい値電圧のスケーリングを示す。Ｉ型の強化
されたしきい値電圧特性は、４個のエミッターＮＰＮト
ランジスタの各コレクターを一緒に結合したものに対し
て、等しいかあるいはほとんど等しいベース抵抗値を有
する４個の等価な単一エミッターのＮＰＮトランジスタ
の並列アレイとしてのエミッターフィンガーの働きに帰
することができる。従って、ＥＳＤ事象は４個の（図４
および図５）ＮＰＮを同時にトリガーする。ＥＳＤ電流
はパッド電圧を連続的に上昇させ、最後には並列ＮＰＮ
アレイがなだれモードへ突入して、ほんの１−２オーム
の抵抗値で以て電流を流すようになる。
【００２１】実質的な各ＮＰＮに対して、等しいかある
いはほとんど等しいベース抵抗値を与えることが、トラ
ンジスタエミッターの数とともにスケーリングするしき
い値電圧を許容することへの重要な寄与になる。サブミ
クロンバイポーラー／ＢｉＣＭＯＳプロセスにおいて、
ＮＰＮの第２の降伏電圧（Ｖｔ2 ）は、図２に示された
ような”スナップバック”電圧（ＢＶｃｅｏ）よりも通
常は高い。ベース抵抗値を等しくすることによって、Ｎ
ＰＮのうちの１個の両端の電圧がＶｔ2 に達する前に、
すべてのＮＰＮがターンオンすることを確実にしてい
る。
いはほとんど等しいベース抵抗値を与えることが、トラ
ンジスタエミッターの数とともにスケーリングするしき
い値電圧を許容することへの重要な寄与になる。サブミ
クロンバイポーラー／ＢｉＣＭＯＳプロセスにおいて、
ＮＰＮの第２の降伏電圧（Ｖｔ2 ）は、図２に示された
ような”スナップバック”電圧（ＢＶｃｅｏ）よりも通
常は高い。ベース抵抗値を等しくすることによって、Ｎ
ＰＮのうちの１個の両端の電圧がＶｔ2 に達する前に、
すべてのＮＰＮがターンオンすることを確実にしてい
る。
【００２２】ＩＩＩ型の構造ではエミッターフィンガー
に関するベース抵抗値が互いに異なるため、しきい値電
圧はエミッターフィンガーの数とともにスケーリングし
ない。同じことは、それの対称的な２重コレクター形状
にも拘わらず、ＩＩ型の構造についても言える。
に関するベース抵抗値が互いに異なるため、しきい値電
圧はエミッターフィンガーの数とともにスケーリングし
ない。同じことは、それの対称的な２重コレクター形状
にも拘わらず、ＩＩ型の構造についても言える。
【００２３】以上の説明に関し、更に以下の項を開示す
る。 （１） 第１項記載の保護回路の構造において、トラン
ジスタのコレクタが横方向に間隔を開けた前記第１領域
５０により形成され、該トランジスタのベースが横方向
に間隔を開けた前記第２領域５６により形成され、該ト
ランジスタのエミッタが横方向に間隔を開けた前記複数
の第５領域６５により形成されている。 （２） 第２項記載の保護回路の構造において、前記ト
ランジスタがｎｐｎ型トランジスタである。 （３） 第２項記載の保護回路の構造において、前記第
３領域６２と第４領域６４は、互いに交互に並んだアレ
イとして配置され、前記第３と第４領域の少なくとも一
つの部分が前記第２の半導体層と接触している。 （４） 第４項記載の保護回路の構造において、前記交
互に並んだアレイがＮ＋１個のｐ形ドープの第３領域６
２とＮ個ｐ+ 領域６４とを含み、該Ｎは前記トランジス
タのエミッタの数に対応している。 （５） 第１項記載の保護回路の構造において、前記第
３の半導体層４６は前記第２の半導体層４４とは異なる
不純物成分あるいは濃度の一つでドープされている。 （６） 第１項記載の保護回路の構造において、酸化領
域５４が前記第１領域５０と第２領域５６との間に挿入
されている。 （７） 静電的放電保護回路の構造であって、 ａ． 第１の導電型を持った第１の半導体層４２と、 ｂ． 前記第１の半導体層と反対の第２の導電型を持
ち、前記第１の半導体層４２と重なって配置される第２
の半導体層４４と、 ｃ． 前記第２の半導体層４４と同じ導電型を持つ第３
の半導体層４６と、 ｄ． 前記第２の半導体層４４と同じ導電型を持ち、前
記第３の半導体層４６を通って延在し前記第２の半導体
層４４と物理的に接触する少なくとも一つの第１領域５
０と、 ｅ． 前記第１領域５０から横方向に間隔を開け、前記
第１の半導体層４２と同じ導電型を有し、前記第３の半
導体層４６と重なっている少なくとも一つの第２領域５
６と、 ｆ． 前記第３の半導体層４６と重なっており、前記第
３の半導体層４６と反対の導電型を有する第４の半導体
層６２と、 ｇ． 前記第４の半導体層６２と少なくとも部分的に接
触し、前記第３の半導体層４６とは異なる導電型を持っ
た複数の横方向に間隔を開けた第５領域６５とを有して
いる静電的放電保護回路の構造。 （８） 第８項記載の保護回路の構造であって、トラン
ジスタのエミッターベーース接合がゼナーダイオードと
結合している。 （９）本発明のＥＳＤ回路は回路の入力および出力パッ
ドにおいて比較的低い分流容量値（典型的には＜０．５
ｐＦ）と直列抵抗値（典型的には＜０．５オーム）とを
提供する。このことは、現在のそして将来見込まれる世
代のサブミクロンバイポーラー／ＢｉＣＭＯＳ回路での
保護方式として望ましいものである。
る。 （１） 第１項記載の保護回路の構造において、トラン
ジスタのコレクタが横方向に間隔を開けた前記第１領域
５０により形成され、該トランジスタのベースが横方向
に間隔を開けた前記第２領域５６により形成され、該ト
ランジスタのエミッタが横方向に間隔を開けた前記複数
の第５領域６５により形成されている。 （２） 第２項記載の保護回路の構造において、前記ト
ランジスタがｎｐｎ型トランジスタである。 （３） 第２項記載の保護回路の構造において、前記第
３領域６２と第４領域６４は、互いに交互に並んだアレ
イとして配置され、前記第３と第４領域の少なくとも一
つの部分が前記第２の半導体層と接触している。 （４） 第４項記載の保護回路の構造において、前記交
互に並んだアレイがＮ＋１個のｐ形ドープの第３領域６
２とＮ個ｐ+ 領域６４とを含み、該Ｎは前記トランジス
タのエミッタの数に対応している。 （５） 第１項記載の保護回路の構造において、前記第
３の半導体層４６は前記第２の半導体層４４とは異なる
不純物成分あるいは濃度の一つでドープされている。 （６） 第１項記載の保護回路の構造において、酸化領
域５４が前記第１領域５０と第２領域５６との間に挿入
されている。 （７） 静電的放電保護回路の構造であって、 ａ． 第１の導電型を持った第１の半導体層４２と、 ｂ． 前記第１の半導体層と反対の第２の導電型を持
ち、前記第１の半導体層４２と重なって配置される第２
の半導体層４４と、 ｃ． 前記第２の半導体層４４と同じ導電型を持つ第３
の半導体層４６と、 ｄ． 前記第２の半導体層４４と同じ導電型を持ち、前
記第３の半導体層４６を通って延在し前記第２の半導体
層４４と物理的に接触する少なくとも一つの第１領域５
０と、 ｅ． 前記第１領域５０から横方向に間隔を開け、前記
第１の半導体層４２と同じ導電型を有し、前記第３の半
導体層４６と重なっている少なくとも一つの第２領域５
６と、 ｆ． 前記第３の半導体層４６と重なっており、前記第
３の半導体層４６と反対の導電型を有する第４の半導体
層６２と、 ｇ． 前記第４の半導体層６２と少なくとも部分的に接
触し、前記第３の半導体層４６とは異なる導電型を持っ
た複数の横方向に間隔を開けた第５領域６５とを有して
いる静電的放電保護回路の構造。 （８） 第８項記載の保護回路の構造であって、トラン
ジスタのエミッターベーース接合がゼナーダイオードと
結合している。 （９）本発明のＥＳＤ回路は回路の入力および出力パッ
ドにおいて比較的低い分流容量値（典型的には＜０．５
ｐＦ）と直列抵抗値（典型的には＜０．５オーム）とを
提供する。このことは、現在のそして将来見込まれる世
代のサブミクロンバイポーラー／ＢｉＣＭＯＳ回路での
保護方式として望ましいものである。
【００２４】（１０）本発明のＥＳＤ回路は、内部的ツ
ェナーダイオード電流源からの多重エミッターフィンガ
ーへの均一なターンオンを通して実現される、高効率で
より空間利用効率の高いＥＳＤ回路を提供する。このツ
ェナーダイオードはまた、信号経路に付加的な直列イン
ピーダンスを導入することなしに、保護回路トリガー電
圧を典型的な〜１８Ｖから〜７Ｖへと低下させるように
動作する。それによってバイポーラーおよびＣＭＯＳの
入力および出力バッファーを保護するために特に適した
ＮＰＮ構造が実現する。
ェナーダイオード電流源からの多重エミッターフィンガ
ーへの均一なターンオンを通して実現される、高効率で
より空間利用効率の高いＥＳＤ回路を提供する。このツ
ェナーダイオードはまた、信号経路に付加的な直列イン
ピーダンスを導入することなしに、保護回路トリガー電
圧を典型的な〜１８Ｖから〜７Ｖへと低下させるように
動作する。それによってバイポーラーおよびＣＭＯＳの
入力および出力バッファーを保護するために特に適した
ＮＰＮ構造が実現する。
【図１】従来のＥＳＤ保護回路を示すブロック図。
【図２】ＮＰＮトランジスタベースのバイアス特性。
【図３】本発明に従うＥＳＤ保護回路の模式図。
【図４】図３に模式的に示された回路の断面図。
【図５】本発明に従うＥＳＤ保護回路の別の模式図。
【図６】ＩＩ型のＥＳＤ回路の断面図。
【図７】異なる型のＮＰＮトランジスタ回路について
の、しきい値電圧とエミッターフィンガー数との関係。
の、しきい値電圧とエミッターフィンガー数との関係。
【図８】異なる型のＮＰＮトランジスタ回路について
の、ＥＳＤ効率とエミッターフィンガー数との関係。
の、ＥＳＤ効率とエミッターフィンガー数との関係。
【図９】ＩＩＩ型のＥＳＤ回路の断面図。
３０ ツェナートリガー回路 ３２ ツェナーダイオード ３４ パッド ３６ 抵抗 ３８ ＮＰＮトランジスタ ４０ ＥＳＤ保護回路 ４２ Ｐ形基板 ４４ Ｎ＋埋込層 ４６ Ｎ形ウエル ４８ Ｐ形領域 ５０ Ｎ＋ゾーン（コレクター） ５２ 酸化物層 ５４ 酸化物層 ５６ Ｐ＋領域（ベース） ５８ リード線 ６０ リード線 ６２ Ｐ形区分 ６４ Ｐ＋領域 ６５ ＮＰＮエミッター ６６ Ｎ＋拡散領域 ６８ ポリシリコン層 ７０ａ，７０ｂ 抵抗 ７４ シリサイド層 ７６ ライン ７８ ライン ８０ ツェナーダイオード １４０ ＥＳＤ回路 １６８ ポリシリコン １８０ 外部電流源 ２４０ ＥＳＤ回路 ２５０ Ｎ＋トランジスタのコレクター ２６８ ポリシリコン ２８０ 外部ツェナーダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トマス エイ．ブロトソス アメリカ合衆国テキサス州リチャードソ ン，アッシュランド ドライブ 1201 (72)発明者 アジス アメラセケラ アメリカ合衆国テキサス州プラノ，レイク クレスト レーン 1800
Claims (1)
- 【請求項１】 多重エミッタ静電的放電保護回路の構造
であって、 ａ． 第１の導電型を持った第１の半導体層（４２）
と、 ｂ． 前記第１の半導体層と反対の第２の導電型を持
ち、前記第１の半導体層（４２）に重なって配置される
第２の半導体層（４４）と、 ｃ． 前記第２の半導体層（４４）と同じ導電型を持つ
第３の半導体層（４６）と、 ｄ． 前記第２の半導体層（４４）と同じ導電型を持
ち、前記第３の半導体層（４６）を通って延在し前記第
２の半導体層（４４）と電気的に結合するように横方向
に間隔を開けた複数の第１領域（５０）と、 ｅ． 前記第１領域（５０）から横方向に間隔を開け、
前記第１の半導体層（４２）と同じ導電型を有し、前記
第３の半導体層（４６）と電気的に結合している複数の
第２領域（５６）と、 ｆ． 前記第２領域（５６）の間に配置され、互いに同
じ導電型を持った複数の第３領域（６２）と第４領域
（６４）と、 ｇ． 前記第３（６２）あるいは第４（６４）のどれか
一つの型に少なくとも部分的に接触し、前記第３（６
２）と第４（６４）とは異なる導電型を持った複数の第
５領域（６５）とを有している多重エミッタ静電的放電
保護回路の構造。
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