CN1310324C - 沟槽限定硅锗静电放电二极管网络 - Google Patents

沟槽限定硅锗静电放电二极管网络 Download PDF

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Abstract

一种硅锗ESD元件，包括耦合到第一电压端的第一掺杂型的衬底和第一二极管结构元件。第一二极管结构元件具有在衬底中的第二掺杂型的集电极区、在集电极区上的第一掺杂型的SiGe基极层、和在SiGe基极层上的第二掺杂型的发射极，其中SiGe基极层包括基极接触区。最好集电极区中的SiGe基极层是SiGe外延层，并且发射极的第二掺杂型扩散进SiGe基极层中。ESD元件还包括与第一二极管结构元件结构相同的第二二极管结构元件，衬底中的隔离区分隔第一和第二二极管结构元件。第一和第二二极管结构元件形成二极管网络。多个隔离区设置成与二极管元件的集电极区相邻并在二极管元件的SiGe基极层的一部分下面。

Description

沟槽限定硅锗静电放电二极管网络
                        技术领域
本发明涉及微电子器件，特别涉及硅锗基电路和网络结构以减少这种器件中的静电放电造成的有害影响。
                        背景技术
静电放电(ESD)现象使高电压和/或高电流施加于微电子和其它器件的端子之间。通常是很短时间的电压和电流峰值可以击穿单个这种器件的各个部分中的绝缘层或扩散层，由此使器件完全或部分不能操作。
作为ESD事件的频率的函数的能谱是ESD现象的函数。有三种模型用于描述ESD：人体模型(HBM)，机器模型(MM)和充电器件模型(CDM)。在人体模型中，假定4KV脉冲具有最大电流为2.6安培，事件时间为150ns。在400伏机器模型中，假设最大电流为7安培，事件时间为10-50ns。在充电器件模型中，假定1KV高的电压和9-10安培的电流和0.25ns的事件时间。对于CDM机理，能谱被包含在0-5GHz频率范围内并忽略不计5GHz以外的能量。通常，ESD事件发生在低于5GHz的频率。因此需要一种ESD保护系统，它能够进行工作而不会对有源和无源元件的芯片性能的工作性能产生影响。在集成半导体芯片中，核心和外围电路有高频率器件部件。例如，SiGe技术的高速晶体管可以处于50GHz-100GHz之间。对于SiGeC技术晶体管，可获得100-150GHz的水平。因此希望有一种ESD元件，它比ESD HBM、MM和CDM现象(f＞5GHz)快，并且其截止频率小于高速功能晶体管。
对于在RF(射频)频率，即大于1GHz的频率，运行的微电子芯片，容性负载是主要考虑的因素，因为常规ESD器件的容性负载对器件性能产生不利的效应。器件的总电容是ESD器件和电路电容的和：
CTOT＝CCKT+CESD
RF电路设计为有低电容，但是ESD电路和器件有相对高的电容。CTOT可被CESD驱动，而芯片不能运行。例如，在1GHz，1pF的电容是可接受的，但是在10GHz，该电容必须在0.1pF数量级，这是很难实现的，并且对于100GHz，电容将必须在0.01pF左右，如果用常规ESD保护电路来实现是很难的并且是不可能的。
由于其高频特性和小芯片尺寸设计，集成电路性能的改进将继续推动技术前进，如硅锗(SiGe)基半导体电路的实现。随着芯片尺寸的减小，必须放大ESD保护焊盘(pad)结构以补偿由于I/O(输入/输出)的限制数量引起的从小芯片得到足够电流的限制能力。然而，这种放大的ESD焊盘结构能引起畸变频率和影响芯片性能的有害容性负载效应。对于有ESD保护的器件与没有ESD保护的器件相比，在宽频率范围内SiGe器件的数据对比性能展示了显著的性能退化。这就需要一种ESD保护系统，它工作时不对非ESD器件性能有影响，它对地放电，以用于高频应用。
                        发明内容
考虑到现有技术中的问题和缺陷，因此本发明的目的是提供用于微电子器件的改进的ESD保护系统的系统。
本发明的另一目的是提供不会降低SiGe器件性能的SiGe器件的ESD保护。
本发明的又一目的是提供防止对于微电子器件的有害电压和电流峰值的电路和网络。
本发明的再一目的是提供用于数字、模拟和射频(RF)应用的ESD保护。
本发明的再一目的是提供用于混合电压和混合信号应用的ESD保护。
本发明的另一目的是提供一种ESD元件，它比ESD HBM、MM和CDM现象(f＞5GHz)更快并且其截止频率小于高速功能晶体管。
通过下面的说明将使本发明的其它目的和优点的更加显而易见。
在本发明中将实现对于本领域的每一技术人员来说是很显然的上述和其它目的和优点，在第一方面，本发明提供一种硅锗ESD元件，它包括耦合到第一电压端的第一掺杂型的衬底和第一二极管结构元件。第一二极管结构元件具有在衬底中的第二掺杂类型的集电极区、集电极区上的第一掺杂型的SiGe基极层(SiGe base layer)、和在SiGe基极层上的第二掺杂型的发射极，其中SiGe基极层包括基极接触区。最好是，集电极区中的SiGe基极层是外延SiGe层和发射极的第二掺杂型扩散进SiGe基极层中。
本发明的ESD元件还包括与第一二极管结构元件相同结构的第二二极管结构元件，并在衬底中有分隔第一和第二二极管结构元件的隔离(isolation)区。第一和第二二极管结构元件形成二极管网络。隔离区可以是浅沟槽隔离或深沟槽隔离。
在第一优选实施例中，本发明提供一种二极管网络，包括耦合到第一电压端的第一掺杂型的衬底、第一二极管元件和第二二极管元件。每个二极管元件具有在衬底中的第二掺杂型的集电极区、在集电极区上的第一掺杂型的SiGe基极层、在SiGe基极层上的第二掺杂型的发射极和将发射极电耦合到基极接触区的电路，其中SiGe基极层包括基极接触区。输入焊盘耦合到第一和第二二极管元件的耦合发射极/接触区，第一二极管元件的集电极区耦合到第二电压端。第一二极管元件的SiGe基极层构成第一二极管元件的阳极，第一二极管元件的集电极区构成第一二极管元件的阴极。第二二极管元件的集电极区耦合到输入焊盘，因此衬底构成第二二极管元件的阳极，第二二极管元件的集电极区构成第二二极管元件的阴极。
在第二优选实施例中，本发明提供一种二极管网络，包括耦合到第一电压端的第一掺杂类型的衬底、第一二极管元件和第二二极管元件。每个二极管元件具有在衬底中的第二掺杂型的集电极区、在集电极区上的第一掺杂型的SiGe基极层、在SiGe基极层上的第二掺杂型的发射极，其中SiGe基极层包括基极接触区。电路将发射极电耦合到第一二极管元件中的基极接触区，电路将第二二极管元件中的发射极电耦合到衬底和第一电压端。输入焊盘耦合到第一二极管元件的耦合发射极/接触区和第二二极管元件的集电极区。第一二极管元件的集电极区耦合到第二电压端，因而第一二极管元件的SiGe基极层构成第一二极管元件的阳极，第一二极管元件的集电极区构成第一二极管元件的阴极。第二二极管元件的集电极区耦合到输入焊盘，因此SiGe基极层构成第二二极管元件的阳极，第二二极管元件的集电极区构成第二二极管元件的阴极。
在本发明的另一实施例中，提供了一种二极管网络，包括耦合到第一电压端的第一掺杂类型的衬底和第一二极管元件及第二二极管元件。每个二极管元件具有在衬底中的第二掺杂型的集电极区、在集电极区上的第一掺杂型的SiGe基极层、在SiGe基极层上的第二掺杂型的发射极，其中SiGe基极层包括基极接触区。电路将发射极电耦合到基极接触区，输入焊盘耦合到第二二极管元件的耦合发射极/接触区。第一二极管元件的集电极区耦合到第二电压端，因而第一二极管元件的SiGe基极层构成第一二极管元件的阳极，第一二极管元件的集电极区构成第一二极管元件的阴极。第二二极管元件的集电极区耦合到第一二极管元件的耦合发射极/接触区，因此第二二极管元件的SiGe基极层构成第二二极管元件的阳极，第二二极管元件的集电极区构成第二二极管元件的阴极。
本发明的再一优选实施例提供了一种二极管，包括耦合到第一电压端的第一掺杂型的衬底和二极管元件。该二极管元件具有在衬底中的第二掺杂型的集电极区、在集电极区上的第一掺杂型的SiGe基极层、在SiGe基极层上的第二掺杂型的发射极，其中SiGe基极层包括基极接触区。二极管元件的集电极区耦合到输入焊盘，二极管元件的发射极耦合到第二电压端，因而衬底构成二极管元件的阳极，集电极区构成二极管元件的阴极。
本发明的又一优选实施例提供了一种二极管，包括耦合到第一电压端的第一掺杂型的衬底和二极管元件，其中二极管元件具有在衬底中的第二掺杂型的集电极区、在集电极区上的第一掺杂型的SiGe基极层、在SiGe基极层上的第二掺杂型的发射极，其中SiGe基极层包括基极接触区。输入焊盘耦合到SiGe基极层，二极管元件的集电极区耦合到输入焊盘和基极层，二极管元件的发射极耦合到第二电压端，因而衬底构成二极管元件的阳极，集电极区构成二极管元件的阴极。
本发明的又一实施例提供了一种二极管网络，包括耦合到第一电压端的第一掺杂型的衬底和多个二极管元件。每个二极管元件具有在衬底中的第二掺杂型的集电极区、在集电极区上的第一掺杂型的SiGe基极层、在SiGe基极层上的第二掺杂型的发射极，其中每个集电极区耦合到第一电压端，SiGe基极层包括基极接触区。输入焊盘耦合到第一个二极管元件的发射极，并提供多个串联的箝位元件。除了最后一个二极管元件的基极层耦合到第二干线电压源以外，每个二极管的基极层耦合到相邻二极管的发射极。每个箝位元件连接在穿过相邻二极管元件的耦合基极-发射极上。箝位元件可以是一个或多个元件，如穿通电阻器、硅锗多晶硅电阻器、硅锗npn晶体管、或硅锗pnp晶体管。
本发明的另一实施例提供了一种二极管网络，包括耦合到第一电压端的第一掺杂型的衬底和多个二极管元件。每个二极管元件具有在衬底中的第二掺杂型的集电极区、在集电极区上的第一掺杂型的SiGe基极层、在SiGe基极层上的第二掺杂型的发射极，其中每个集电极区耦合到第一电压端，SiGe基极层包括基极接触区。输入焊盘耦合到多个二极管元件的第一个的发射极，除了多个二极管元件的最后一个的基极层耦合到第二电压端之外，多个二极管元件的每个的基极层耦合到多个二极管元件的相邻一个的发射极。该二极管网络还包括又一个二极管元件，它具有耦合到多个二极管元件的最后一个的基极层的基极层、耦合到第一电压端的集电极区和耦合到第二电压端的发射极。
在又一实施例中，本发明提供了一种二极管网络，包括耦合到第一电压端的第一掺杂型的衬底和多个二极管元件。每个二极管元件具有在衬底中的第二掺杂型的集电极区、在集电极区上的第一掺杂型的SiGe基极层、在SiGe基极层上的第二掺杂型的发射极，其中SiGe基极层包括基极接触区。输入焊盘耦合到第一个二极管元件的基极层，除了最后一个二极管元件的发射极耦合到第二干线电压源之外，每个二极管元件的发射极耦合到相邻二极管元件的基极层。每个集电极区耦合到共用集电极电压端或不同端。
在每个实施例中，隔离区可以与二极管元件的集电极区相邻设置并在二极管元件的一部分SiGe基极层下面。二极管元件中的SiGe基极层最好包括直接在集电极区的部分中的有源单晶层和直接在隔离区上的部分中的多晶层。
本发明的另一实施例提供用于高频应用的频率截止ESD保护网络。该网络包括在芯片上的有第一频率响应的电路的第一器件和在该芯片上的有第二频率响应的电路的第二器件，第二频率响应低于第一频率响应。最好是，至少最后一个器件是SiGe器件，第一和第二器件都可以是SiGe器件。最好是，第一和第二器件中的一个或两者包括耦合到第一电压端的第一掺杂型的衬底和二极管结构元件。该二极管结构元件具有在衬底中的第二掺杂型的集电极区；在集电极区上的第一掺杂型的SiGe基极层，该SiGe基极层包括基极接触区；和在SiGe基极层上的第二掺杂型的发射极。第二器件最好是具有一电路，该电路有高于5GHz的第二频率。
                        附图说明
相信本发明的特征是新颖的并且本发明的元件特性特别示于所附权利要求书中。附图只用于解释目的而未按比例示出。但是，关于本发明的构成和操作方法，通过参考结合附图的详细说明则很容易理解，其中：
图1是本发明的SiGe二极管网络的一个实施例的剖面正视图。
图2a是用于图1的SiGe二极管网络的第一优选布线构形的示意图。
图2b是图2a的布线构形的电路图。
图3a是用于图1的SiGe二极管网络的第二优选布线构形的示意图。
图3b是图3a的布线构形的电路图。
图4a是用于图1的SiGe二极管网络的第三优选布线构形的示意图。
图4b是图4a的布线构形的电路图。
图5a是用于图1的SiGe二极管网络的第四优选布线构形的示意图。
图5b是图5a的布线构形的电路图。
图6a是用于图1的SiGe二极管网络的第五优选布线构形的示意图。
图6b是图6a的布线构形的电路图。
图7是用于图1的SiGe二极管网络的第六优选布线构形的示意图。
图8是用于图1的SiGe二极管网络的第八优选布线构形的示意图。
图9a是本发明的SiGe二极管网络的另一实施例剖面正视图。
图9b是用于图9a的二极管网络的布线构形的电路图。
图10是本发明的SiGe二极管网络的又一实施例的剖面正视图。
图11-23是表示形成本发明的SiGe二极管网络的实施例的顺序剖面正视图。
图24是用HBM、MM和CDM模型的频率与能量特性描述ESD现象的曲线图。
图25-28是表示频率截止ESD保护网络的不同实施例的电路图。
                    具体实施方式
在介绍本发明的优选实施例时，将参考图1-28，其中相同标记表示本发明的相同特征。附图中没有按比例给出本发明的特征。
本发明提供采用用于射频(RF)和混合信号应用的硅锗(SiGe)晶体管元件形成的及用于数字/模拟应用的混合电压接口网络的ESD网络。二极管结构的SiGe异质结双极晶体管(HBT)器件提供ESD保护。而且，SiGe HBT器件的基极-集电极或基极-发射极结提供对于正脉冲的ESD保护，并且SiGe HBT器件的集电极-衬底结提供对于负脉冲的ESD保护。串联结构的SiGe HBT器件提供用于混合信号应用的ESD保护。
图1示出了本发明的一实施例，并展示了二极管网络30，它包括第一二极管元件31a和第二二极管元件31b。两个二极管元件都在第一掺杂型的多晶硅或其它适合材料的衬底22中形成，在这种情况下第一掺杂型为p-。为了标识目的，衬底也标记为S。第一和第二二极管元件的子集电极区24a、24b分别在第二掺杂型即n+的衬底的下部形成。二极管网络30的子集电极区24a和24b与相邻器件以深沟槽为界，该深沟槽是包括含有多晶硅沟槽填充材料28的沟槽隔离材料26。每个深沟槽上方有浅沟槽隔离区(STI)32。每个二极管的集电极区是在STI区32之间的衬底22的表面23的低掺杂区。除非另外指明，这里使用的术语集电极指的是在衬底表面的集电极区和较深的、较重掺杂的子表面子集电极区24a和24b。而且提供能够在衬底表面23连接的第二掺杂型(n+)的穿通(reach through)区34。第一和第二二极管穿通连接的集电极区分别示意地标为C1和C2。每个穿通区34以浅沟槽隔离区(STI)32为界。掺杂的非本征和本征基极区41也设置在STI区32之间。
直接在p-掺杂区41之上和一部分STI区32上面，设置第一掺杂型例如p+的硅锗基极层，其具有直接在每个集电极和n+子集电极区24a和24b上的有源单晶部分36和在隔离区32上的相同的第一掺杂型例如p+的多晶硅基极接触区38。在每个单晶硅锗基极区36上的是第二掺杂型例如n+的发射极40，最好是砷掺杂多晶硅。分别对于每个第一和第二二极管元件，用于硅锗基极层和基极接触区的接触点被示以B1和B2。对于第一和第二二极管发射极40的接触点分别示意地标为E1和E2。最好是，硅锗基极层36是外延硅锗层，发射极40至少部分扩散到硅锗基极层中。硅锗基极区可含有形成SiGeC化合物的碳。隔离材料44可提供在硅锗基极层36和与发射极40相邻的基极接触区38上，氮化物盖件46可提供在与每个发射极40相邻的硅化物盖件上。
另外的有相似构形的SiGe二极管元件与图1所示SiGe二极管元件相邻构成，它们被隔离区彼此分隔开。图1优选实施例中的二极管部件可连接在各种电路设置中，范围从一个SiGe二极管元件到三个、四个或多个SiGe二极管元件，这取决于所要求的ESD保护的类型。
图2a是表示用于每个硅锗基极层B1和B2、发射极E1和E2、集电极C1和C2、和衬底S的物理电路连接的第一优选布线结构的示意图。图2b表示如果图2a是在常规电路图中的相同连接。这样，如图2a和2b所示，衬底S电连接或耦合到第一电压端Vss和输入焊盘，IP(输入焊盘)耦合到每个硅锗基极层B1、B2和发射极E1、E2。第一二极管元件的集电极区C1耦合到第二电压端Vdd，从而使第一二极管元件的硅锗基极层构成第一二极管元件的阳极，第一二极管元件的集电极区构成第一二极管元件的阴极。第二二极管元件的集电极区C2耦合到输入焊盘IP，因而衬底S包括第二二极管元件的阳极，第二二极管元件的集电极区C2包括第二二极管元件的阴极。
图2a和2b中所示的电路连接是特别有用的，因为它提供用于正极性脉冲和负极性脉冲的ESD保护。
图3a和3b表示按照分别与图2a和2b所示的方案和布线图相类似的方式表示第二优选布线构形。第一二极管元件的发射极和基极接触区E1、B1电耦合到输入焊盘IP，衬底S耦合到第一电压端Vss。与前面的实施例相比，在图3a和3b所示的实施例中，第二二极管元件的发射极和基极接触区E2、B2互相电绝缘并与输入焊盘IP电绝缘。第一二极管元件的集电极区C1耦合到第二电压端Vdd。第二二极管元件的发射极E2电耦合到第一电压端Vss，因而第二二极管元件的硅锗基极层B2是第二二极管元件的阳极。这种类型的电路特别有用，因为它提供了采用单个电源电压的RF电路的ESD保护，该单电源电压的Vdd电源与本身电压一致，即IP电压将保持在Vdd之下。
图4a和4b是分别是以示意性图和电路图形式表示的另一种布线结构。与图2a和2b相比，在图4a和4b的结构中，第二二极管元件的集电极区C2和第一二极管元件的发射极/接触区E1、B1都与输入焊盘绝缘而不是彼此耦合。第二二极管元件的发射极和基极接触区E2、B2电耦合到输入焊盘IP。第一二极管元件的集电极区C1耦合到第二电压端Vdd。在每个二极管元件中，SiGe基极层B1和B2构成二极管元件的阳极，集电极区C1和C2构成二极管元件的阴极。这个电路特别有用，因为它提供了用于正极性脉冲的、有共享隔离区的混合电压硅锗npn ESD网络。
图5a和5b是分别以示意图和电路图的形式表示只涉及第一二极管元件的又一布线结构。衬底S连接到第一电压端Vss，发射极E1连接到第二电压端Vdd。集电极C1连接到输入焊盘和形成集电极Sx二极管的寄生二极管衬底。基极B1悬空以提供npn给Vdd。在所示的二极管元件中，衬底构成二极管元件的阳极，集电极区构成二极管元件的阴极。通过E1连接到Vdd，提供处于共用发射极模式的基极开路SiGe HBT。由于该电路提供了在VDD以上的抗正放电和在VSS以下抗负放电的ESD保护，因此它特别有用。
图6a和6b是分别以示意图和电路图形式表示本发明的另一布线构形，其中只涉及第一二极管元件。衬底S连接到第一电压端Vss，集电极C1和基极层B1都连接到输入焊盘，发射极E1连接到第二电压端Vdd。与图5a和5b的二极管元件一样，衬底构成阳极，集电极区构成阴极。在该构形中，SiGe集电极-Sx二极管ESD元件和附加的基极-发射极结用做二极管和基极驱动或基极耦合npn器件。由于该电路提供了用于给Vdd的负极性HVM脉冲的硅锗npn元件或带有连接到输入端的基极的衬底，所以该电路特别有用。
图7是以电路图形式表示的又一SiGe电路结构。该结构包括用于混合电压应用的带有分路元件的共用集电极结构的一系列SiGe pnpHBT。集电极C1、C2、C3、...、Cn都共同连接到第一干线(rail)，地。第一HBT的发射极E1连接到输入焊盘IP，第一HBT的基极B1连接到第二HBT的发射极E2和第一达林顿分路元件或箝位元件D1。然后第二HBT的基极B2连接到第三HBT的发射极E3和第二达林顿分路或箝位元件D2，等等，直到第n个HBT为止。因此箝位元件D穿过每个HBT的基极-发射极连接。第n个HBT的基极Bn连接到第二干线Vcc。这个电路提供带有达林顿分路元件D1、D2、...、Dn的混合电压硅锗基ESD网络。箝位元件D可以是穿通电阻器、硅锗多晶硅电阻器、二极管结构的硅锗npn、硅锗pnp和其它元件中的任一种。箝位元件可以是CMOS(互补金属氧化物半导体)基元件，例如NFET(N沟道场效应晶体管)、PFET(P沟道FET)、n-阱、p电阻器、n+电阻器等。由于该电路能用在混合电压应用中，因此它特别有用。
图8表示构成本发明的又一布线结构的电路图。该电路形成pnp种类的SiGe HBT器件的二极管串。该串连接到有分路元件的共用集电极结构。二极管串的每个集电极区C1、C2耦合到第一干线或电压端、地，输入焊盘IP耦合到二极管串的第一HBT的发射极E1。除了该串中的最后二极管元件的基极B2耦合到第二电压端VDD之外，该串中的第一二极管元件的基极B1耦合到相邻二极管元件的发射极E2。第n个HBT二极管元件具有耦合到基极B2的基极层Bn、耦合到地的集电极Cn和耦合到VDD的发射极En。由于这个电路提供了带有达林顿分路硅锗晶体管的硅锗pnp混合电压ESD网络，因此它特别有用。
图9表示本发明的另一实施例，其中分别提供第一、第二和第三SiGe二极管元件31a、31b和31c，通过深沟槽隔离材料26/填充材料28区域，它们共同与其余衬底结构隔离。在每个单独的SiGe二极管元件31a、31b、31c之间，提供浅沟槽隔离(STI)结构32。第一、第二和第三SiGe二极管元件都设置在位于衬底22中的共用n+子集电极24上。共用n+集电极穿通区34提供在浅沟槽隔离结构32之间。
图9实施例的电路图示于图9b中。所示二极管串带有重复的基极-发射极连接，因此二极管是串联的，并且基极-发射极结连接到Vcc。在该实施例中，输入焊盘IP耦合到第一HBT二极管元件的基极层B1。第一和第二二极管元件的发射极E1、E2分别耦合到第二和第三二极管元件的基极层B2、B3。第三二极管元件的发射极E3耦合到第二干线电压源Vcc。二极管集电极C1、C2、C3共同耦合在Vcollector，低电容基极-发射极结用于SiGe HBT npn器件串。或者，该二极管集电极不共同耦合。这个电路特别有用，因为它提供了包含在集电极容积(volume)内的共用集电极硅锗npn ESD网络，其中可以调制基极-集电极电容，并提供适用于输入焊盘混合电压延伸到电源焊盘电源上的混合电压接口的低电容电路。
用在本发明的二极管网络中的单独元件和区域中的膜层的更详细的描述示于图10中。在该例中，与图1的实施例对比，提供了一对n+集电极穿通区34。每个穿通区34在每侧有浅沟槽隔离区32。在每个穿通区34上提供硅化物层48，公知的用钛、氮化钛、钴等制成的硅化物膜。n+基座区42可提供在区41的中心区域。PX氮化物层设置在STI区32上面和多晶SiGe基极接触区38下面。在基极接触区38上是硅化物层44，类似于层48。砷掺杂多晶硅发射极40通过砷发射极区60接触硅锗基极层36。在发射极40和单晶SiGe基极36之间的接触区的每一侧，有氧化物54、氮化物56和氧化物58的序列层。沿着发射极和氧化物/氮化物/氧化物层的侧边提供氮化物盖件52。同样沿着基极接触区38和硅化物盖件44的侧表面提供氮化物盖件46。硅化物盖件50也提供在发射极区40上。
为了制成本发明的二极管网络，首先提供有第一掺杂型例如p-掺杂的硅衬底的晶片。在衬底晶片上设置子集电极(NZ)掩模，并穿过晶片形成NZ抗蚀剂。然后选择性的去掉该掩模以便打开用于子集电极注入的中心区域。高剂量注入是用第二掺杂型例如n+掺杂进行的，以便在衬底的下部形成子集电极区。然后，从晶片剥去NZ抗蚀剂，进行再氧化，如图11所示，在n+子集电极24和晶片衬底22的所有其它区域上面和上方生长n-外延层66，形成均匀的外延区。
接着，淀积深沟槽(DT)抗蚀剂并选择性地去掉它以便形成用于腐蚀衬底中的一对深沟槽的掩模。腐蚀是通过反应离子腐蚀(RIE)或其它合适技术进行的，以便在n+子集电极区24a两侧、在向下直到衬底22的所要求的位置形成沟槽区68。然后通过晶片注入沟道停止剂，在沟槽底部形成注入，并且，如图12所示，在其上淀积隔离膜，以便形成氧化物绝缘材料26。接下来，用多晶硅28填充沟槽，形成深沟槽隔离。为形成浅沟槽隔离，首先淀积氧化物膜，然后在氧化物膜上淀积氮化物膜。在用于隔离限定的区域上设置抗蚀剂掩模(RX)，并进行RX腐蚀以便产生浅沟槽区74。接着在晶片上淀积氧化物如氧化硅，以便形成被氧化物区70a和70b分隔开的浅沟槽隔离区32(图13)。然后对该晶片进行平面化以形成平坦表面76。通过在要求的区域上淀积穿通掩模，选择淀积穿通注入抗蚀剂(RN)，在浅沟槽隔离区32之间氧化物区70b处留下的开口，由此形成穿通区。然后使用穿过晶片的离子注入在区70b进行穿通注入，之后进行RN抗蚀剂剥离。
然后在晶片的表面76上淀积NPN保护氧化物，淀积保护氮化物抗蚀剂(PX)并去掉除了氧化物区70a和一部分相邻浅沟槽隔离区32上以外的部分。然后剥离除了PX抗蚀剂下面以外的PX氮化物，留下在氧化物区70a和一部分相邻浅沟槽隔离区32上的NPN保护氮化物。之后在晶片上均匀形成N阱(NW)掩模和抗蚀剂，n阱注入物设置在P-FETMOSFET中，但是不在氧化物区70a上的NPN区中。随后剥离NW抗蚀剂。施加DN掩模之后施加DN抗蚀剂，并去掉DN掩模。在阱区中注入PMOS沟道注入物。
为形成NFET的p阱注入物，施加掩模(BF)并形成抗蚀剂。然后在深沟槽隔离区26、28的每一侧，在非NPN或PMOS区域内形成p阱注入物，然后去掉BF掩模。接着，如图14所示，施加FET保护氧化物层，之后施加多晶硅保护层和氧化物层。接下来淀积抗蚀剂层(BX)78并形成掩模以露出将形成基座的区域70a。然后进行深基座n注入，之后腐蚀PX氮化物以便在与基座区70a相邻的浅沟槽隔离区32上形成分离氮化物区62。
如图15所示，进行Si/SiGe膜的低温外延(LTE)膜生长。SiGe膜形成为直接在集电极24a的基座区70a上的部分36中的单晶膜层，和形成为直接在STI区32上的相邻部分38中的多晶或非晶膜层。随后生长氧化物层54，然后生长氮化物层56，再生长或淀积发射极膜。为限定发射极和非本征基极，如图16所示，施加发射极(EN)掩模和抗蚀剂层84，然后剥离EN抗蚀剂。腐蚀氧化物54和氮化物56层以限定发射极区，之后剥离EN抗蚀剂并在发射极82上和在发射极82旁边形成氧化物86(图17)。为注入非本征基极，进行间隔层淀积并腐蚀以确定基极和发射极之间的间隔。然后用p+掺杂剂注入基极。接着去掉氧化物间隔层并对氧化物进行高压氧化(hipox)多晶硅转换，接下来腐蚀氧化物并去掉发射极窗口。
可选择地，如图18所示，有基座注入物。首先限定掩模(N2)和抗蚀剂层88以露出发射极区，并在发射极区内进行基座42的n+注入。随后在发射极区中进行多晶硅淀积，之后是在多晶硅栅膜上的多晶硅注入和多晶硅盖件形成(图19)。如图19所示，在上面淀积掩模(NP)和抗蚀剂90并限定发射极膜，留下露出的剩余表面。图20展示了与发射极40膜相邻淀积的n+多晶硅膜40和n+多晶硅氮化物盖件46。然后腐蚀发射极多晶硅，留下n+多晶硅膜和n+多晶硅氮化物盖件。随后剥离抗蚀剂，并在n+多晶硅膜和n+多晶硅氮化物盖件上施加掩模(PB)和抗蚀剂92，接着腐蚀PB抗蚀剂区域周围的多晶硅膜。接下来，在整个表面上施加BN掩模和抗蚀剂并进行p-沟道MOSFET源/漏注入(图21)，然后去掉BN抗蚀剂(图22)。
如图22所示，用硅化物的淀积硅化钛，形成p+多晶硅区。接着，在图23中，形成硅化物盖件TiSix44。然后就得到了本发明的硅锗ESD结构的优选实施例。接着，淀积标准反端线(back end of line)(BEOL)层，制成所要求的电路连接。
为提供不影响有源和无源元件的芯片性能的工作特性而工作的ESD保护系统，本发明还提供比ESD HBM、MM和CDM现象更快的、在5GHz频率以上的ESD元件，并且它还有小于高速功能晶体管如CMOS或BiCMOS标准器件的截止频率。用来描述ESD现象的HBM、MM和CDM模型的频率与能量特性的曲线图示于图24中。还示出了低频和高频晶体管，它们分别有约20GHz和50GHz的ESD截止频率fT_。本发明提供ESD元件如下：
            f(ESD)＜f＜f*
其中f*是功能高速/低击穿晶体管频率，f(ESD)是ESD现象的截止频率，f是本发明的ESD器件的截止频率。通常，这意味着本发明的ESD保护系统有约5GHz-20GHz或更高的截止频率，这取决于要保护的晶体管。而在不影响非ESD器件性能情况下，ESD保护系统首先接通以对地放电。由于晶体管处于其截止状态，因此在功能响应过程中该器件将是无效的。
例示地，图1的并排SiGe器件可以构形为具有为其它器件提供频率ESD保护的器件之一。例如，第一器件31a是有频率响应f*的功能晶体管，芯片上的第二器件31b是有低于f*但高于所要求的ESD现象的截止频率的频率响应的ESD器件。第一和第二器件可以是SiGe或非SiGe器件。
其次，通过修改本发明的工艺或SiGe器件的结构设计形成其截止频率满足上述要求的ESD器件。参考图10，作为工艺或结构设计修改的例子，以便实现所需的ESD截止频率。为实现该目的，使用工艺改变，从晶体管去掉基座注入物42。通过去掉基座注入物，通常晶体管的截止频率与50GHz相比将减少2倍数量级，例如27GHz。还可通过去掉子集电极注入物24a，或者通过去掉穿通元件34或其它集电极电阻，降低器件频率。减小频率响应的其它措施是利用不同的锗结构或去掉锗，提供用于ESD的同质结晶体管和应用SiGe晶体管。在SiGe技术(其中器件的外延基极由SiGeC构成)中，从ESD元件去掉碳，相对于高频元件提供低频ESD器件。可以降低集电极掺杂浓度以提供有更低截止频率的更高集电极电阻。为通过设计变化实现满意的ESD器件截止频率，例如，可使用NP类型增宽发射极60，并且接触区可移动到边缘，以便增加ESD器件发射极电阻。使用外部元件增加基极电阻还可以实现更低频率器件。
在结构上，从SiGe器件去掉深沟槽28可降低截止频率，但是由于较低的耐热性而提高了结构的ESD强度。因此有深沟槽结构的技术可提供高速功能双极管，但ESD元件可以是有更高ESD强健度和低截止频率的非沟槽SiGe晶体管。集电极可设计为一侧集电极，以便影响器件的频率响应。例如，两侧集电极可具有为一侧器件的2倍的fT。
下表表示与SiGe或非SiGe功能器件对比，频率截止ESD器件的各种工艺、设计和结构变化的效果。为了构成本发明的频率截止器件，可进行这些变化中的一个或多个。
表
  ESD器件   功能晶体管   效果
  没有基座注入   基座注入   有无基座注入会改变基极-集电极电容(Cbc)和调节器件频率响应的管脚(pinch)电阻
  没有穿通注入   穿通注入
  没有子集电极   子集电极
  没有锗   锗
  没有深沟槽   深沟槽   没有DT表示有更大的散热能力
  基极中没有碳   基极中有碳
  没有分层的SiGe基极或不同的分层基极   分层SiGe基极
  宽的基极宽度   窄(标准)基极宽度
  增加CA到发射极间   标准CA到发射极间   改进电阻和热目的
  隔   隔
  增加CA到基极间隔   标准CA到基极间隔
如图25-28所示，可使用本发明的ESD器件的各种方式的构形。图25表示在共用发射极工作模式工作的npn ESD器件，其中集电极连接到焊盘，发射极连接到焊盘和地电势(Vss或VEE)之间的节点。图26表示与图25中的器件相同的ESD器件，除了基极通过电阻器接地以外。图27表示共射-共基放大器(cascode)设置中的两个串联npn ESD器件，其中上面的器件是有共用集电极的二极管结构，下面的器件是有通过电阻器连接到地的基极的共用发射极模式。图28表示两个串联的共用发射极器件，它是有通过电阻器连接到地的基极的共射-共基放大器结构。
这样，本发明提供用于微电子器件的改进ESD保护系统的系统，它不会降低这种器件的性能，并且防止微电子器件的有害电压和电流峰值。本发明提供用于数字、模拟和射频(RF)应用及用于混合电压和混合信号应用的ESD保护。特别是，公开的二极管结构的SiGe HBT器件提供ESD保护，SiGe HBT器件基极-集电极或基极-发射极结提供用于正脉冲的ESD保护，SiGe HBT器件集电极-衬底结提供用于负脉冲的ESD保护。串联结构的SiGe HBT器件还提供用于混合信号应用的ESD保护。
上面已经结合特殊优选实施例介绍了本发明，但是显然对于本领域技术人员来说根据前面的描述可做出很多替换、修改和改变。因此所附权利要求书应包括落入本发明的范围和实质内的这些替换、修改和改变。

Claims (31)

1、一种硅锗静电放电元件，包括：
耦合到第一电压端的第一掺杂型的衬底；
第一二极管结构元件，具有：
在衬底中的第二掺杂类型的集电极区；
在集电极区上的第一掺杂型的SiGe基极层，该SiGe基极层包
括基极接触区；和
在SiGe基极层上的第二掺杂型的发射极。
2、如权利要求1的静电放电元件，其特征在于集电极区上的SiGe基极层是外延SiGe层。
3、如权利要求1的静电放电元件，其特征在于发射极的第二掺杂型扩散进SiGe基极层中。
4、如权利要求1的静电放电元件，其特征在于还包括与集电极区相邻并在一部分SiGe基极层下面的隔离区，并且SiGe基极层包括直接在集电极区上的部分中的有源单晶层和直接在隔离区上的部分中的多晶层。
5、如权利要求1的静电放电元件，其特征在于还包括第二二极管结构元件，它具有：
在衬底中的第二掺杂型的集电极区；
在集电极区上的第一掺杂型的SiGe基极层，该SiGe基极层包括基极接触区；和
在SiGe基极层上的第二掺杂型的发射极；和
在衬底中的隔离区，将第一和第二二极管结构元件分开，第一和第二二极管结构元件形成二极管网络。
6、如权利要求5的静电放电元件，其特征在于隔离区是浅沟槽隔离。
7、如权利要求5的静电放电元件，其特征在于隔离区是深沟槽隔离。
8、如权利要求5的静电放电元件，其特征在于，多个隔离区设置成与每个二极管元件的集电极区相邻并在每个二极管元件的SiGe基极层的一部分下面，并且每个二极管元件的SiGe基极层包括直接在每个二极管元件集电极区上的部分中的有源单晶层和直接在每个二极管元件隔离区上的部分中的多晶层。
9、一种二极管网络，包括：
耦合到第一电压端的第一掺杂型的衬底；
第一二极管元件和第二二极管元件，每个二极管元件具有：
在衬底中的第二掺杂型的集电极区；
在集电极区上的第一掺杂型的SiGe基极层，该SiGe基层包括基极接触区；
在SiGe基极层上的第二掺杂型的发射极；和
在每个二极管元件中将发射极电耦合到基极接触区的电路；
耦合到第一和第二二极管元件的耦合发射极或接触区的输入焊盘；
耦合到第二电压端的第一二极管元件的集电极区，其中第一二极管元件的SiGe基极层构成第一二极管元件的阳极，第一二极管元件的集电极区构成第一二极管元件的阴极；和
第二二极管元件的集电极区耦合到输入焊盘，其中该衬底构成第二二极管元件的阳极和第二二极管元件的集电极区构成第二二极管元件的阴极。
10、如权利要求9的二极管网络，其特征在于，多个隔离区设置成与每个二极管元件的集电极区相邻并在每个二极管元件的一部分SiGe基极层下面，并且每个二极管元件的SiGe基极层包括直接在每个二极管元件集电极区上的部分中的有源单晶层和直接在每个二极管元件隔离区上的部分中的多晶层。
11、一种二极管网络，包括：
耦合到第一电压端的第一掺杂型的衬底；
第一二极管元件和第二二极管元件，每个二极管元件具有：
在衬底中的第二掺杂型的集电极区；
在集电极区上的第一掺杂型的SiGe基极层，该SiGe基极层包括基极接触区；和
在SiGe基极层上的第二掺杂型的发射极；
在第一二极管元件中将发射极电耦合到基极接触区的电路；
将第二二极管元件中的发射极电耦合到衬底和第一电压端的电路；
耦合到第一二极管元件的耦合发射极或接触区和第二二极管元件的集电极区的输入焊盘；
耦合到第二电压端的第一二极管元件的集电极区，其中第一二极管元件的SiGe基极层构成第一二极管元件的阳极和第一二极管元件的集电极区构成第一二极管元件的阴极；和
第二二极管元件的集电极区耦合到输入焊盘，其中SiGe基极层构成第二二极管元件的阳极和第二二极管元件的集电极区构成第二二极管元件的阴极。
12、权利要求11的二极管网络，其特征在于多个隔离区设置成与每个二极管元件的集电极区相邻并在每个二极管元件的SiGe基极层的一部分下面，并且每个二极管元件的SiGe基极层包括直接在每个二极管元件集电极区上的部分中的有源单晶层和直接在每个二极管元件隔离区上的部分中的多晶层。
13、一种二极管网络，包括：
耦合到第一电压端的第一掺杂型的衬底；
第一二极管元件和第二二极管元件，每个二极管元件具有：
在衬底中的第二掺杂型的集电极区；
在集电极区上的第一掺杂型的SiGe基极层，该SiGe基极层包括基极接触区；和
在SiGe基极层上的第二掺杂型的发射极；
在每个二极管元件中将发射极电耦合到基极接触区的电路；
耦合到第二二极管元件的耦合发射极或接触区的输入焊盘；
耦合到第二电压端的第一二极管元件的集电极区，其中第一二极管元件的SiGe基极层构成第一二极管元件的阳极和第一二极管元件的集电极区构成第一二极管元件的阴极；和
第二二极管元件的集电极区耦合到第一二极管元件的耦合发射极/接触区，其中第二二极管元件的SiGe基极层构成第二二极管元件的阳极，第二二极管元件的集电极区构成第二二极管元件的阴极。
14、如权利要求13的二极管网络，其特征在于多个隔离区设置成与每个二极管元件的集电极区相邻并在每个二极管元件的SiGe基极层的一部分下面，并且每个二极管元件的SiGe基极层包括直接在每个二极管元件集电极区上的部分中的有源单晶层和直接在每个二极管元件隔离区上的部分中的多晶层。
15、一种二极管，包括：
耦合到第一电压端的第一掺杂型的衬底；
二极管元件，具有：
在衬底中的第二掺杂型的集电极区；
在集电极区上的第一掺杂型的SiGe基极层，该SiGe基极层包括基极接触区；和
在SiGe基极层上的第二掺杂型的发射极；
二极管元件的集电极区耦合到输入焊盘和二极管元件的的发射极耦合到第二电压端，其中衬底构成二极管元件的阳极和集电极区构成二极管元件的阴极。
16、权利要求15的二极管，其特征在于多个隔离区设置成与每个二极管元件的集电极区相邻并在每个二极管元件的SiGe基极层的一部分下面，并且每个二极管元件的SiGe基极层包括直接在每个二极管元件集电极区上的部分中的有源单晶层和直接在每个二极管元件隔离区上的部分中的多晶层。
17、一种二极管，包括：
耦合到第一电压端的第一掺杂型的衬底；
二极管元件，具有：
在衬底中的第二掺杂型的集电极区；
在集电极区上的第一掺杂型的SiGe基极层，该SiGe基极层包括基极接触区；
在SiGe基极层上的第二掺杂型的发射极；和
耦合到SiGe基极层的输入焊盘；
二极管元件的集电极区耦合到输入焊盘和基极层，二极管元件的的发射极耦合到第二电压端，其中衬底构成二极管元件的阳极，集电极区构成二极管元件的阴极。
18、如权利要求17的二极管，其特征在于多个隔离区设置成与每个二极管元件的集电极区相邻并在每个二极管元件的SiGe基极层的一部分下面，并且每个二极管元件的SiGe基极层包括直接在每个二极管元件集电极区上的部分中的有源单晶层和直接在每个二极管元件隔离区上的部分中的多晶层。
19、一种二极管网络，包括：
耦合到第一电压端的第一掺杂型的衬底；
多个二极管元件，每个二极管元件具有：
在衬底中的第二掺杂型的集电极区和每个集电极区耦合到第一电压端；
在集电极区上的第一掺杂型的SiGe基极层和该SiGe基极层包括基极接触区；
在SiGe基极层上的第二掺杂型的发射极；
耦合到第一个二极管元件的发射极的输入焊盘；和
串联耦合的多个箝位元件，
除了最后一个二极管元件的基极层耦合到第二干线电压源之外，每个二极管元件的基极层耦合到相邻二极管元件的发射极，每个箝位元件连接在相邻二极管元件的耦合的基极-发射极上。
20、如权利要求19的二极管网络，其特征在于隔离区设置成与每个二极管元件的集电极区相邻并在每个二极管元件的一部分SiGe基极层下面，并且每个二极管元件的SiGe基极层包括直接在每个二极管元件集电极区上的部分中的有源单晶层和直接在每个二极管元件隔离区上的部分中的多晶层。
21、如权利要求19的二极管网络，其特征在于箝位元件选自包含穿通电阻器、硅锗多晶硅电阻器、硅锗npn、和硅锗pnp的组。
22、一种二极管网络，包括：
耦合到第一电压端的第一掺杂型的衬底；
多个二极管元件，每个二极管元件具有：
在衬底中的第二掺杂型的集电极区，每个集电极区耦合到第一电压端；
在集电极区上的第一掺杂型的SiGe基极层，该SiGe基极层包括基极接触区；
在SiGe基极层上的第二掺杂型的发射极；和
耦合到多个二极管元件的第一个的发射极的输入焊盘，除了耦合到第二电压端的多个二极管元件的最后一个的基极层之外，多个二极管元件的每个的基极层耦合到多个二极管元件的相邻一个的发射极，和包括另外一个二极管元件，其基极层耦合到多个二极管元件的最后一个的基极层上，其集电极区耦合到第一电压端，其发射极耦合到第二电压端。
23、如权利要求22的二极管网络，其特征在于多个隔离区设置成与每个二极管元件的集电极区相邻并在每个二极管元件的SiGe基极层的一部分下面，并且每个二极管元件的SiGe基极层包括直接在每个二极管元件集电极区上的部分中的有源单晶层和直接在每个二极管元件隔离区上的部分中的多晶层。
24、一种二极管网络，包括：
耦合到第一电压端的第一掺杂型的衬底；
多个二极管元件，每个二极管元件具有：
在衬底中的第二掺杂型的集电极区；
在集电极区上的第一掺杂型的SiGe基极层，该SiGe基极层包括基极接触区；
在SiGe基极层上的第二掺杂型的发射极；
耦合到第一个二极管元件的基极层的输入焊盘，
除了耦合到第二干线电压源之外的最后一个二极管元件的发射极，每个二极管元件的发射极耦合到相邻二极管元件的基极层。
25、如权利要求24的二极管网络，其特征在于多个隔离区设置成与每个二极管元件的集电极区相邻并在每个二极管元件的SiGe基极层的一部分下面，并且每个二极管元件的SiGe基极层包括直接在每个二极管元件集电极区上的部分中的有源单晶层和直接在每个二极管元件隔离区上的部分中的多晶层。
26、如权利要求24的二极管网络，其特征在于每个集电极区耦合到共用集电极电压端。
27、一种用于高频应用的的频率截止静电放电保护网络，包括：
具有第一频率响应电路的在芯片上的第一器件；和
具有第二频率响应电路的在该芯片上的第二器件，
第二频率响应低于第一频率响应。
28、如权利要求27的静电放电保护网络，其特征在于两个器件中至少一个是SiGe器件。
29、如权利要求27的静电放电保护网络，其特征在于第一和第二器件都是SiGe器件。
30、如权利要求27的静电放电保护网络，其特征在于第一和第二器件各包括：
耦合到第一电压端的第一掺杂型的衬底；和
二极管结构元件，具有：
在衬底中的第二掺杂型的集电极区；
在集电极区上的第一掺杂型的SiGe基极层，该SiGe基极层包括基极接触区；和
在SiGe基极层中的第二掺杂型的发射极。
31、如权利要求27的静电放电保护网络，其特征在于第二器件具有一电路，该电路有高于5GHz的第二频率。
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