JPH09107074A - 基板トリガ横形ｎｐｎトランジスタを用いた集積化された静電気放電保護回路 - Google Patents
基板トリガ横形ｎｐｎトランジスタを用いた集積化された静電気放電保護回路Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】 内部回路が損傷を受けないためのＥＳＤ保護
回路とその保護のための方法を提供する。 【解決手段】 横形ＮＰＮトランジスタがＩ／Ｏパッド
とアースとの間に接続される。ＥＳＤ現象が起きている
間、基板を通して電流が流れることにより、基板バイア
ス回路は基板抵抗器の両端の電圧を増大させる。このこ
とにより横形ＮＰＮがトリガされ、そしてパッドの電圧
がクランプされ、そしてＥＳＤ電流が散逸する。横形Ｎ
ＰＮは、ＥＳＤ電流を散逸するための主要な保護装置で
ある。
回路とその保護のための方法を提供する。 【解決手段】 横形ＮＰＮトランジスタがＩ／Ｏパッド
とアースとの間に接続される。ＥＳＤ現象が起きている
間、基板を通して電流が流れることにより、基板バイア
ス回路は基板抵抗器の両端の電圧を増大させる。このこ
とにより横形ＮＰＮがトリガされ、そしてパッドの電圧
がクランプされ、そしてＥＳＤ電流が散逸する。横形Ｎ
ＰＮは、ＥＳＤ電流を散逸するための主要な保護装置で
ある。
Description
【０００１】
【発明の属する技術分野】本発明は、全体的にいえば、
半導体装置およびその処理工程に関する。さらに詳細に
いえば、本発明はＣＭＯＳ集積回路におけるＥＳＤ保護
に関する。
半導体装置およびその処理工程に関する。さらに詳細に
いえば、本発明はＣＭＯＳ集積回路におけるＥＳＤ保護
に関する。
【０００２】
【発明が解決しようとする課題】集積回路（ＩＣ）がま
すます複雑になりそして高密度になっているので、公称
電源電圧は低下している。昔は公称電源電圧は５Ｖ領域
であったが、その後３．３Ｖ領域になり、現在のＩＣ技
術の状態では公称電源電圧は約２．５Ｖになっている。
けれども、これらのＩＣは、公称電源電圧が３．３Ｖで
あった昔のＩＣ用に設計された装置で動作しなければな
らない。したがって、現在のＩＣは、入力／出力（Ｉ／
Ｏ）ピンに３．３Ｖを加えても、過剰な漏洩または永久
的な損傷を起こさないことが期待される。けれども、新
しいＩＣには６０オングストロームの程度のゲート酸化
物が用いられるから、時間依存誘電体ブレークダウン解
析に基づいて、ゲート酸化物損耗に関する信頼性の問題
点が存在する。さらに、ＩＣはパワー・アップ・シーケ
ンスに無関係であると期待される、すなわち、電源電圧
が０Ｖである時、永久的な損傷または過剰な酸化物スト
レスを生ずることなく、ＩＣはＩ／Ｏピンに３．６ボル
トを許容できることが必要である。
すます複雑になりそして高密度になっているので、公称
電源電圧は低下している。昔は公称電源電圧は５Ｖ領域
であったが、その後３．３Ｖ領域になり、現在のＩＣ技
術の状態では公称電源電圧は約２．５Ｖになっている。
けれども、これらのＩＣは、公称電源電圧が３．３Ｖで
あった昔のＩＣ用に設計された装置で動作しなければな
らない。したがって、現在のＩＣは、入力／出力（Ｉ／
Ｏ）ピンに３．３Ｖを加えても、過剰な漏洩または永久
的な損傷を起こさないことが期待される。けれども、新
しいＩＣには６０オングストロームの程度のゲート酸化
物が用いられるから、時間依存誘電体ブレークダウン解
析に基づいて、ゲート酸化物損耗に関する信頼性の問題
点が存在する。さらに、ＩＣはパワー・アップ・シーケ
ンスに無関係であると期待される、すなわち、電源電圧
が０Ｖである時、永久的な損傷または過剰な酸化物スト
レスを生ずることなく、ＩＣはＩ／Ｏピンに３．６ボル
トを許容できることが必要である。
【０００３】これらの要請は、静電気放電（ＥＳＤ）保
護回路設計に大きな制限を加える。ゲート酸化物は、Ｉ
／Ｏパッドとアースとの間に直接に接続することはでき
ない。したがって、ゲート結合ＮＭＯＳトランジスタ
や、低電圧トリガＳＣＲ（シリコン制御整流器）、ゲー
ト結合ＳＣＲのような典型的なＥＳＤ保護回路は、従来
のようには用いることができない。変更された横形ＳＣ
Ｒ（ＭＬＳＣＲ）において、Ｉ／Ｏピンに接続された内
部回路とアースとの間にゲート酸化物を直接に接続する
ことを回避するための１つの先行技術が、図１に示され
ている。ＭＬＳＣＲ１２は、Ｉ／Ｏピン１４とアースＧ
ＮＤとの間に接続される。不幸なことに、ＭＬＳＣＲの
トリガ電圧（約２０Ｖ）は、ゲート付ダイオード接合の
ブレークダウン電圧（典型的には８Ｖと１０Ｖとの間に
ある）またはゲート酸化物ブレークダウン電圧（典型的
には約１２Ｖ〜１５Ｖ）よりも高い。したがって、内部
回路１６が損傷を受ける前に、ＭＬＳＣＲ１２の陽極の
電圧がＳＣＲトリガのレベルに到達できるためには、直
列抵抗器Ｒが必要である。
護回路設計に大きな制限を加える。ゲート酸化物は、Ｉ
／Ｏパッドとアースとの間に直接に接続することはでき
ない。したがって、ゲート結合ＮＭＯＳトランジスタ
や、低電圧トリガＳＣＲ（シリコン制御整流器）、ゲー
ト結合ＳＣＲのような典型的なＥＳＤ保護回路は、従来
のようには用いることができない。変更された横形ＳＣ
Ｒ（ＭＬＳＣＲ）において、Ｉ／Ｏピンに接続された内
部回路とアースとの間にゲート酸化物を直接に接続する
ことを回避するための１つの先行技術が、図１に示され
ている。ＭＬＳＣＲ１２は、Ｉ／Ｏピン１４とアースＧ
ＮＤとの間に接続される。不幸なことに、ＭＬＳＣＲの
トリガ電圧（約２０Ｖ）は、ゲート付ダイオード接合の
ブレークダウン電圧（典型的には８Ｖと１０Ｖとの間に
ある）またはゲート酸化物ブレークダウン電圧（典型的
には約１２Ｖ〜１５Ｖ）よりも高い。したがって、内部
回路１６が損傷を受ける前に、ＭＬＳＣＲ１２の陽極の
電圧がＳＣＲトリガのレベルに到達できるためには、直
列抵抗器Ｒが必要である。
【０００４】Ｉ／Ｏピンに接続された内部回路とアース
との間にゲート酸化物を直接に接続することを回避する
また別の保護回路が、図２に示されている。第１ダイオ
ード２０がＩ／Ｏピン１４と電源電圧ＶCCとの間に接続
され、そして第２ダイオード２２がＩ／Ｏピン１４とア
ースとの間に接続される。けれども、この回路はサブミ
クロン装置の中では制限を受ける。逆方向にバイアスさ
れたＮ＋／Ｐダイオードの電圧クランピング特性が１つ
の制限である。アバランシェ・ブレークダウンにおいて
逆方向にバイアスされたダイオードのオン抵抗値は、２
５オームよりも大きい。このことは、大電流クランピン
グ特性を制限する。したがって、内部回路とアースとの
間にゲート酸化物を接続することを回避することができ
る改良された保護回路が要請されている。
との間にゲート酸化物を直接に接続することを回避する
また別の保護回路が、図２に示されている。第１ダイオ
ード２０がＩ／Ｏピン１４と電源電圧ＶCCとの間に接続
され、そして第２ダイオード２２がＩ／Ｏピン１４とア
ースとの間に接続される。けれども、この回路はサブミ
クロン装置の中では制限を受ける。逆方向にバイアスさ
れたＮ＋／Ｐダイオードの電圧クランピング特性が１つ
の制限である。アバランシェ・ブレークダウンにおいて
逆方向にバイアスされたダイオードのオン抵抗値は、２
５オームよりも大きい。このことは、大電流クランピン
グ特性を制限する。したがって、内部回路とアースとの
間にゲート酸化物を接続することを回避することができ
る改良された保護回路が要請されている。
【０００５】
【課題を解決するための手段】集積回路のためのＥＳＤ
保護回路および保護のための方法が開示される。横形Ｎ
ＰＮトランジスタが、Ｉ／Ｏパッドとアースとの間に接
続される。ＥＳＤ現象が起きている間、基板抵抗器を通
って電流が流れるようにする基板バイアス回路が得られ
る。このために基板抵抗器の両端の電圧が増大し、そし
て横形ＮＰＮのエミッタ・ベース接合を順方向にバイア
スし、したがって横形ＮＰＮをトリガする。この横形Ｎ
ＰＮは、ＥＳＤ電流を散逸するための主要な保護装置で
ある。
保護回路および保護のための方法が開示される。横形Ｎ
ＰＮトランジスタが、Ｉ／Ｏパッドとアースとの間に接
続される。ＥＳＤ現象が起きている間、基板抵抗器を通
って電流が流れるようにする基板バイアス回路が得られ
る。このために基板抵抗器の両端の電圧が増大し、そし
て横形ＮＰＮのエミッタ・ベース接合を順方向にバイア
スし、したがって横形ＮＰＮをトリガする。この横形Ｎ
ＰＮは、ＥＳＤ電流を散逸するための主要な保護装置で
ある。
【０００６】本発明の１つの利点は、サブミクロンの薄
い酸化物のＣＭＯＳ処理工程における多重電圧印加に対
し、改良されたＥＳＤ保護が得られることである。
い酸化物のＣＭＯＳ処理工程における多重電圧印加に対
し、改良されたＥＳＤ保護が得られることである。
【０００７】本発明のまた別の利点は、サブミクロンの
薄い酸化物のＣＭＯＳ処理工程において、パワー・アッ
プ・シーケンスに無関係である多重電圧印加に対し、改
良されたＥＳＤ保護が得られることである。
薄い酸化物のＣＭＯＳ処理工程において、パワー・アッ
プ・シーケンスに無関係である多重電圧印加に対し、改
良されたＥＳＤ保護が得られることである。
【０００８】本発明のさらに別の利点は、サブミクロン
の薄い酸化物のＣＭＯＳ処理工程において、要求される
領域が小さくて済む改良されたＥＳＤ保護が得られるこ
とである。
の薄い酸化物のＣＭＯＳ処理工程において、要求される
領域が小さくて済む改良されたＥＳＤ保護が得られるこ
とである。
【０００９】
【発明の実施の形態】前記で説明した利点およびその他
の利点は、添付図面を参照しての下記説明により、当業
者にはすぐに理解されるであろう。
の利点は、添付図面を参照しての下記説明により、当業
者にはすぐに理解されるであろう。
【００１０】異なる図面においても対応する番号および
記号は、特に断らない限り、対応する部品を表す。
記号は、特に断らない限り、対応する部品を表す。
【００１１】図３は、本発明によるＥＳＤ保護装置１０
０の図である。基板層１０２の中に、横形ＮＰＮトラン
ジスタ１０４が配置される。基板層１０２は、例えば、
Ｐ＋形基板の上のＰ形エピタクシャル層であることがで
きる。横形ＮＰＮ１０４は、２個のＮ形拡散領域１０
６、１０８を、それぞれ、エミッタおよびコレクタとし
て有する。拡散領域１０６および１０８は、設計規則に
より許容される最小間隔だけ、例えば０．７ミクロン程
度の距離だけ、分離されることが好ましい。拡散領域１
０６（エミッタ）はアースに接続され、そして拡散領域
１０８（コレクタ）はＩ／Ｏパッド１１０に接続され
る。ベース１１２は、基板１０２とそれに付随する抵抗
器１１４を通して、アースに接続される。
０の図である。基板層１０２の中に、横形ＮＰＮトラン
ジスタ１０４が配置される。基板層１０２は、例えば、
Ｐ＋形基板の上のＰ形エピタクシャル層であることがで
きる。横形ＮＰＮ１０４は、２個のＮ形拡散領域１０
６、１０８を、それぞれ、エミッタおよびコレクタとし
て有する。拡散領域１０６および１０８は、設計規則に
より許容される最小間隔だけ、例えば０．７ミクロン程
度の距離だけ、分離されることが好ましい。拡散領域１
０６（エミッタ）はアースに接続され、そして拡散領域
１０８（コレクタ）はＩ／Ｏパッド１１０に接続され
る。ベース１１２は、基板１０２とそれに付随する抵抗
器１１４を通して、アースに接続される。
【００１２】基板バイアス回路１５０は、ＥＳＤ現象が
起きている間、基板抵抗器１１４の両端の電圧を増大さ
せる回路であれば任意の回路であることができる。した
がって、この回路は横形ＮＰＮ１０４のベースの電圧を
増大させてエミッタ・ベース接合を順方向にバイアス
し、そしてＮＰＮトランジスタ１０４をトリガする。Ｎ
ＰＮトランジスタ１０４はパッド１１０の電圧を５〜７
ボルトの程度の電圧にクランプし、そしてＥＳＤ電流を
散逸させる。このようにして、内部回路１０９が保護さ
れる。
起きている間、基板抵抗器１１４の両端の電圧を増大さ
せる回路であれば任意の回路であることができる。した
がって、この回路は横形ＮＰＮ１０４のベースの電圧を
増大させてエミッタ・ベース接合を順方向にバイアス
し、そしてＮＰＮトランジスタ１０４をトリガする。Ｎ
ＰＮトランジスタ１０４はパッド１１０の電圧を５〜７
ボルトの程度の電圧にクランプし、そしてＥＳＤ電流を
散逸させる。このようにして、内部回路１０９が保護さ
れる。
【００１３】図３に示された実施例の基板バイアス回路
１５０は、ダイオード１１６を有する。ダイオード１１
６は、Ｎ形ウエル１１８の中にＰ形拡散領域１１７を備
えている。Ｐ形拡散領域１１７は、Ｉ／Ｏパッド１１０
に接続される。電源電圧ＶCCが、Ｎ形拡散領域１２０を
通して、Ｎ形ウエル１１７に接続される。したがって、
ダイオード１１６は、固有の垂直形ＰＮＰトランジスタ
１２２を有する。垂直形ＰＮＰトランジスタ１２２は離
散したエレメントではなく、Ｎ形ウエル１１８の中のダ
イオード１１６に自動的に組み込まれる。Ｐ形拡散領域
１１７は固有の垂直形ＰＮＰトランジスタ１２２のエミ
ッタを構成し、そしてベース１２４は、Ｎ形ウエル１１
８の抵抗器１２６とＮ形拡散領域１２０とを通して、電
源電圧Ｖ CCに接続される。コレクタ１２８は、基板抵抗
器１１４を通して、アースに接続される。本発明の１つ
の利点は、ＣＭＯＳ処理工程に対して、マスク段階を付
加することなしに応用できることである。本明細書を参
照すれば、また別の基板バイアス回路が可能であること
は当業者にはすぐに理解されるであろう。
１５０は、ダイオード１１６を有する。ダイオード１１
６は、Ｎ形ウエル１１８の中にＰ形拡散領域１１７を備
えている。Ｐ形拡散領域１１７は、Ｉ／Ｏパッド１１０
に接続される。電源電圧ＶCCが、Ｎ形拡散領域１２０を
通して、Ｎ形ウエル１１７に接続される。したがって、
ダイオード１１６は、固有の垂直形ＰＮＰトランジスタ
１２２を有する。垂直形ＰＮＰトランジスタ１２２は離
散したエレメントではなく、Ｎ形ウエル１１８の中のダ
イオード１１６に自動的に組み込まれる。Ｐ形拡散領域
１１７は固有の垂直形ＰＮＰトランジスタ１２２のエミ
ッタを構成し、そしてベース１２４は、Ｎ形ウエル１１
８の抵抗器１２６とＮ形拡散領域１２０とを通して、電
源電圧Ｖ CCに接続される。コレクタ１２８は、基板抵抗
器１１４を通して、アースに接続される。本発明の１つ
の利点は、ＣＭＯＳ処理工程に対して、マスク段階を付
加することなしに応用できることである。本明細書を参
照すれば、また別の基板バイアス回路が可能であること
は当業者にはすぐに理解されるであろう。
【００１４】次に、ＥＳＤ状態の下での前記の回路の動
作を説明する。動作の第１段階では、Ｉ／Ｏパッド１１
０の電圧が垂直形ＰＮＰ１２２のターンオン電圧に到達
する。この電圧は０．８Ｖの程度であることができる。
すると、ＥＳＤ電流が垂直形ＰＮＰ１２２を通って流れ
始める。このために基板抵抗器１１４の両端の電圧が増
大し、したがって、横形ＮＰＮ１０４のベースの電圧が
増加する。動作の第２段階では、横形ＮＰＮ１０４のベ
ースの電圧が最終的に増大しエミッタ・ベース接合が順
方向に十分にバイアスされ、そしてＮＰＮトランジスタ
１０４がトリガされる。横形ＮＰＮ１０４のクランピン
グ電圧は、横形フィールド酸化物ＭＯＳ装置のスナップ
バック電圧（すなわち、５〜７Ｖの程度の電圧）と同じ
である。この時点において、大部分の電流は横形ＮＰＮ
トランジスタ１０４を通して散逸する。動作の最後の段
階では、Ｎ形拡散領域１０６と、基板１０２と、Ｎ形ウ
エル１１８と、Ｐ形拡散領域１１７とで形成される固有
のＳＣＲ１３０がトリガ作用を行い、第２電圧のクラン
プが得られる。ＳＣＲ１３０の陽極（Ｐ形拡散領域１１
７）と陰極（Ｎ形拡散領域１０６）との間の距離Ｌ１
は、ＳＣＲ１３０のホールド電圧を決定する。このホー
ルド電圧はバーンイン電圧よりも大きいことが好まし
く、そして進歩したＣＭＯＳ処理工程において約４Ｖの
促進信頼性検査のために好ましい。バーンイン電圧は、
例えば、４．５Ｖの程度であることができる。ＳＣＲ１
３０はまた、垂直形ＰＮＰの作用でトリガされる。Ｐ形
基板１０２を流れるコレクタ電流は、基板１０２に対す
る陰極（Ｎ形拡散領域１０６）の接合を順方向にバイア
スすることにより横形ＮＰＮ１０５をトリガすることが
可能であり、そして次にＳＣＲ１３０をトリガすること
が可能である。ＳＣＲ１３０がいったんトリガされる
と、４Ｖより大きい電圧にクランプされるようにＳＣＲ
１３０が設計されることが好ましい。
作を説明する。動作の第１段階では、Ｉ／Ｏパッド１１
０の電圧が垂直形ＰＮＰ１２２のターンオン電圧に到達
する。この電圧は０．８Ｖの程度であることができる。
すると、ＥＳＤ電流が垂直形ＰＮＰ１２２を通って流れ
始める。このために基板抵抗器１１４の両端の電圧が増
大し、したがって、横形ＮＰＮ１０４のベースの電圧が
増加する。動作の第２段階では、横形ＮＰＮ１０４のベ
ースの電圧が最終的に増大しエミッタ・ベース接合が順
方向に十分にバイアスされ、そしてＮＰＮトランジスタ
１０４がトリガされる。横形ＮＰＮ１０４のクランピン
グ電圧は、横形フィールド酸化物ＭＯＳ装置のスナップ
バック電圧（すなわち、５〜７Ｖの程度の電圧）と同じ
である。この時点において、大部分の電流は横形ＮＰＮ
トランジスタ１０４を通して散逸する。動作の最後の段
階では、Ｎ形拡散領域１０６と、基板１０２と、Ｎ形ウ
エル１１８と、Ｐ形拡散領域１１７とで形成される固有
のＳＣＲ１３０がトリガ作用を行い、第２電圧のクラン
プが得られる。ＳＣＲ１３０の陽極（Ｐ形拡散領域１１
７）と陰極（Ｎ形拡散領域１０６）との間の距離Ｌ１
は、ＳＣＲ１３０のホールド電圧を決定する。このホー
ルド電圧はバーンイン電圧よりも大きいことが好まし
く、そして進歩したＣＭＯＳ処理工程において約４Ｖの
促進信頼性検査のために好ましい。バーンイン電圧は、
例えば、４．５Ｖの程度であることができる。ＳＣＲ１
３０はまた、垂直形ＰＮＰの作用でトリガされる。Ｐ形
基板１０２を流れるコレクタ電流は、基板１０２に対す
る陰極（Ｎ形拡散領域１０６）の接合を順方向にバイア
スすることにより横形ＮＰＮ１０５をトリガすることが
可能であり、そして次にＳＣＲ１３０をトリガすること
が可能である。ＳＣＲ１３０がいったんトリガされる
と、４Ｖより大きい電圧にクランプされるようにＳＣＲ
１３０が設計されることが好ましい。
【００１５】本発明によるＥＳＤ保護装置１００は薄い
ゲート酸化物を有しないので、多重電圧動作に付随して
生ずるゲート酸化物の完全性に関する問題点は存在しな
い。Ｉ／Ｏパッド１１０における電圧が電源電圧ＶCCに
対して設計された電圧よりも大きい時、多重電圧動作が
起こる。例えば、２．５Ｖ動作に対して装置が製造され
るが、しかし動作の際には、０Ｖから３．３Ｖまでの範
囲のＩ／Ｏ信号を受け取る。電源電圧ＶCCよりも大きい
電圧をＩ／Ｏパッド１１０が受け取る（すなわち、２．
５Ｖ装置で３．３Ｖを受け取る）ことは、保護装置１０
０に対しストレスを与えない。さらに、ＥＳＤ保護装置
１００は、パワーアップ・シーケンスとは無関係であ
る。すなわち、電源電圧ＶCCが０Ｖのままである間、大
きな信号（すなわち、３．３Ｖの信号）がＩ／Ｏパッド
１１０に加えられる時、装置１００はストレスを受けな
い。
ゲート酸化物を有しないので、多重電圧動作に付随して
生ずるゲート酸化物の完全性に関する問題点は存在しな
い。Ｉ／Ｏパッド１１０における電圧が電源電圧ＶCCに
対して設計された電圧よりも大きい時、多重電圧動作が
起こる。例えば、２．５Ｖ動作に対して装置が製造され
るが、しかし動作の際には、０Ｖから３．３Ｖまでの範
囲のＩ／Ｏ信号を受け取る。電源電圧ＶCCよりも大きい
電圧をＩ／Ｏパッド１１０が受け取る（すなわち、２．
５Ｖ装置で３．３Ｖを受け取る）ことは、保護装置１０
０に対しストレスを与えない。さらに、ＥＳＤ保護装置
１００は、パワーアップ・シーケンスとは無関係であ
る。すなわち、電源電圧ＶCCが０Ｖのままである間、大
きな信号（すなわち、３．３Ｖの信号）がＩ／Ｏパッド
１１０に加えられる時、装置１００はストレスを受けな
い。
【００１６】本発明のこの好ましい実施例では、ＶCCよ
り大きな入力電圧に対し、パッドにおけるクランピング
電圧を増大させるために、ダイオード１１６は実際に
は、図４に示されたようなダイオード・ストリング１３
２を有する。ダイオード・ストリング１３２は、Ｉ／Ｏ
パッド１１０と電源電圧ＶCCとの間に接続される。ＰＮ
ダイオード１３４は横形のエレメントであって、そこで
は大部分の電流は横方向に流れる。けれども、図５に示
されそして前記で説明されたように、横形ＰＮダイオー
ドは実際には垂直形ＰＮＰトランジスタ１２２のエミッ
タ・ベース接合を形成し、その場合にはＰ形基板１０２
はコレクタとして動作する。このことにより、図５に示
されているように、多重段ＰＮＰダーリントン回路１４
２が構成される。図５に示された回路は、４個の固有の
垂直形ＰＮＰトランジスタＴ１〜Ｔ４を備えた４段ＰＮ
Ｐダーリントン回路１４２である。ダーリントン回路１
４２のエミッタはＩ／Ｏパッド１１０に接続され、そし
てコレクタは基板１０２であり、そしてベースが電源電
圧ＶCCに接続される。
り大きな入力電圧に対し、パッドにおけるクランピング
電圧を増大させるために、ダイオード１１６は実際に
は、図４に示されたようなダイオード・ストリング１３
２を有する。ダイオード・ストリング１３２は、Ｉ／Ｏ
パッド１１０と電源電圧ＶCCとの間に接続される。ＰＮ
ダイオード１３４は横形のエレメントであって、そこで
は大部分の電流は横方向に流れる。けれども、図５に示
されそして前記で説明されたように、横形ＰＮダイオー
ドは実際には垂直形ＰＮＰトランジスタ１２２のエミッ
タ・ベース接合を形成し、その場合にはＰ形基板１０２
はコレクタとして動作する。このことにより、図５に示
されているように、多重段ＰＮＰダーリントン回路１４
２が構成される。図５に示された回路は、４個の固有の
垂直形ＰＮＰトランジスタＴ１〜Ｔ４を備えた４段ＰＮ
Ｐダーリントン回路１４２である。ダーリントン回路１
４２のエミッタはＩ／Ｏパッド１１０に接続され、そし
てコレクタは基板１０２であり、そしてベースが電源電
圧ＶCCに接続される。
【００１７】ダーリントン回路の両端の全電圧を支配す
る方程式は、利得βと、図５に示されているようにそれ
ぞれのＰＮＰトランジスタのベース・エミッタ接合の両
端の順方向電圧降下ＶD とを考えることにより、容易に
決定される。
る方程式は、利得βと、図５に示されているようにそれ
ぞれのＰＮＰトランジスタのベース・エミッタ接合の両
端の順方向電圧降下ＶD とを考えることにより、容易に
決定される。
【００１８】第１トランジスタＴ１の電流Ｉ1 は次の式
により与えられる。
により与えられる。
【００１９】
【数１】
【００２０】ここで、Ｉ0 はＰ＋／Ｎ接合の飽和電流、
ＶD1はベース・エミッタ接合の両端の電圧降下である。
同様に、第２トランジスタＴ２の電流Ｉ2 は次の式によ
り与えられる。
ＶD1はベース・エミッタ接合の両端の電圧降下である。
同様に、第２トランジスタＴ２の電流Ｉ2 は次の式によ
り与えられる。
【００２１】
【数２】
【００２２】ΔＶ＝（ＶD1−ＶD2）とおくならば、次の
式が得られる。
式が得られる。
【００２３】
【数３】
【００２４】すなわち、Ｉ1 ＝（１＋β）Ｉ2 であるか
ら、次の式が得られる。
ら、次の式が得られる。
【００２５】
【数４】
【００２６】したがって、ｎ個のトランジスタのストリ
ングの場合、次の式を得ることができる。
ングの場合、次の式を得ることができる。
【００２７】
【数５】
【００２８】この方程式は、ｎ≦ＶA ／［ｋＴｌｎ（Ｉ
1 ／Ｉ0 ）］の場合、すなわちＶD1＝ＶA ／ｎの場合、
に正しい。単純化された解析に対するこの方程式におい
て、βは電流に無関係であると仮定されていることに注
意しなければならない。
1 ／Ｉ0 ）］の場合、すなわちＶD1＝ＶA ／ｎの場合、
に正しい。単純化された解析に対するこの方程式におい
て、βは電流に無関係であると仮定されていることに注
意しなければならない。
【００２９】垂直形ＰＮＰのβのために、それぞれのダ
イオードの両端の電圧降下は等しくなく、そして一定の
ｎを越えるとすべてのダイオード電流はなくなるであろ
うことを、この方程式は示している。直列に接続して良
好に動作することができるダイオードの最大数は、ＰＮ
Ｐのβにより決定される。ＶD1＝０．６Ｖと仮定した場
合、最大のＶA をダイオードの数の関数としてβ＝５、
１０、２０の場合について示したのが図６である。β＝
１０の場合、１列に並んだダイオード・ストリングに対
する最大電圧クランプは約３．３Ｖであり、そしてβ＝
５の場合、１１個のダイオード・ストリングに対し４Ｖ
のクランプ電圧が達成される。最大のＶ A は、１２個以
上のダイオードのストリングに対して起こる。
イオードの両端の電圧降下は等しくなく、そして一定の
ｎを越えるとすべてのダイオード電流はなくなるであろ
うことを、この方程式は示している。直列に接続して良
好に動作することができるダイオードの最大数は、ＰＮ
Ｐのβにより決定される。ＶD1＝０．６Ｖと仮定した場
合、最大のＶA をダイオードの数の関数としてβ＝５、
１０、２０の場合について示したのが図６である。β＝
１０の場合、１列に並んだダイオード・ストリングに対
する最大電圧クランプは約３．３Ｖであり、そしてβ＝
５の場合、１１個のダイオード・ストリングに対し４Ｖ
のクランプ電圧が達成される。最大のＶ A は、１２個以
上のダイオードのストリングに対して起こる。
【００３０】高利得工程において、異なるステージのエ
ミッタ領域が同じである必要がないことに注目すべきで
ある。電流はＶCCに近いステージでは減少するから、こ
れらのトランジスタはそれに比例して小さな領域を有す
ることができる。
ミッタ領域が同じである必要がないことに注目すべきで
ある。電流はＶCCに近いステージでは減少するから、こ
れらのトランジスタはそれに比例して小さな領域を有す
ることができる。
【００３１】もし必要ならば、正規動作においてＶCCと
パッドとの間の逆方向漏洩電流を小さくするために、ス
ナッバ回路を用いることができる。例えば、図７に示さ
れているように、ダーリントン回路１４２の最初のステ
ージのベースと最終ステージのベースとの間に、スナッ
バ・トランジスタ１４４を配置することができる。スナ
ッバ・トランジスタ１４４の目的は、最初のステージの
ベースの電圧を、電源電圧ＶCC以下の１個の順方向にバ
イアスされたダイオードの電圧にクランプすることであ
る。このことにより、Ｉ／Ｏパッド１１０の電圧が電源
電圧ＶCCを越えるまで、他のＰＮＰステージが抑えられ
る。
パッドとの間の逆方向漏洩電流を小さくするために、ス
ナッバ回路を用いることができる。例えば、図７に示さ
れているように、ダーリントン回路１４２の最初のステ
ージのベースと最終ステージのベースとの間に、スナッ
バ・トランジスタ１４４を配置することができる。スナ
ッバ・トランジスタ１４４の目的は、最初のステージの
ベースの電圧を、電源電圧ＶCC以下の１個の順方向にバ
イアスされたダイオードの電圧にクランプすることであ
る。このことにより、Ｉ／Ｏパッド１１０の電圧が電源
電圧ＶCCを越えるまで、他のＰＮＰステージが抑えられ
る。
【００３２】パッドに対するクランピング電圧を増大さ
せるためにおよび逆方向漏洩電流を小さくするために、
図８に示されているように、ダーリントン回路１４２の
異なるダイオードの間にオプションのフィード・フォワ
ード抵抗器Ｒ１〜Ｒ３を配置することができる。抵抗器
Ｒ１〜Ｒ３は、ＶCCに近いトランジスタを確実にオンに
することにより、クランピング電圧を増大させる。さら
に、抵抗器Ｒ１〜Ｒ３がない場合、ダーリントン回路１
４２の最初のステージに大部分の電流が流れ、そして最
終ステージはオンにならないであろう。抵抗器Ｒ１〜Ｒ
３により、ダーリントン・ステージのおのおのに並列に
電流が流れることができ、そしてそれぞれのステージの
両端の電圧降下を制御することができる。それぞれのス
テージの両端の電圧降下が等しい時、ｎ個のステージの
場合、これらの抵抗器はＲ、Ｒ／２、Ｒ／３、…、Ｒ／
（ｎ−１）のように比例した大きさを有する。例えば、
Ｉ／Ｏパッド１１０において電流限界が１ｍＡの場合、
そしてすべての２個のダイオードの両端に抵抗器を有す
る６個のダイオード・ストリングの場合、Ｒは２ｋΩで
ある。
せるためにおよび逆方向漏洩電流を小さくするために、
図８に示されているように、ダーリントン回路１４２の
異なるダイオードの間にオプションのフィード・フォワ
ード抵抗器Ｒ１〜Ｒ３を配置することができる。抵抗器
Ｒ１〜Ｒ３は、ＶCCに近いトランジスタを確実にオンに
することにより、クランピング電圧を増大させる。さら
に、抵抗器Ｒ１〜Ｒ３がない場合、ダーリントン回路１
４２の最初のステージに大部分の電流が流れ、そして最
終ステージはオンにならないであろう。抵抗器Ｒ１〜Ｒ
３により、ダーリントン・ステージのおのおのに並列に
電流が流れることができ、そしてそれぞれのステージの
両端の電圧降下を制御することができる。それぞれのス
テージの両端の電圧降下が等しい時、ｎ個のステージの
場合、これらの抵抗器はＲ、Ｒ／２、Ｒ／３、…、Ｒ／
（ｎ−１）のように比例した大きさを有する。例えば、
Ｉ／Ｏパッド１１０において電流限界が１ｍＡの場合、
そしてすべての２個のダイオードの両端に抵抗器を有す
る６個のダイオード・ストリングの場合、Ｒは２ｋΩで
ある。
【００３３】図９に示されているように、横形ＮＰＮ１
０４はまた、複数個の横形トランジスタＮ１〜Ｎ４を有
することができる。横形ＮＰＮトランジスタＮ１〜Ｎ４
のそれぞれのベースは、基板の抵抗器１１４に接続され
る。それぞれのエミッタはアース（ＶSS）に接続され、
そしてそれぞれのコレクタはＩ／Ｏパッド１１０に接続
される
０４はまた、複数個の横形トランジスタＮ１〜Ｎ４を有
することができる。横形ＮＰＮトランジスタＮ１〜Ｎ４
のそれぞれのベースは、基板の抵抗器１１４に接続され
る。それぞれのエミッタはアース（ＶSS）に接続され、
そしてそれぞれのコレクタはＩ／Ｏパッド１１０に接続
される
【００３４】図１０は、本発明のレイアウトの１つの実
施例の図である。図１０に示されたレイアウトは、４個
のステージのダーリントン回路の場合のものである。け
れども、当業者にはステージの数を変更することが可能
であることは容易に理解できるであろう。横形ＮＰＮト
ランジスタＮ１〜Ｎ４は、基板１０２の中のＮ形拡散領
域１０６、１０８を用いて作成することができる。Ｎ形
拡散領域１０６および１０８は、アースＶSS（Ｎ形拡散
領域１０６）およびＩ／Ｏパッド１１０（Ｎ形拡散領域
１０８）に交互に接続される。Ｎ形拡散領域１０６とＮ
形拡散領域１０８との間の間隔距離Ｌ２は、設計規則に
より許容される最小距離（すなわち、０．７ミクロンの
程度）であることが好ましい。拡散領域のそれぞれの幅
Ｄ１およびＤ２は、３ミクロンの程度である。
施例の図である。図１０に示されたレイアウトは、４個
のステージのダーリントン回路の場合のものである。け
れども、当業者にはステージの数を変更することが可能
であることは容易に理解できるであろう。横形ＮＰＮト
ランジスタＮ１〜Ｎ４は、基板１０２の中のＮ形拡散領
域１０６、１０８を用いて作成することができる。Ｎ形
拡散領域１０６および１０８は、アースＶSS（Ｎ形拡散
領域１０６）およびＩ／Ｏパッド１１０（Ｎ形拡散領域
１０８）に交互に接続される。Ｎ形拡散領域１０６とＮ
形拡散領域１０８との間の間隔距離Ｌ２は、設計規則に
より許容される最小距離（すなわち、０．７ミクロンの
程度）であることが好ましい。拡散領域のそれぞれの幅
Ｄ１およびＤ２は、３ミクロンの程度である。
【００３５】ダイオード１３４／ＰＮＰトランジスタＴ
１〜Ｔ４のそれぞれは、それぞれのウエル領域１１８の
中の１個のＰ形拡散領域１１７と１個のＮ形拡散領域１
２０とを用いて、別々のウエル領域１１８の中に作成さ
れる。第１ＰＮＰトランジスタＴ１のＰ形領域は、Ｉ／
Ｏパッド１１０に接続される。Ｎ形領域１２０は、第２
ステージＴ２のＰ形領域１１７に接続される。次に、第
２ステージＴ２のＮ形領域１２０は、第３ステージＴ３
のＰ形領域１１７に接続される。最後のステージＴ４ま
でこのような接続が行われる。最後のステージＴ４のＮ
形領域１２０は、電源電圧ＶCCに接続される。Ｎ形ウエ
ルとＮ形ウエルとの間の間隔距離は、領域を保持するの
に許容される最小距離、例えば３ミクロン、であること
ができる。Ｐ形拡散領域とＮ形拡散領域との幅は５ミク
ロンの程度であることができ、そして第１ステージのＰ
形拡散領域１１７とそれに最も近いＮ形拡散領域１０６
との間の間隔距離Ｌ１は３．５ミクロンの程度であるこ
とができる。ＳＣＲ１３０のホールド電圧を決定するの
は、この間隔距離である。幅Ｗは７０ミクロンの程度で
あることができる。本発明の１つの利点は、小さな領域
（すなわち、０．５ミクロン以下の設計規則を用いて約
５０００ミクロン）のみを必要とすることである。例え
ば、図１０のレイアウトにより、５６００ミクロンの程
度の領域が得られる。
１〜Ｔ４のそれぞれは、それぞれのウエル領域１１８の
中の１個のＰ形拡散領域１１７と１個のＮ形拡散領域１
２０とを用いて、別々のウエル領域１１８の中に作成さ
れる。第１ＰＮＰトランジスタＴ１のＰ形領域は、Ｉ／
Ｏパッド１１０に接続される。Ｎ形領域１２０は、第２
ステージＴ２のＰ形領域１１７に接続される。次に、第
２ステージＴ２のＮ形領域１２０は、第３ステージＴ３
のＰ形領域１１７に接続される。最後のステージＴ４ま
でこのような接続が行われる。最後のステージＴ４のＮ
形領域１２０は、電源電圧ＶCCに接続される。Ｎ形ウエ
ルとＮ形ウエルとの間の間隔距離は、領域を保持するの
に許容される最小距離、例えば３ミクロン、であること
ができる。Ｐ形拡散領域とＮ形拡散領域との幅は５ミク
ロンの程度であることができ、そして第１ステージのＰ
形拡散領域１１７とそれに最も近いＮ形拡散領域１０６
との間の間隔距離Ｌ１は３．５ミクロンの程度であるこ
とができる。ＳＣＲ１３０のホールド電圧を決定するの
は、この間隔距離である。幅Ｗは７０ミクロンの程度で
あることができる。本発明の１つの利点は、小さな領域
（すなわち、０．５ミクロン以下の設計規則を用いて約
５０００ミクロン）のみを必要とすることである。例え
ば、図１０のレイアウトにより、５６００ミクロンの程
度の領域が得られる。
【００３６】図１１は、本発明による垂直形トリガＥＳ
Ｄ保護回路のための１つの好ましいレイアウトの図であ
る。横形ＮＰＮトランジスタ１０４が、基板１０２の中
のＮ形拡散領域１０６、１０８を用いて作成される。Ｎ
形拡散領域１０６および１０８は、アースＶSS（Ｎ形拡
散領域１０６）およびＩ／Ｏパッド１１０（Ｎ形拡散領
域１０８）に交互に接続される。拡散領域１０６と拡散
領域１０８との間の間隔距離Ｌ２は、設計規則により許
容される最小距離（すなわち、０．７ミクロンの程度）
であることが好ましい。それぞれの拡散領域の幅Ｄ１お
よびＤ２は、３ミクロンの程度である。２個のダイオー
ド／垂直形ＰＮＰトランジスタ１２２は、２個のＰ形拡
散領域１１７と１個のＮ形拡散領域１２０とを用いて、
ウエル領域１１８の中に作成される。Ｐ形領域１１７は
Ｉ／Ｏパッド１１０に接続される。Ｎ形領域１２０はＶ
CCに接続される。Ｐ形拡散領域およびＮ形拡散領域の幅
Ｄ３は、５ミクロンの程度であることができる。Ｐ形拡
散領域１１７とそれに最も近いＮ形拡散領域１０６との
間の間隔距離Ｌ１は、３．５ミクロンの程度であること
ができる。ＳＣＲ１３０のホールド電圧を決定するの
は、この間隔距離である。幅Ｗは７０ミクロンの程度で
あることができる。
Ｄ保護回路のための１つの好ましいレイアウトの図であ
る。横形ＮＰＮトランジスタ１０４が、基板１０２の中
のＮ形拡散領域１０６、１０８を用いて作成される。Ｎ
形拡散領域１０６および１０８は、アースＶSS（Ｎ形拡
散領域１０６）およびＩ／Ｏパッド１１０（Ｎ形拡散領
域１０８）に交互に接続される。拡散領域１０６と拡散
領域１０８との間の間隔距離Ｌ２は、設計規則により許
容される最小距離（すなわち、０．７ミクロンの程度）
であることが好ましい。それぞれの拡散領域の幅Ｄ１お
よびＤ２は、３ミクロンの程度である。２個のダイオー
ド／垂直形ＰＮＰトランジスタ１２２は、２個のＰ形拡
散領域１１７と１個のＮ形拡散領域１２０とを用いて、
ウエル領域１１８の中に作成される。Ｐ形領域１１７は
Ｉ／Ｏパッド１１０に接続される。Ｎ形領域１２０はＶ
CCに接続される。Ｐ形拡散領域およびＮ形拡散領域の幅
Ｄ３は、５ミクロンの程度であることができる。Ｐ形拡
散領域１１７とそれに最も近いＮ形拡散領域１０６との
間の間隔距離Ｌ１は、３．５ミクロンの程度であること
ができる。ＳＣＲ１３０のホールド電圧を決定するの
は、この間隔距離である。幅Ｗは７０ミクロンの程度で
あることができる。
【００３７】図１２は、本発明によるトリガ横形ＮＰＮ
１０４のためのまた別の基板バイアス回路の図である。
図１２の実施例では、基板バイアス回路１５０は、Ｎ形
ウエル１５２の中のＰ形ソース／ドレイン領域１５４お
よび１５６と、ゲート１５８と、を備えた横形ＰＭＯＳ
トランジスタ１６２を有する。ソース／ドレイン領域１
５４はパッド１１０に接続され、そしてソース／ドレイ
ン領域１５６は基板１０２の中に直接に配置されたＰ形
拡散領域１６０に接続される。ＥＳＤ現象が起きている
間ＰＭＯＳトランジスタ１６２が電流を流し続けるよう
に、ゲート１５８が接続される。電流がＰＭＯＳトラン
ジスタ１６２を通ってＰ形拡散領域１６０に流れる時、
基板の抵抗器１１４の両端の電圧は増加する。この時、
前記で説明した方式で動作が持続する。横形ＮＰＮ１０
４は、基板抵抗器１１４の両端の電圧の増大によりトリ
ガされ、そしてパッド１１０の電圧をクランプし、そし
てＥＳＤ電流を散逸する。
１０４のためのまた別の基板バイアス回路の図である。
図１２の実施例では、基板バイアス回路１５０は、Ｎ形
ウエル１５２の中のＰ形ソース／ドレイン領域１５４お
よび１５６と、ゲート１５８と、を備えた横形ＰＭＯＳ
トランジスタ１６２を有する。ソース／ドレイン領域１
５４はパッド１１０に接続され、そしてソース／ドレイ
ン領域１５６は基板１０２の中に直接に配置されたＰ形
拡散領域１６０に接続される。ＥＳＤ現象が起きている
間ＰＭＯＳトランジスタ１６２が電流を流し続けるよう
に、ゲート１５８が接続される。電流がＰＭＯＳトラン
ジスタ１６２を通ってＰ形拡散領域１６０に流れる時、
基板の抵抗器１１４の両端の電圧は増加する。この時、
前記で説明した方式で動作が持続する。横形ＮＰＮ１０
４は、基板抵抗器１１４の両端の電圧の増大によりトリ
ガされ、そしてパッド１１０の電圧をクランプし、そし
てＥＳＤ電流を散逸する。
【００３８】図１３は、本発明によるトリガ横形ＮＰＮ
１０４のためのさらに別の基板バイアス回路の図であ
る。図１３の実施例では、基板バイアス回路１５０は、
Ｎ形ソース／ドレイン領域１６４および１６６と、ゲー
ト１６８と、を備えた横形ＮＭＯＳトランジスタ１７２
を有する。ソース／ドレイン領域１６４はパッド１１０
に接続され、そしてソース／ドレイン領域１６６は基板
１０２の中に直接に配置されたＰ形拡散領域１６０に接
続される。ＥＳＤ現象が起きている間ＮＭＯＳトランジ
スタ１７０が電流を流し続けるように、ゲート１５８が
接続される。電流がＮＭＯＳトランジスタ１７０を通っ
てＰ形拡散領域１６０に流れる時、基板の抵抗器１１４
の両端の電圧が増大する。この時、前記で説明した方式
で動作が持続する。横形ＮＰＮ１０４は、基板抵抗器１
１４の両端の増大した電圧によりトリガされ、そしてパ
ッド１１０の電圧をクランプし、そしてＥＳＤ電流を散
逸する。
１０４のためのさらに別の基板バイアス回路の図であ
る。図１３の実施例では、基板バイアス回路１５０は、
Ｎ形ソース／ドレイン領域１６４および１６６と、ゲー
ト１６８と、を備えた横形ＮＭＯＳトランジスタ１７２
を有する。ソース／ドレイン領域１６４はパッド１１０
に接続され、そしてソース／ドレイン領域１６６は基板
１０２の中に直接に配置されたＰ形拡散領域１６０に接
続される。ＥＳＤ現象が起きている間ＮＭＯＳトランジ
スタ１７０が電流を流し続けるように、ゲート１５８が
接続される。電流がＮＭＯＳトランジスタ１７０を通っ
てＰ形拡散領域１６０に流れる時、基板の抵抗器１１４
の両端の電圧が増大する。この時、前記で説明した方式
で動作が持続する。横形ＮＰＮ１０４は、基板抵抗器１
１４の両端の増大した電圧によりトリガされ、そしてパ
ッド１１０の電圧をクランプし、そしてＥＳＤ電流を散
逸する。
【００３９】例示された実施例を参照して本発明が説明
されたが、この説明は、本発明の範囲がこれらの実施例
に限定されることを意味するものではない。前記説明を
参照すれば、例示された実施例を種々に変更した実施例
および種々に組み合わせた実施例、および本発明のその
他の実施例の可能であることは、当業者にはすぐに理解
されるであろう。したがって、本発明はこのような変更
実施例およびその他の実施例をすべて包含するものと理
解しなければならない。
されたが、この説明は、本発明の範囲がこれらの実施例
に限定されることを意味するものではない。前記説明を
参照すれば、例示された実施例を種々に変更した実施例
および種々に組み合わせた実施例、および本発明のその
他の実施例の可能であることは、当業者にはすぐに理解
されるであろう。したがって、本発明はこのような変更
実施例およびその他の実施例をすべて包含するものと理
解しなければならない。
【００４０】以上の説明に関して更に以下の項を開示す
る。 （１） 基板がベースとして動作する横形ＮＰＮトラン
ジスタと、ＥＳＤ現象が起きている間基板抵抗器の両端
の電圧の増大により前記横形ＮＰＮトランジスタをトリ
ガするための基板バイアス回路と、を有する、基板の中
に作成されたＥＳＤ保護回路。 （２） 第１項記載のＥＳＤ保護回路において、前記基
板バイアス回路が固有の垂直形ＰＮＰトランジスタを備
えたダイオードを有し、かつ前記基板抵抗器を通して前
記横形ＮＰＮをトリガするために前記固有の垂直形ＰＮ
Ｐトランジスタのコレクタが前記横形ＮＰＮトランジス
タのベースに接続される、前記ＥＳＤ保護回路。 （３） 第２項記載のＥＳＤ保護回路において、前記ダ
イオードがウエル領域の中に配置されかつ入力／出力パ
ッドに接続されたＰ形拡散領域と、前記ウエル領域の中
に配置されかつ電源電圧に接続されたＮ形拡散領域と、
を有する、前記ＥＳＤ保護回路。 （４） 第３項記載のＥＳＤ保護回路において、前記Ｐ
形拡散領域と、前記ウエル領域と、前記基板と、前記横
形ＮＰＮトランジスタのエミッタ領域と、で作成される
固有のシリコン制御整流器をさらに有する、前記ＥＳＤ
保護回路。 （５） 第１項記載のＥＳＤ保護回路において、前記横
形ＮＰＮトランジスタがアース電位に接続されたエミッ
タと、入力／出力パッドに接続されたコレクタとを有す
る、前記ＥＳＤ保護回路。 （６） 第２項記載のＥＳＤ保護回路において、前記ダ
イオードがＩ／Ｏパッドと電源電圧との間に接続された
ダイオードのダーリントン・ストリングを構成する、前
記ＥＳＤ保護回路。 （７） 第６項記載のＥＳＤ保護回路において、前記横
形ＮＰＮが複数個のＮＰＮトランジスタを有し、かつ前
記複数個のＮＰＮトランジスタのおのおのが前記Ｉ／Ｏ
パッドに接続されたコレクタと、アース電位に接続され
たエミッタと、前記基板の中の固有の抵抗器を通して前
記アース電位に接続されたベースと、を有する、前記Ｅ
ＳＤ保護回路。 （８） 第６項記載のＥＳＤ保護回路において、漏洩を
小さくするためにダイオードの前記ダーリントン・スト
リングと並列に接続された逆方向ダイオードをさらに有
する、前記ＥＳＤ保護回路。 （９） 第６項記載のＥＳＤ保護回路において、ダイオ
ードの前記ダーリントン・ストリングの中の少なくとも
１個のダイオードのエミッタとベースとの間に接続され
た少なくとも１個の抵抗器をさらに有する、前記ＥＳＤ
保護回路。 （１０） 第６項記載のＥＳＤ保護回路において、ダイ
オードの前記ダーリントン・ストリングが２個と１２個
の間のダイオードで構成される、前記ＥＳＤ保護回路。 （１１） 第１項記載のＥＳＤ保護回路において、前記
基板バイアス回路がウエル領域の中に配置されかつ入力
／出力パッドに接続されたＰＭＯＳトランジスタと、前
記基板の中に配置されかつ前記ＰＭＯＳトランジスタに
接続されたＰ形拡散領域と、を有する、前記ＥＳＤ保護
回路。 （１２） 第１項記載のＥＳＤ保護回路において、前記
基板バイアス回路が入力／出力パッドに接続されたＮＭ
ＯＳトランジスタと、前記基板の中に配置されかつ前記
ＮＭＯＳトランジスタに接続されたＰ形拡散領域と、を
有する、前記ＥＳＤ保護回路。
る。 （１） 基板がベースとして動作する横形ＮＰＮトラン
ジスタと、ＥＳＤ現象が起きている間基板抵抗器の両端
の電圧の増大により前記横形ＮＰＮトランジスタをトリ
ガするための基板バイアス回路と、を有する、基板の中
に作成されたＥＳＤ保護回路。 （２） 第１項記載のＥＳＤ保護回路において、前記基
板バイアス回路が固有の垂直形ＰＮＰトランジスタを備
えたダイオードを有し、かつ前記基板抵抗器を通して前
記横形ＮＰＮをトリガするために前記固有の垂直形ＰＮ
Ｐトランジスタのコレクタが前記横形ＮＰＮトランジス
タのベースに接続される、前記ＥＳＤ保護回路。 （３） 第２項記載のＥＳＤ保護回路において、前記ダ
イオードがウエル領域の中に配置されかつ入力／出力パ
ッドに接続されたＰ形拡散領域と、前記ウエル領域の中
に配置されかつ電源電圧に接続されたＮ形拡散領域と、
を有する、前記ＥＳＤ保護回路。 （４） 第３項記載のＥＳＤ保護回路において、前記Ｐ
形拡散領域と、前記ウエル領域と、前記基板と、前記横
形ＮＰＮトランジスタのエミッタ領域と、で作成される
固有のシリコン制御整流器をさらに有する、前記ＥＳＤ
保護回路。 （５） 第１項記載のＥＳＤ保護回路において、前記横
形ＮＰＮトランジスタがアース電位に接続されたエミッ
タと、入力／出力パッドに接続されたコレクタとを有す
る、前記ＥＳＤ保護回路。 （６） 第２項記載のＥＳＤ保護回路において、前記ダ
イオードがＩ／Ｏパッドと電源電圧との間に接続された
ダイオードのダーリントン・ストリングを構成する、前
記ＥＳＤ保護回路。 （７） 第６項記載のＥＳＤ保護回路において、前記横
形ＮＰＮが複数個のＮＰＮトランジスタを有し、かつ前
記複数個のＮＰＮトランジスタのおのおのが前記Ｉ／Ｏ
パッドに接続されたコレクタと、アース電位に接続され
たエミッタと、前記基板の中の固有の抵抗器を通して前
記アース電位に接続されたベースと、を有する、前記Ｅ
ＳＤ保護回路。 （８） 第６項記載のＥＳＤ保護回路において、漏洩を
小さくするためにダイオードの前記ダーリントン・スト
リングと並列に接続された逆方向ダイオードをさらに有
する、前記ＥＳＤ保護回路。 （９） 第６項記載のＥＳＤ保護回路において、ダイオ
ードの前記ダーリントン・ストリングの中の少なくとも
１個のダイオードのエミッタとベースとの間に接続され
た少なくとも１個の抵抗器をさらに有する、前記ＥＳＤ
保護回路。 （１０） 第６項記載のＥＳＤ保護回路において、ダイ
オードの前記ダーリントン・ストリングが２個と１２個
の間のダイオードで構成される、前記ＥＳＤ保護回路。 （１１） 第１項記載のＥＳＤ保護回路において、前記
基板バイアス回路がウエル領域の中に配置されかつ入力
／出力パッドに接続されたＰＭＯＳトランジスタと、前
記基板の中に配置されかつ前記ＰＭＯＳトランジスタに
接続されたＰ形拡散領域と、を有する、前記ＥＳＤ保護
回路。 （１２） 第１項記載のＥＳＤ保護回路において、前記
基板バイアス回路が入力／出力パッドに接続されたＮＭ
ＯＳトランジスタと、前記基板の中に配置されかつ前記
ＮＭＯＳトランジスタに接続されたＰ形拡散領域と、を
有する、前記ＥＳＤ保護回路。
【００４１】（１３） 低電源電圧に接続された拡散エ
ミッタ領域と入力／出力パッドに接続された拡散コレク
タ領域とをおのおのが有し、かつ基板がおのおののベー
スになる、複数個の横形ＮＰＮトランジスタと、前記入
力／出力パッドと高電源電圧との間のダーリントン回路
に接続され、かつ前記複数個の横形ＮＰＮトランジスタ
をトリガするためにそれぞれの垂直形ＰＮＰトランジス
タのコレクタを構成する基板を備えた固有の垂直形ＰＮ
Ｐトランジスタをおのおのが有する、複数個のＰＮダイ
オードと、を有する、基板の中に配置されたＥＳＤ保護
回路。 （１４） 第１３項記載のＥＳＤ保護回路において、前
記複数個のＰＮダイオードのおのおのが前記基板の中に
配置され、かつ前記固有の垂直形ＰＮＰトランジスタの
ベース領域を形成する、Ｎ形ウエル領域と、前記固有の
垂直形ＰＮＰトランジスタのベース領域に対する接続を
得るために前記Ｎ形ウエル領域の中に形成されたＮ形拡
散領域と、前記Ｎ形ウエル領域の中に形成され、かつ前
記固有の垂直形ＰＮＰトランジスタのエミッタ領域を形
成する、Ｐ形拡散領域と、を有する、前記ＥＳＤ保護回
路。 （１５） 第１４項記載のＥＳＤ保護回路において、前
記複数個のＰＮダイオードの１つのＰＮダイオードの前
記Ｐ形拡散領域および前記ウエル領域と、前記基板と、
前記複数個の横形ＮＰＮトランジスタの１つの横形ＮＰ
Ｎトランジスタの拡散エミッタ領域とで形成された少な
くとも１個の固有のシリコン制御整流器（ＳＣＲ）をさ
らに有する、前記ＥＳＤ保護回路。 （１６） 第１３項記載のＥＳＤ保護回路において、前
記複数個のＰＮダイオードに並列に接続された逆方向ダ
イオードをさらに有する、前記ＥＳＤ保護回路。 （１７） 第１３項記載のＥＳＤ保護回路において、前
記複数個のＰＮダイオードの前記ＰＮダイオードの中の
電流を均衡させるためにおよび混合電圧動作に対するク
ランプ電圧を増加させるために、前記複数個のＰＮダイ
オードの少なくとも１個のダイオードの前記Ｎ形拡散領
域と前記Ｐ形拡散領域との間に接続された少なくとも１
個の抵抗器をさらに有する、前記ＥＳＤ保護回路。
ミッタ領域と入力／出力パッドに接続された拡散コレク
タ領域とをおのおのが有し、かつ基板がおのおののベー
スになる、複数個の横形ＮＰＮトランジスタと、前記入
力／出力パッドと高電源電圧との間のダーリントン回路
に接続され、かつ前記複数個の横形ＮＰＮトランジスタ
をトリガするためにそれぞれの垂直形ＰＮＰトランジス
タのコレクタを構成する基板を備えた固有の垂直形ＰＮ
Ｐトランジスタをおのおのが有する、複数個のＰＮダイ
オードと、を有する、基板の中に配置されたＥＳＤ保護
回路。 （１４） 第１３項記載のＥＳＤ保護回路において、前
記複数個のＰＮダイオードのおのおのが前記基板の中に
配置され、かつ前記固有の垂直形ＰＮＰトランジスタの
ベース領域を形成する、Ｎ形ウエル領域と、前記固有の
垂直形ＰＮＰトランジスタのベース領域に対する接続を
得るために前記Ｎ形ウエル領域の中に形成されたＮ形拡
散領域と、前記Ｎ形ウエル領域の中に形成され、かつ前
記固有の垂直形ＰＮＰトランジスタのエミッタ領域を形
成する、Ｐ形拡散領域と、を有する、前記ＥＳＤ保護回
路。 （１５） 第１４項記載のＥＳＤ保護回路において、前
記複数個のＰＮダイオードの１つのＰＮダイオードの前
記Ｐ形拡散領域および前記ウエル領域と、前記基板と、
前記複数個の横形ＮＰＮトランジスタの１つの横形ＮＰ
Ｎトランジスタの拡散エミッタ領域とで形成された少な
くとも１個の固有のシリコン制御整流器（ＳＣＲ）をさ
らに有する、前記ＥＳＤ保護回路。 （１６） 第１３項記載のＥＳＤ保護回路において、前
記複数個のＰＮダイオードに並列に接続された逆方向ダ
イオードをさらに有する、前記ＥＳＤ保護回路。 （１７） 第１３項記載のＥＳＤ保護回路において、前
記複数個のＰＮダイオードの前記ＰＮダイオードの中の
電流を均衡させるためにおよび混合電圧動作に対するク
ランプ電圧を増加させるために、前記複数個のＰＮダイ
オードの少なくとも１個のダイオードの前記Ｎ形拡散領
域と前記Ｐ形拡散領域との間に接続された少なくとも１
個の抵抗器をさらに有する、前記ＥＳＤ保護回路。
【００４２】（１８） 固有の垂直形ＰＮＰトランジス
タを備えた少なくとも１個のＰＮダイオードを入力／出
力パッドに接続する段階と、少なくとも１個の横形ＮＰ
Ｎトランジスタを低電源電圧および前記入力／出力パッ
ドに接続する段階であって、ここで基板が前記少なくと
も１個の横形ＮＰＮトランジスタのベースおよび前記固
有の垂直形ＰＮＰトランジスタのコレクタを形成する、
前記段階と、前記少なくとも１個のＮＰＮトランジスタ
の前記ベースの電圧レベルを増大するために、前記固有
の垂直形ＰＮＰトランジスタを通してＥＳＤ電流を流す
段階と、前記少なくとも１個のＮＰＮトランジスタの前
記ベースの前記電圧レベルがベース・エミッタ順方向バ
イアス電圧に到達する時、前記少なくとも１個のＮＰＮ
トランジスタをトリガする段階と、を有する、入力／出
力パッドにおける内部電流のＥＳＤ保護の方法。 （１９） 第１８項記載の方法において、少なくとも１
個のＰＮダイオードおよび前記少なくとも１個の横形Ｎ
ＰＮトランジスタを備えた固有のシリコン制御整流器
（ＳＣＲ）をＥＳＤ状態の下でトリガする段階をさらに
有する、前記方法。 （２０） 第１９項記載の方法において、前記ＳＣＲが
前記入力／出力パッドにおける電圧レベルを４．５Ｖの
程度にクランプする、前記方法。 （２１） 第１９項記載の方法において、前記ＳＣＲの
ホールド電圧が同調可能である、前記方法。 （２２） 第１８項記載の方法において、前記入力／出
力パッドの電圧レベルが０．８Ｖの程度に達した時、前
記ＥＳＤ電流が流れる段階が生ずる、前記方法。 （２３） 第１８項記載の方法において、前記少なくと
も１個の横形ＮＰＮトランジスタが前記入力／出力パッ
ドの電圧レベルを５〜７Ｖの程度にクランプする、前記
方法。
タを備えた少なくとも１個のＰＮダイオードを入力／出
力パッドに接続する段階と、少なくとも１個の横形ＮＰ
Ｎトランジスタを低電源電圧および前記入力／出力パッ
ドに接続する段階であって、ここで基板が前記少なくと
も１個の横形ＮＰＮトランジスタのベースおよび前記固
有の垂直形ＰＮＰトランジスタのコレクタを形成する、
前記段階と、前記少なくとも１個のＮＰＮトランジスタ
の前記ベースの電圧レベルを増大するために、前記固有
の垂直形ＰＮＰトランジスタを通してＥＳＤ電流を流す
段階と、前記少なくとも１個のＮＰＮトランジスタの前
記ベースの前記電圧レベルがベース・エミッタ順方向バ
イアス電圧に到達する時、前記少なくとも１個のＮＰＮ
トランジスタをトリガする段階と、を有する、入力／出
力パッドにおける内部電流のＥＳＤ保護の方法。 （１９） 第１８項記載の方法において、少なくとも１
個のＰＮダイオードおよび前記少なくとも１個の横形Ｎ
ＰＮトランジスタを備えた固有のシリコン制御整流器
（ＳＣＲ）をＥＳＤ状態の下でトリガする段階をさらに
有する、前記方法。 （２０） 第１９項記載の方法において、前記ＳＣＲが
前記入力／出力パッドにおける電圧レベルを４．５Ｖの
程度にクランプする、前記方法。 （２１） 第１９項記載の方法において、前記ＳＣＲの
ホールド電圧が同調可能である、前記方法。 （２２） 第１８項記載の方法において、前記入力／出
力パッドの電圧レベルが０．８Ｖの程度に達した時、前
記ＥＳＤ電流が流れる段階が生ずる、前記方法。 （２３） 第１８項記載の方法において、前記少なくと
も１個の横形ＮＰＮトランジスタが前記入力／出力パッ
ドの電圧レベルを５〜７Ｖの程度にクランプする、前記
方法。
【００４３】（２４） ＥＳＤ保護回路１００およびそ
の保護のための方法が開示される。横形ＮＰＮトランジ
スタ１０４がＩ／Ｏパッド１１０とアース（ＧＮＤ）と
の間に接続される。ＥＳＤ現象が起きている間、基板を
通して電流が流れることにより、基板バイアス回路１５
０は基板抵抗器１１４の両端の電圧を増大させる。この
ことにより横形ＮＰＮ１０４がトリガされ、そしてパッ
ド１１０の電圧がクランプされ、そしてＥＳＤ電流が散
逸する。横形ＮＰＮ１０４は、ＥＳＤ電流を散逸するた
めの主要な保護装置である。
の保護のための方法が開示される。横形ＮＰＮトランジ
スタ１０４がＩ／Ｏパッド１１０とアース（ＧＮＤ）と
の間に接続される。ＥＳＤ現象が起きている間、基板を
通して電流が流れることにより、基板バイアス回路１５
０は基板抵抗器１１４の両端の電圧を増大させる。この
ことにより横形ＮＰＮ１０４がトリガされ、そしてパッ
ド１１０の電圧がクランプされ、そしてＥＳＤ電流が散
逸する。横形ＮＰＮ１０４は、ＥＳＤ電流を散逸するた
めの主要な保護装置である。
【図１】先行技術によるＥＳＤ保護回路の概要図。
【図２】先行技術によるデュアル・ダイオードＥＳＤ保
護回路の概要図。
護回路の概要図。
【図３】本発明の１つの実施例によるＥＳＤ保護回路の
一部分が断面図で示された部分概要図。
一部分が断面図で示された部分概要図。
【図４】ダイオード・ストリングを有する本発明による
ＥＳＤ保護回路の一部分が断面図で示された部分概要
図。
ＥＳＤ保護回路の一部分が断面図で示された部分概要
図。
【図５】ダーリントン回路を有する本発明によるＥＳＤ
保護装置の概要図。
保護装置の概要図。
【図６】種々の垂直形ＰＮＰトランジスタ利得に対し、
加えられた電圧をダイオードの数の関数として示したグ
ラフ。
加えられた電圧をダイオードの数の関数として示したグ
ラフ。
【図７】逆方向漏洩電流を小さくするためのスナッバ回
路を有する、本発明によるＥＳＤ保護装置の概要図。
路を有する、本発明によるＥＳＤ保護装置の概要図。
【図８】最大クランプ電圧を増加するためおよび逆方向
漏洩電流を小さくするために、ダーリントン回路の中に
エミッタベース抵抗器を有する本発明によるＥＳＤ保護
装置の概要図。
漏洩電流を小さくするために、ダーリントン回路の中に
エミッタベース抵抗器を有する本発明によるＥＳＤ保護
装置の概要図。
【図９】ダーリントン回路および多重横形ＮＰＮトラン
ジスタを示した、本発明によるＥＳＤ保護装置の概要
図。
ジスタを示した、本発明によるＥＳＤ保護装置の概要
図。
【図１０】本発明によるＥＳＤ保護装置のレイアウトの
１つの実施例の図。
１つの実施例の図。
【図１１】本発明によるＥＳＤ保護装置の１つの好まし
いレイアウトの図。
いレイアウトの図。
【図１２】本発明のまた別の実施例の概要図。
【図１３】本発明のさらに別の実施例の概要図。
１０４ 横形ＮＰＮトランジスタ １１４ 基板抵抗器 １５０ 基板バイアス回路
Claims (2)
- 【請求項１】 基板がベースとして動作する横形ＮＰＮ
トランジスタと、 静電気放電（ＥＳＤ）現象が起きている間基板抵抗器の
両端の電圧の増大により前記横形ＮＰＮトランジスタを
トリガするための基板バイアス回路と、を有する、基板
の中に作成されたＥＳＤ保護回路。 - 【請求項２】 固有の垂直形ＰＮＰトランジスタを備え
た少なくとも１個のＰＮダイオードを入力／出力パッド
に接続する段階と、 少なくとも１個の横形ＮＰＮトランジスタを低電源電圧
および前記入力／出力パッドに接続する段階であって、
ここで基板が前記少なくとも１個の横形ＮＰＮトランジ
スタのベースおよび前記固有の垂直形ＰＮＰトランジス
タのコレクタを形成する、前記段階と、 前記少なくとも１個のＮＰＮトランジスタの前記ベース
の電圧レベルを増大するために、前記固有の垂直形ＰＮ
Ｐトランジスタを通してＥＳＤ電流を流す段階と、 前記少なくとも１個のＮＰＮトランジスタの前記ベース
の前記電圧レベルがベース・エミッタ順方向バイアス電
圧に到達する時、前記少なくとも１個のＮＰＮトランジ
スタをトリガする段階と、を有する、入力／出力パッド
における内部電流のＥＳＤ保護の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US105495P | 1995-07-11 | 1995-07-11 | |
| US001054 | 1995-07-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09107074A true JPH09107074A (ja) | 1997-04-22 |
Family
ID=21694163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8182322A Pending JPH09107074A (ja) | 1995-07-11 | 1996-07-11 | 基板トリガ横形ｎｐｎトランジスタを用いた集積化された静電気放電保護回路 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0753892B1 (ja) |
| JP (1) | JPH09107074A (ja) |
| KR (1) | KR100496362B1 (ja) |
| DE (1) | DE69620507T2 (ja) |
| TW (1) | TW383483B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6713818B2 (en) | 2002-05-24 | 2004-03-30 | Nec Electronics Corporation | Electrostatic discharge protection device |
| JP2005101485A (ja) * | 2002-12-04 | 2005-04-14 | Nec Electronics Corp | 静電気放電保護素子 |
| CN1310324C (zh) * | 2000-11-20 | 2007-04-11 | 国际商业机器公司 | 沟槽限定硅锗静电放电二极管网络 |
| CN100339988C (zh) * | 2004-02-26 | 2007-09-26 | 威盛电子股份有限公司 | 结构重复的静电放电保护电路 |
| US7332748B2 (en) | 2002-12-04 | 2008-02-19 | Nec Electronics Corporation | Electro-static discharge protection device |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028758A (en) * | 1998-01-16 | 2000-02-22 | Vantis Corporation | Electrostatic discharge (ESD) protection for a 5.0 volt compatible input/output (I/O) in a 2.5 volt semiconductor process |
| DE69941977D1 (de) * | 1999-06-01 | 2010-03-18 | Imec | ESD-Schutz-Bauteil für mittlere Triggerspannung |
| DE10022366A1 (de) * | 2000-05-08 | 2001-11-29 | Micronas Gmbh | ESD-Schutzstruktur |
| US6690065B2 (en) * | 2000-12-28 | 2004-02-10 | Industrial Technology Research Institute | Substrate-biased silicon diode for electrostatic discharge protection and fabrication method |
| US6826025B2 (en) | 2002-05-20 | 2004-11-30 | International Business Machines Corporation | Method and apparatus for providing ESD protection and/or noise reduction in an integrated circuit |
| DE10325718B4 (de) | 2003-06-06 | 2006-07-06 | Micronas Gmbh | Halbleitersensor mit einem FET und Verfahren zum Ansteuern eines solchen Halbleitersensors |
| DE102005019305B4 (de) | 2005-04-26 | 2010-04-22 | Infineon Technologies Ag | ESD-Schutzstruktur mit Diodenreihenschaltung und Halbleiterschaltung mit derselben |
| DE102006037500B3 (de) | 2006-08-10 | 2008-04-03 | Infineon Technologies Ag | ESD-Schutzschaltung mit geringem Leckstrom und Verfahren zum ESD-Schutz |
| KR100942956B1 (ko) | 2008-02-12 | 2010-02-17 | 주식회사 하이닉스반도체 | 에스씨알 회로를 이용한 정전기 방전 장치 |
| DE102008037551B4 (de) | 2008-11-14 | 2013-04-18 | Lear Corporation Gmbh | Vorrichtung zum Betreiben von Leuchtdiodenketten |
| KR101524408B1 (ko) * | 2014-05-30 | 2015-06-01 | 단국대학교 산학협력단 | 정전기 방전 보호소자 |
| US9929142B2 (en) | 2015-03-04 | 2018-03-27 | Analog Devices, Inc. | Apparatus and methods for overvoltage switches with active leakage current compensation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58122766A (ja) * | 1982-01-14 | 1983-07-21 | Toshiba Corp | 半導体装置 |
| JP2645142B2 (ja) * | 1989-06-19 | 1997-08-25 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
| JP3375659B2 (ja) * | 1991-03-28 | 2003-02-10 | テキサス インスツルメンツ インコーポレイテツド | 静電放電保護回路の形成方法 |
| US5272371A (en) * | 1991-11-19 | 1993-12-21 | Sgs-Thomson Microelectronics, Inc. | Electrostatic discharge protection structure |
-
1996
- 1996-07-10 KR KR1019960027745A patent/KR100496362B1/ko not_active IP Right Cessation
- 1996-07-11 EP EP96111201A patent/EP0753892B1/en not_active Expired - Lifetime
- 1996-07-11 DE DE69620507T patent/DE69620507T2/de not_active Expired - Lifetime
- 1996-07-11 JP JP8182322A patent/JPH09107074A/ja active Pending
- 1996-09-02 TW TW085110666A patent/TW383483B/zh not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1310324C (zh) * | 2000-11-20 | 2007-04-11 | 国际商业机器公司 | 沟槽限定硅锗静电放电二极管网络 |
| US7875902B2 (en) | 2002-04-12 | 2011-01-25 | Renesas Electronics Corporation | Electro-static discharge protection device |
| US6713818B2 (en) | 2002-05-24 | 2004-03-30 | Nec Electronics Corporation | Electrostatic discharge protection device |
| JP2005101485A (ja) * | 2002-12-04 | 2005-04-14 | Nec Electronics Corp | 静電気放電保護素子 |
| US7332748B2 (en) | 2002-12-04 | 2008-02-19 | Nec Electronics Corporation | Electro-static discharge protection device |
| CN100339988C (zh) * | 2004-02-26 | 2007-09-26 | 威盛电子股份有限公司 | 结构重复的静电放电保护电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100496362B1 (ko) | 2006-05-02 |
| EP0753892B1 (en) | 2002-04-10 |
| DE69620507T2 (de) | 2002-10-17 |
| TW383483B (en) | 2000-03-01 |
| EP0753892A1 (en) | 1997-01-15 |
| KR980012419A (ko) | 1998-04-30 |
| DE69620507D1 (de) | 2002-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061212 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070308 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070330 |