JPS58122766A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58122766A JPS58122766A JP469882A JP469882A JPS58122766A JP S58122766 A JPS58122766 A JP S58122766A JP 469882 A JP469882 A JP 469882A JP 469882 A JP469882 A JP 469882A JP S58122766 A JPS58122766 A JP S58122766A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- well
- type
- substrate
- charge pump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はセルフサブ／４イアス回路を備えた半導体装置
の改良に関する。
の改良に関する。
発明の技術的背景
近年、Ｍｏ１ｌ型半導体装置において、主として装置の
高速動作化を図ることを目的として、基板にパックバイ
アス電圧を印加する手法が行われている。こうした基板
にノリＪバイアス電圧を印加する手法としてセルフサ２
７１４７１回路を用いれば、基板／ｌｌイアスミを必要
とせずに装置の高性能化を達成できるという利点がある
。
高速動作化を図ることを目的として、基板にパックバイ
アス電圧を印加する手法が行われている。こうした基板
にノリＪバイアス電圧を印加する手法としてセルフサ２
７１４７１回路を用いれば、基板／ｌｌイアスミを必要
とせずに装置の高性能化を達成できるという利点がある
。
ところで従来のセルフサブバイアス回路は第１図（１）
Ｈ示す如き構造を有しており、その等価回路は＠１図
（ｂ）に示される。
Ｈ示す如き構造を有しており、その等価回路は＠１図
（ｂ）に示される。
図中１はＰ型半導体１板であり、この基板１にはソース
、ドレイン領域となる♂型不純物層１，１．４及び基板
１への電極が形成されるｐ＋型不純物層５が設けられて
いる。これら−型不純物層１＃３間及び３，４間の基板
ｌ上には？−）絶縁膜Ｃ２ｒを介してｆ−）電極８゜ｔ
が設けられている。こうした基板１．ｍ”ｍ不純物層１
，１，４、ｒ−）絶縁膜ｇ 、ｒ％ｒ−計電極８．＃に
より構成される２個のエンへンスメン）１１ＭＯ８）ラ
ンジスタは整流素子として機能し、チャージポンプ回路
を形成している・ また、図中１０はＣＲ発損回路であり、例えばＣＲ遅れ
回路とシ勺インｄ−夕とからなっている。
、ドレイン領域となる♂型不純物層１，１．４及び基板
１への電極が形成されるｐ＋型不純物層５が設けられて
いる。これら−型不純物層１＃３間及び３，４間の基板
ｌ上には？−）絶縁膜Ｃ２ｒを介してｆ−）電極８゜ｔ
が設けられている。こうした基板１．ｍ”ｍ不純物層１
，１，４、ｒ−）絶縁膜ｇ 、ｒ％ｒ−計電極８．＃に
より構成される２個のエンへンスメン）１１ＭＯ８）ラ
ンジスタは整流素子として機能し、チャージポンプ回路
を形成している・ また、図中１０はＣＲ発損回路であり、例えばＣＲ遅れ
回路とシ勺インｄ−夕とからなっている。
上述したチャージポンプ回路とＣＲ発捩回路とから七ル
７ナデバイアス回路が形成されている。なお、基板ｌに
は図示しないが他の半導体素子、例えばメモリー素子が
設けられている。
７ナデバイアス回路が形成されている。なお、基板ｌに
は図示しないが他の半導体素子、例えばメモリー素子が
設けられている。
背景技術の問題点
従来のセル７ナプバイアス回路（；より基板１に印加さ
れるバッタバイアス電圧ｖ１１は発振回路から整流素子
を通って供給される電流な１．＃とすると Ｖｍｍ＝（Ｉｏ Ｉｙ、）／ Ｃ５ｕｂで表わされる
。
れるバッタバイアス電圧ｖ１１は発振回路から整流素子
を通って供給される電流な１．＃とすると Ｖｍｍ＝（Ｉｏ Ｉｙ、）／ Ｃ５ｕｂで表わされる
。
ところで、１１１図（麿）に示される構造の回路では、
！ラント材やノ９ツケージを通してリータΔスができ易
く、また、意図しない容量も付加されることが多い、こ
のため、Ｉｚが大きくなったり、Ｃｓｗｂが変化し易く
なり、その結果としてＶ□が不安定（二なるという欠点
がある。
！ラント材やノ９ツケージを通してリータΔスができ易
く、また、意図しない容量も付加されることが多い、こ
のため、Ｉｚが大きくなったり、Ｃｓｗｂが変化し易く
なり、その結果としてＶ□が不安定（二なるという欠点
がある。
そこで、ｖｌｌを安定に保つために、ＩＯを大キくシた
り、意図的に（ｓｕｂを大きくして相対的にＣａｖｓｂ
の変化を少なくする等の設計的な対策が考えられる。し
かし、これらの対策は集積度の向上を妨げることにつな
がる。
り、意図的に（ｓｕｂを大きくして相対的にＣａｖｓｂ
の変化を少なくする等の設計的な対策が考えられる。し
かし、これらの対策は集積度の向上を妨げることにつな
がる。
発明の目的
本発明は、リーク／ｆスが少なく、基板容量が正確に制
御で良るような構造：二することにより、安定したパッ
クバイアス電圧を得ることができ、高速動作化、高性能
化及び高集積化を達成し得る半導体装置を提供すること
を目的とするものである。
御で良るような構造：二することにより、安定したパッ
クバイアス電圧を得ることができ、高速動作化、高性能
化及び高集積化を達成し得る半導体装置を提供すること
を目的とするものである。
発明の概要
本発明はＩＩＩ導電型の半導体基板１：：ＩＩ！導電型
の島領域を設け、ＣＲ発損回路とチャーｙ−ンゾ回路と
からなる七ルアすｆ／臂イアス回路のうち少な（ともチ
ャージＩｙｆ回路を前記島領域に形成した構造を有する
半導体装置である。
の島領域を設け、ＣＲ発損回路とチャーｙ−ンゾ回路と
からなる七ルアすｆ／臂イアス回路のうち少な（ともチ
ャージＩｙｆ回路を前記島領域に形成した構造を有する
半導体装置である。
発明の実施例
本発明の実施例を＃Ｉ２図（１）及び伽）を参照して説
明する。
明する。
図中１１は臘型半導体基板であり、この基板１１には島
状のＰウェル領域１１及び基板１１の電位を固定するた
めの醜中型不純物層ＩＪが設けられている。このＰウェ
ル領域１１にはソース、ドレイン領域となる部子型不純
物層１４゜１１．１６及びＰウェル領域１２への電極が
形成されるｐ中型不純物層１１が設けられている。
状のＰウェル領域１１及び基板１１の電位を固定するた
めの醜中型不純物層ＩＪが設けられている。このＰウェ
ル領域１１にはソース、ドレイン領域となる部子型不純
物層１４゜１１．１６及びＰウェル領域１２への電極が
形成されるｐ中型不純物層１１が設けられている。
これら日＋型不純物層１４．１１間及び１１．１６
′間のＰウェル領域１２上にはｒ−）絶縁膜１＃。
′間のＰウェル領域１２上にはｒ−）絶縁膜１＃。
１ｔを介してｒ−）電極２０．１１が設けられている。
こうしたＰウェル領域１１．ａ＋型不純物層１４，１５
．１ｇ、ｒ−）絶縁膜１８゜１り及びｒ−）電極１０．
ＩＩＥ二より構成され６２個ｇ）工ンハ／スメン）型Ｍ
Ｏ８）ッンシスタは整流素子として機能し、チャージポ
ン１回路を形成している。
．１ｇ、ｒ−）絶縁膜１８゜１り及びｒ−）電極１０．
ＩＩＥ二より構成され６２個ｇ）工ンハ／スメン）型Ｍ
Ｏ８）ッンシスタは整流素子として機能し、チャージポ
ン１回路を形成している。
また、図中１２は前記Ｐウェル領域１２に設けられたＣ
ＲＲ振回路であり、この回路はＭＯｓキヤ／＃シタンス
及びディゾレッシ冒ン型ＭＯ８トランジスタの抵抗から
なるＣＲ遅れ回路とシΦインノぐ６夕とから構成されて
いる。
ＲＲ振回路であり、この回路はＭＯｓキヤ／＃シタンス
及びディゾレッシ冒ン型ＭＯ８トランジスタの抵抗から
なるＣＲ遅れ回路とシΦインノぐ６夕とから構成されて
いる。
上述したチャージポン１回路とＣＲ発発註回路からセル
フサｆＡイアス回路が形成されている。なお、前記Ｐウ
ェル領域１２には図示しないメモリー素子が設けられて
いる。
フサｆＡイアス回路が形成されている。なお、前記Ｐウ
ェル領域１２には図示しないメモリー素子が設けられて
いる。
上記実施例では、セルフ？プバイアス回路によってＰウ
ェル領域１２に印加されるΔツタ／４イアス電圧ｖ１′
１はＰウェル領域１１からのり６夕電流をＩｗｔａ％Ｐ
ウェル領域１２の容量を（・１厘とすると ＶＢ％ Ｗ （Ｉ Ｏ−Ｚ １に、） ／ Ｃｗ・１１
−・−（２）で表わされる。
ェル領域１２に印加されるΔツタ／４イアス電圧ｖ１′
１はＰウェル領域１１からのり６夕電流をＩｗｔａ％Ｐ
ウェル領域１２の容量を（・１厘とすると ＶＢ％ Ｗ （Ｉ Ｏ−Ｚ １に、） ／ Ｃｗ・１１
−・−（２）で表わされる。
しかして上記実施例によれば素子のΔツクｒ−ＦがＰフ
ェル領域１２として分離されているため、マウンシ材や
Δチャージを通してのリーク／母スが生じない、このた
め、リーク電流ＩＰＬは従来のセルフナプバイアス回路
のリーク電流よりも小さい、従って、！ｏの値は従来よ
り小さくでよ（１発振回路を小型化することができ。
ェル領域１２として分離されているため、マウンシ材や
Δチャージを通してのリーク／母スが生じない、このた
め、リーク電流ＩＰＬは従来のセルフナプバイアス回路
のリーク電流よりも小さい、従って、！ｏの値は従来よ
り小さくでよ（１発振回路を小型化することができ。
高集積化を達成できる。また、Ｐフェル領械１！が完全
にマクント材ノタツケージから分離されているため意図
しない容量が付加されることは少な（なる、しかもＰフ
ェル領域１１の容量は１型半導体基板１１の不純物濃度
によって変化するのでＰフェル領域１２の容量の制御性
が良好となる。この結果、安定したパックバイアス電圧
Ｖ晶を得ることができ、半導体装置の性能を向上するこ
とができる。
にマクント材ノタツケージから分離されているため意図
しない容量が付加されることは少な（なる、しかもＰフ
ェル領域１１の容量は１型半導体基板１１の不純物濃度
によって変化するのでＰフェル領域１２の容量の制御性
が良好となる。この結果、安定したパックバイアス電圧
Ｖ晶を得ることができ、半導体装置の性能を向上するこ
とができる。
なお、上記実施例ではセルフチプバイアス回路を形成す
るチャージ−ンプ回路、ＯＲ発振回路ともに島状のＰフ
ェル頷斌１２に設けたが。
るチャージ−ンプ回路、ＯＲ発振回路ともに島状のＰフ
ェル頷斌１２に設けたが。
ＯＩＬ発振回路はＰフェル領域１２に設けなくともよい
。
。
また、基板１１の電位をＶａａに固定する場合。
電位を基板１１裏面から与えてもよい。
発明の効果
本発明によれば、安定した〕櫂ツクバイアス電圧を得る
ことができ、高連動作化、高性能化及び高密度化を達呟
し得る半導体装置を提供できるものである。
ことができ、高連動作化、高性能化及び高密度化を達呟
し得る半導体装置を提供できるものである。
第１図（ａ）は従来のセルフナプバイアス回路の要部を
示す断面図、同図（ｂ）は同回路の等価回路図、第２図
（ａ）は本発明の実施例におけるセルフナブ／譬イアス
回路の要部を示す断面図、同図（ｂ）は同回路の等価回
路図である。 １１・・・脆型半導体基板、１２・・・Ｐフェル領域、
１１．１４．Ｉｓ、１ｇ−ｎ＋型不純物層、１７・＋ａ
Ｐ 型不純物層、ＩＩ、ＩＩ・・・ダート絶縁膜。 ２０．１１・・・ｒ−）電極、２１・・・ＯＲ発振回路
。
示す断面図、同図（ｂ）は同回路の等価回路図、第２図
（ａ）は本発明の実施例におけるセルフナブ／譬イアス
回路の要部を示す断面図、同図（ｂ）は同回路の等価回
路図である。 １１・・・脆型半導体基板、１２・・・Ｐフェル領域、
１１．１４．Ｉｓ、１ｇ−ｎ＋型不純物層、１７・＋ａ
Ｐ 型不純物層、ＩＩ、ＩＩ・・・ダート絶縁膜。 ２０．１１・・・ｒ−）電極、２１・・・ＯＲ発振回路
。
Claims (4)
- （１）１１１１導電型の半導体基板と、皺半導体基板に
設けられた１１１２導電型の島領域と、少な（とも該島
領域に形成されたチャージポンプ回路を有するセルフサ
ブバイアス回路とを具備したことを特徴とする半導体装
置。 - （２） セルフサブバイアス回路がチャージ４フフ回
路とＣＲ発振回路とからなることを特徴とする特許請求
の範１１Ｉ１１項記載の半導体装置。 - （３） チャージポンプ回路が整流素子として用いる
エンハンスメンＦ型ＭＯ８）ランジメタ３個からなるこ
とを特徴とする特許請求の範囲第２項記載の半導体装置
。 - （４）ＣＲ発擢回路がＭＯＳキャＡシタｙス及びデイゾ
レツシ曹ン型ＭＯ８）ランジスタの抵抗からなるＣＲ逼
れ回路とルΦイン／４−夕とからなることを特徴とする
特許請求の範囲第２項記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP469882A JPS58122766A (ja) | 1982-01-14 | 1982-01-14 | 半導体装置 |
| DE8282112096T DE3278526D1 (en) | 1982-01-14 | 1982-12-29 | A semiconductor device having a back-gate bias generator |
| EP19820112096 EP0084177B1 (en) | 1982-01-14 | 1982-12-29 | A semiconductor device having a back-gate bias generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP469882A JPS58122766A (ja) | 1982-01-14 | 1982-01-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58122766A true JPS58122766A (ja) | 1983-07-21 |
Family
ID=11591103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP469882A Pending JPS58122766A (ja) | 1982-01-14 | 1982-01-14 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0084177B1 (ja) |
| JP (1) | JPS58122766A (ja) |
| DE (1) | DE3278526D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6164148A (ja) * | 1984-09-06 | 1986-04-02 | Nec Corp | 半導体装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266656A (ja) * | 1985-09-19 | 1987-03-26 | Toshiba Corp | 基板電位生成回路 |
| KR100496362B1 (ko) * | 1995-07-11 | 2006-05-02 | 텍사스 인스트루먼츠 인코포레이티드 | 기판트리거된래터럴npn을이용한집적esd보호회로 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7212509A (ja) * | 1972-09-15 | 1974-03-19 | ||
| JPS5593252A (en) * | 1979-01-05 | 1980-07-15 | Mitsubishi Electric Corp | Substrate potential generating apparatus |
| JPS5619676A (en) * | 1979-07-26 | 1981-02-24 | Fujitsu Ltd | Semiconductor device |
| US4559548A (en) * | 1981-04-07 | 1985-12-17 | Tokyo Shibaura Denki Kabushiki Kaisha | CMOS Charge pump free of parasitic injection |
-
1982
- 1982-01-14 JP JP469882A patent/JPS58122766A/ja active Pending
- 1982-12-29 DE DE8282112096T patent/DE3278526D1/de not_active Expired
- 1982-12-29 EP EP19820112096 patent/EP0084177B1/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6164148A (ja) * | 1984-09-06 | 1986-04-02 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3278526D1 (en) | 1988-06-23 |
| EP0084177A2 (en) | 1983-07-27 |
| EP0084177B1 (en) | 1988-05-18 |
| EP0084177A3 (en) | 1985-04-10 |
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