KR0139873B1 - 반도체 집적회로장치 - Google Patents

반도체 집적회로장치

Info

Publication number
KR0139873B1
KR0139873B1 KR1019940016270A KR19940016270A KR0139873B1 KR 0139873 B1 KR0139873 B1 KR 0139873B1 KR 1019940016270 A KR1019940016270 A KR 1019940016270A KR 19940016270 A KR19940016270 A KR 19940016270A KR 0139873 B1 KR0139873 B1 KR 0139873B1
Authority
KR
South Korea
Prior art keywords
well
type
input terminal
input
impurity region
Prior art date
Application number
KR1019940016270A
Other languages
English (en)
Other versions
KR950004452A (ko
Inventor
시게토 미즈카미
Original Assignee
사토 후미오
가부시키가이샤 도시바
오카모토 세이시
도시바 마이크로 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사토 후미오, 가부시키가이샤 도시바, 오카모토 세이시, 도시바 마이크로 일렉트로닉스 가부시키가이샤 filed Critical 사토 후미오
Publication of KR950004452A publication Critical patent/KR950004452A/ko
Application granted granted Critical
Publication of KR0139873B1 publication Critical patent/KR0139873B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Protection Of Static Devices (AREA)

Abstract

본 발명은, 입력보호특성이 높은 보호회로를 구비한 반도체 집적회로장치를 제공하기 위한 것이다.
본 발명은, p형 반도체기판의 표면에 형성된 n형 매립층(12)과, 매립층(12) 위에 형성된 에피택셜층, 이 에피텍셜층내에 형성된 p형 웰(16), 에피텍셜층내에 형성되는 웰(16)과 전기적으로 분리된 p형 웰(18)및 , 웰(16)에 있어서 일단이 접지되면서 타단이 입력단자(36)에 접속됨과 더불어 게이트가 입력단자(36)에 접속된 MOS형 트랜지스터(102) 및 , 웰(18)내에 있어서 접지된 p형 불순물(26)을 구비하고, 입력단자(36)에 서지전압이 인가될 때 웰(18)내의 불순물영역(27)과, 매립층(12), 웰(16)내의 드레인영역(25) 및, 입력단자(36)와의 사이에 전류가 흐르는 경로(Q1,R2,Q2)가 성립한다.

Description

반도체 집적회로장치
제1도는 본 발명의 1실시예에 따른 반도체 집적회로장치의 소자구성을 나타낸 종단면도
제 2도는 같은 반도체 집적회로장치에 있어서, 입력단자에 부(負) 서지(surge)전압이 인가되었을 때에 새롭게 형성되는 전류경로를 나타낸 종단면도
제3도는 같은 반도체 집적회로장치를 반도체기판상에 형성하는 수순을 나타낸 소자의 종단면도
제4도는 같은 반도체 직접회로장치의 회로구성을 나타낸 회로도
제5도는 종래의 반도체 집적회로 장치의 소자구성을 나타낸 종단면도이다.
*도면의 주요부분에 대한 부호의 설명
11:p형 반도체기관 12:n+형 배립층
13,14:p형 매립층 15,17,19:n웰
16,18,20:p웰 21,26:p+형불순물 영역
22,27,34:소오스영역 23,28,32:게이트전극
24,29,33:게이트 산화막 25,30,31:드레인 영역
35:n+형 불순물 영역 101:입력단자
Q1,Q2:npn형 바이폴라 트랜지스터 105:출력단자
R1,R2,R3:저항
[산업상의 이용분야]
본 발명은 반도체 집적회로장치에 관한 것으로, 특히 입력회로를 갖춘 반도체 직접회로장치에 관한 것이다 .
[종래의 기술 및 그 문제점]
종래의 입력보호회로와 내부회로의 초단부분의 구성을 제4도에 나타낸다. 외부로부터 신호가 압력되는 입력단자(101)와, 내부회로중의 초단에 상당하는 P채널 트랜지스터(103)및 N채널 트랜지스터(104)로 이루어진 인버터(INV11)의 입력단자를 접속하는 노드(N11)에 입력보호회로로서 N채널 트랜지스터(102)가 배치되어 있다. 이 N채널 트랜지스터(102)의 소오스는 노드(N11)에 접속되고, 게이트 및 드레인은 접지되어 있다. 또한, N채널 트랜지스터(102 및 104)의 기판단자에는 도시되어 있지 않은 기판 바이어스 회로로부터 기판 바이어스전압이 공급되고 있다. 그리고, 인번터(INV11)의 출력단자(105)에는 도시되지 않은 내부회로의 후단부분이 접속되어 있다.
이와 같은 입력보호용의 N채널 트렌지스터(102)와 인버터(INV11)를 반도체기관상에 형성한 경우의 종단면 구조를 제5도에 나타낸다.
p형 반도체기관(111)상에 N채널 트랜지스터(102)를 구성하는 소오스영역(114;n+형 불순물 영역)과, 드레인영역(113;n+형 불순물 영역), 게이트 산화막(125)및, 게이트전극(126)이 형성되어 있다.
또한 , 인버터(INV11)의 N채널 트랜지스터(104)를 구성하는 드레인영역(116;n+형 불순물 영역)과, 소오스 영역(115;n+형 불순물 영역), 게이트 산화막(127)및, 게이트 전극(128)이 형성되어 있고 , P채널 트랜지스터(103)를 구성하는 소오스,영역(121;p+형 불순물 영역)과, 드레인영역(118;p+형 불순물 영역), 게이트 산화막(119)및 게이트전극(120)이 n형 웰(117)내에 형성되어 있다. 이 n형 웰 (117)내에는 전원전압(VCC)단자에 접속된 n+형 불순물 영역(122)이 형성되어 있다. 또한, 드레인 영역(116및 118)은 출력단자(105)에 접속되어 있다.
이와 같은 구성을 갖춘 회로에 있어서, 입력단자(101)에 부의 서지전압이 입력된 경우를 생각한다. 입력보호용의 N채널 트랜지스터(102)는 입력단자(101)에 접속된 소오스영역(114)의 전위와, 접속단자에 접속된 드레인영역(113)및 ,게이트 전극(126)전위의 전위차가 임계치전압 이상으로 된 경우에 접지단자로부터 입력단자(101)의 방향으로 전류가 흐른다. 이와같이, 부의 서지전압이 입력단의 인버터(INV11)로 입력되는 사태가 회피되어 내부회로가 보호된다.
여기서 인버터(INV11)의 게이트 산화막(119 및 127)에 부의 서지전압이 인가되었을 때의 내량은 게이트 내압과, 입력보호회로로서의 N채널 트랜지스터(102)의 전류특성에 의해 결정된다.
따라서, N채널 트랜지스터(102)의 전류구동능력을 높게 설정하면, 입력보호특성은 향상된다. 그러나, 전류구동능력을 높게 하고자하여 트랜지스터의 폭(W)을 크게 하려고 해도 입력용량을 크게 하지 않도록 할 필요가 있기 때문에 제약을 받는다. 또한, 트랜지스터(102)의 길이(L)를 짧게 하면 입력보호회로로서의 트랜지스터(102) 자신이 내압이 악화되고, 결과적으로 입력내압의 향상을 초래하지 않는다.
이상과 같은 이유로 종래의 입력보호회로는 충분히 입력보호특성을 향상시킬 수 없었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 높은 입력보호특성을 갖춘 보호회로를 구비한 분도체 집적회로장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 집적회로 장치는, 1도전형의 반도체기판 표면부분에 형성된 역도전형의 매립층과, 이 매립층의 위에 형성된 반도체층, 이 반도체층내에 형성된 1도전형의 제1웰, 상기 반도층내에 형성되면서, 상기 제1웰과는 전기적으로 분리된 1도전형의 제2웰, 상기 제1웰내에 있어서 일단이 접지되고, 타단이 외부로부터 신호가 입력되는 입력단자에 접속되며, 게이트가 접지된 역도전형의 MOS형 트랜지스터 및 , 상기 제2웰내에 있어서 접지된 역도전형의 불순물 영역을 구비하고, 상기 입력단자에 서지전압이 인가될 때, 상기 제2웰내의 불순물영역과, 상기 매립층 및, 상기 제1웰내의 상기 타단과 상기 입력 단자와의 사이에 전류가 흐르는 경로가 성립하는 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 입력단자에 서지전압이 인가될 때 MOS형 트랜지스터뿐만 아니라 제2웰내의 불순물영역과, 매립층 및, 제1웰내의 다른 단과 입력 단자의 사이에 전류가 흐르는 경로가 성립하기 때문에 서지전압에 대해 보호특성이 향상된다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 1실시예를 상세히 설명한다. 본 실시예에 의한 반도체 집적회로장치의 회로도는 제4도에 나타낸 것과 동일하며, 기관상에 형성된 소자구조가 종래의 것과 다르다.
먼저, 제3도(a)에 나타낸 바와 같이, p형 반도체기관(11)상에 불순물 확산법을 이용해서 n형 매립층(12)을 형성하고, 제3도(b)와 같이 n형 매립층(12)상에 기상성장법에 의해 에피택셜(epitaxial)층(71)을 형성하며, 이 에피택셜층(71)내에 p형 또는 n형 불순물을 주입하여 확산시켜 p형 웰(16)과 n형 웰(17), p형 웰(16)및 n형 웰(19)을 각각 형성한다.
다음에 이와 같이 하여 형성한 p 또는 N형 웰내에 입력보호용의 트랜지스터(102)와, 입력초단의 인버터(INV11)가 형성된 본 실시예에 따른 반도체 집적회로 장치의 종단면 구조를 제1도에 나타낸다.
상기한 바와 같이 해서 형성된 에피택셜층내에 입력보호용의 p형 웰(16)과, 입력초단용의 인버터(INV11)를 형성하기 위한 p형 웰(18)및 n형 웰(19)이 형성되어 있다. 여기서, p형 웰(16과 18)의 사이에는 n형 웰(17)이 형성되고, 더욱이 p형 웰(16)에 인접해 n형 웰(15)이 형성되며, n형 웰(19)에 인접하여 p형 웰(20)이 형성되어 있다.
p형 웰(16)의 표면에 입력보호용의 N채널 트랜지스터(102)를 구성하는 소오스영역(25;n+형 분순물 영역), 게이트 산화막(24)및, 게이트 전극(23)이 형성되고 도욱이 기판 바이어스전압(VBB)이 인가되는 P+형 불순물 영역(21)이 형성되며, 소오스영역(25)은 입력단자(101)에 접속되어 있다.
p형 웰(18)의 표면에 입력초단의 인버터(INV11)의 N채널 트랜지스터(104)를 구성하는 드레인영역(30;n+형 불순물영역)과, 소오스영역(27;n+형 불순물영역) 게이트 산화막(29)및, 게이트 전극(28)이 형성되고, 더욱이 기판 바이어스전압(VBB)이 인가되는 p+형 불순물영역(26)이 형성되며, 게이트전극(28)은 입력단자(101)에 접속되고, 소오스 영역(27)은 접지되며, 드레인영역(25)은 출력단자(105)에 접속되어 있다.
n형 웰(19)의 표면에 입력초단 인버터(INV11)의 P채널 트랜지스터(103)을 구성하는 드레인영역(31;p+형 불순물영역)과, 소오스영역(34;p+형 불순물영역), 게이트산화막(33)및 게이트 전극(32)이 형성되고, 더욱이 전원전압(VCC)이 인가되는 n+형 불순물영역(35)이 형성되며, 게이트전극(32)은 입력단자(101)에 접속되고, 소오스영역(34)은 전원전압(VCC)단자에 접속되며, 드레인영역(31)은 출력단자(105)에 접속되어 있다.
이와 같이 단면 구조를 갖춘 본 실시예에 있어서, 입력단자(101)에 부의 서지 전압이 인가되었을 때 새롭게 형성되는 트랜지스터의 접속관계를 제2도에 나타낸다.
입력단자(101)에 부의 서지전압이 인가되고, 이 전압이 트랜지스터(102)의 임계치전압을 넘는 경우에는 종래의 경우와 마찬가지로 트랜지스터(102) 이외에 바이폴라 트랜지스터(Q1및 Q2)가 형성되어 전류가 흐른다. p형 웰(18)내에 있어서, 소오스영역(27;n+형 불순물영역)을 콜렉터, p+형 불순물영역(26)을 베이스, n+형 매립층(12)을 에미터로 하는 npn형 바이폴라 트랜지스터(Q1)가 형성된다. 여기서 베이스 저항을 R3로 한다.
n+형 매립층(12)을 콜랙터, p형 웰(16)을 베이스, 드레인영역(25;n+형 불순물 영역)을 에미터로 하는 npn형 트랜지스터(Q2)가 형성된다. 여기서, 바이폴라 트랜지스터(Q1)의 에미터와, 바이폴라 트랜지스터(Q2)의 콜렉터의 사이에는 저항(R2)이 존재하고, 도한 트랜지스터(Q2)의 베이스저항을 R1으로 한다.
이와 같은 트랜지스터(Q1및 Q2)가 새롭게 형성되는 것에 의해 접지단자로부터 바이폴라 트랜지스터(Q1)의 소오스영역(27)과, n+형 매립층(12), 바이폴라 트랜지스터(Q2)의 드레인영역(25) 및, 입력단자(101)를 매개로 서지전류가 흐르는 경로가 성립한다. 이 결과, 트랜지스터(102)뿐만 아니라, 트랜지스터(Q1 및 Q2)에 의한 경로를 통해 서지전류가 흐르기 때문에 종래의 경우보다도 큰폭으로 입력보호특성이 향상된다
상기한 실시예는 1례로서, 본 발명을 한정하는 것은 아니다. 예컨대, 도전형에 관해서는 실시예에 나타낸 것을 모두 반전시킨 것이어도 된다.
한편, 본원 청구범위의 각 구성요소에 병기한 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 입력단자에 서지전압이 인가되었을 경우 입력보호회로로서 배치된 MOS형 트랜지스터뿐만 아니라 제2웰내의 불순물영역과, 매립층, 제1웰내에 있어서 입력단자에 접속된 단자, 입력단자와의 사이에 전류가 흐르는 경로가 성립하기 때문에 서지전압에 대한 보호특성을 향상시킬 수 있다.

Claims (1)

1도전형의 반도체기판(11) 표면부분에 형성된 역도전형의 매립층(12)과, 이매립층(12) 위에 형성된 반도체층, 이 반도체층내에 형성된 1도전형의 제1웰(16), 상기 반도체층내에 형성되면서 상기 제1웰과는 전기적으로 분리된 1도전형의 제2웰(18)상기 제1웰(16)내에 있어서 일단이 접속되고, 타단이 외부로부터 신호가 입력되는 입력단자(101)에 접속되며, 게이트가 접지된 역도전형의 MOS형 트랜지스터(102)및, 상기 제2웰내에 있어서 접지된 역도전형의 불순물영역(27)을 구비하고, 상기 입력단자에 서지전압이 인가되었을 때 상기 제2웰내의 상기 불순물영역과, 상기 매립층 및, 상기 제1웰내의 상기 타단과 상기 입력단자와의 사이에 전류가 흐르는 경로가 성립하는 것을 특징으로 하는 반도체 집적회로 장치.
KR1019940016270A 1993-07-07 1994-07-07 반도체 집적회로장치 KR0139873B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-168053 1993-07-07
JP16805393A JP3246807B2 (ja) 1993-07-07 1993-07-07 半導体集積回路装置

Publications (2)

Publication Number Publication Date
KR950004452A KR950004452A (ko) 1995-02-18
KR0139873B1 true KR0139873B1 (ko) 1998-08-17

Family

ID=15860963

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940016270A KR0139873B1 (ko) 1993-07-07 1994-07-07 반도체 집적회로장치

Country Status (3)

Country Link
US (1) US5581103A (ko)
JP (1) JP3246807B2 (ko)
KR (1) KR0139873B1 (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3406949B2 (ja) * 1995-01-31 2003-05-19 キヤノン株式会社 半導体集積回路装置
JPH0951078A (ja) * 1995-05-29 1997-02-18 Mitsubishi Electric Corp 半導体記憶装置および半導体装置
JPH098075A (ja) * 1995-06-23 1997-01-10 Toshiba Corp 半導体装置
US5903034A (en) * 1995-09-11 1999-05-11 Hitachi, Ltd. Semiconductor circuit device having an insulated gate type transistor
US5793069A (en) * 1996-06-28 1998-08-11 Intel Corporation Apparatus for protecting gate electrodes of target transistors in a gate array from gate charging by employing free transistors in the gate array
JPH1074843A (ja) * 1996-06-28 1998-03-17 Toshiba Corp 多電源集積回路および多電源集積回路システム
JPH10223775A (ja) * 1997-01-31 1998-08-21 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
TW329049B (en) * 1997-02-24 1998-04-01 Winbond Electronics Corp The circuit for preventing latch-up the multi-power-on IC
JP3557510B2 (ja) * 1997-06-30 2004-08-25 沖電気工業株式会社 半導体装置
US6107672A (en) * 1997-09-04 2000-08-22 Matsushita Electronics Corporation Semiconductor device having a plurality of buried wells
JP4330183B2 (ja) * 1997-09-30 2009-09-16 株式会社ルネサステクノロジ 半導体記憶装置
JP4295370B2 (ja) * 1998-07-02 2009-07-15 Ｏｋｉセミコンダクタ株式会社 半導体素子
JP3244065B2 (ja) * 1998-10-23 2002-01-07 日本電気株式会社 半導体静電保護素子及びその製造方法
JP3337130B2 (ja) * 1999-01-25 2002-10-21 日本電気株式会社 半導体装置
US6411480B1 (en) 1999-03-01 2002-06-25 International Business Machines Corporation Substrate pumped ESD network with trench structure
JP3317345B2 (ja) 1999-07-23 2002-08-26 日本電気株式会社 半導体装置
US6245609B1 (en) * 1999-09-27 2001-06-12 Taiwan Semiconductor Manufacturing Company High voltage transistor using P+ buried layer
DE10134178B4 (de) 2001-07-13 2006-09-21 Infineon Technologies Ag Halbleiterspeicher mit mehreren Speicherzellenfeldern
US6664608B1 (en) * 2001-11-30 2003-12-16 Sun Microsystems, Inc. Back-biased MOS device
US20030162360A1 (en) * 2002-02-25 2003-08-28 Beasom James D. Reduced mask count buried layer process
TW536802B (en) * 2002-04-22 2003-06-11 United Microelectronics Corp Structure and fabrication method of electrostatic discharge protection circuit
DE10223950B4 (de) * 2002-05-29 2005-08-11 Infineon Technologies Ag MOS-Leistungstransistor
TW548823B (en) * 2002-07-25 2003-08-21 Winbond Electronics Corp ESD protection device coupled between a first high power line and a second high power line
US6870228B2 (en) * 2002-08-07 2005-03-22 Broadcom Corporation System and method to reduce noise in a substrate
DE10255115B3 (de) * 2002-11-26 2004-07-15 Infineon Technologies Ag Ansteuerschaltung für eine Zündpille eines Fahrzeugrückhaltesystems
CN100442516C (zh) * 2002-11-29 2008-12-10 株式会社东芝 半导体集成电路装置及使用它的电子卡
JP4318511B2 (ja) * 2003-08-26 2009-08-26 三洋電機株式会社 昇圧回路
JP2005142321A (ja) * 2003-11-06 2005-06-02 Nec Electronics Corp 半導体集積回路装置およびその製造方法
US7723803B2 (en) * 2005-03-07 2010-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Bipolar device compatible with CMOS process technology
US8450672B2 (en) * 2009-06-30 2013-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensors formed of logic bipolar transistors
US9076863B2 (en) * 2013-07-17 2015-07-07 Texas Instruments Incorporated Semiconductor structure with a doped region between two deep trench isolation structures
JP6034268B2 (ja) * 2013-09-13 2016-11-30 株式会社東芝 半導体装置
US9793258B1 (en) * 2016-11-04 2017-10-17 United Microelectronics Corp. Electrostatic discharge device
US10262986B2 (en) 2017-06-13 2019-04-16 United Microelectronics Corp. Protection device and method for fabricating the protection device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148255A (en) * 1985-09-25 1992-09-15 Hitachi, Ltd. Semiconductor memory device
US5181091A (en) * 1988-04-29 1993-01-19 Dallas Semiconductor Corp. Integrated circuit with improved protection against negative transients

Also Published As

Publication number Publication date
JPH0729987A (ja) 1995-01-31
JP3246807B2 (ja) 2002-01-15
KR950004452A (ko) 1995-02-18
US5581103A (en) 1996-12-03

Similar Documents

Publication Publication Date Title
KR0139873B1 (ko) 반도체 집적회로장치
US4672584A (en) CMOS integrated circuit
US4617482A (en) Complementary type MOS field-effect transistor circuit provided with a gate protection structure of small time constant
JP2959528B2 (ja) 保護回路
US4609931A (en) Input protection MOS semiconductor device with zener breakdown mechanism
US5045716A (en) Integrated circuit in complementary circuit technology comprising a substrate bias voltage generator
US5061981A (en) Double diffused CMOS with Schottky to drain contacts
KR100286842B1 (ko) 역전압 보호 회로를 구비한 파워 디바이스
TWI784502B (zh) 靜電放電防護電路
JP3320872B2 (ja) Ｃｍｏｓ集積回路装置
KR100379286B1 (ko) 보호 회로를 구비한 반도체 장치
KR100276495B1 (ko) 상보형 금속 산화물 반도체(cmos) 기술의 집적 전자 회로용 극성 반전 보호 장치
US6642120B2 (en) Semiconductor circuit
US5497011A (en) Semiconductor memory device and a method of using the same
KR100196734B1 (ko) 큰 기판 접촉 영역을 갖는 반도체 장치
KR100435807B1 (ko) 정전방전 보호 회로용 반도체 제어 정류기
JPH044755B2 (ko)
US5276371A (en) Output buffer having high resistance against electrostatic breakdown
JPS6135635B2 (ko)
JPS5819137B2 (ja) 相補型ｍｏｓトランジスタ
JPS5931864B2 (ja) 相補型絶縁ゲ−ト半導体回路
KR100226741B1 (ko) 정전기보호회로
JPH0471274A (ja) 半導体集積回路
JP2979716B2 (ja) Ｃｍｏｓ集積回路
KR0165384B1 (ko) 반도체 장치의 정전기 보호구조

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030228

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee