JP3337130B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3337130B2 JP3337130B2 JP01543899A JP1543899A JP3337130B2 JP 3337130 B2 JP3337130 B2 JP 3337130B2 JP 01543899 A JP01543899 A JP 01543899A JP 1543899 A JP1543899 A JP 1543899A JP 3337130 B2 JP3337130 B2 JP 3337130B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- well
- wiring
- well region
- type well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 61
- 239000000758 substrate Substances 0.000 claims description 70
- 238000009792 diffusion process Methods 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 14
- 230000001681 protective effect Effects 0.000 claims description 2
- 230000006378 damage Effects 0.000 description 17
- 239000012535 impurity Substances 0.000 description 16
- 238000005468 ion implantation Methods 0.000 description 10
- 238000002513 implantation Methods 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 238000002474 experimental method Methods 0.000 description 3
- 238000004380 ashing Methods 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、更に詳細には、プラズマダメージを確実に防止でき
る保護回路を備え、しかも高集積度を達成できる構成を
備えた半導体装置に関するものである。
し、更に詳細には、プラズマダメージを確実に防止でき
る保護回路を備え、しかも高集積度を達成できる構成を
備えた半導体装置に関するものである。
【０００２】
【従来の技術】ＭＯＳトランジスタの製造過程では、プ
ラズマＣＶＤ法によるＣＶＤ膜の成膜、層間絶縁膜を貫
通するコンタクトホールのプラズマエッチング法による
開口、プラズマエッチング法による配線層のパターニン
グ、プラズマアッシング法によるエッチングマスクの除
去等の種々のプラズマ加工／処理が、基板に施されてい
る。プラズマ加工／処理の際には、電荷が、プラズマの
生成に関連して基板上のプラズマ空間に発生し、基板上
の配線等の露出した導体部分を介して基板に収集され、
蓄積し、放電する。この現象はアンテナ効果と呼ばれ、
アンテナ効果をもたらす配線は、配線アンテナと呼ばれ
ている。その結果、蓄積した電荷の放電に起因するダメ
ージが、ＭＯＳトランジスタの構成要素、特に素子微細
化に伴い薄膜化したゲート酸化膜に発生し、トランジス
タ特性を劣化させる。通常、この種のダメージは、プラ
ズマダメージと総称されている。
ラズマＣＶＤ法によるＣＶＤ膜の成膜、層間絶縁膜を貫
通するコンタクトホールのプラズマエッチング法による
開口、プラズマエッチング法による配線層のパターニン
グ、プラズマアッシング法によるエッチングマスクの除
去等の種々のプラズマ加工／処理が、基板に施されてい
る。プラズマ加工／処理の際には、電荷が、プラズマの
生成に関連して基板上のプラズマ空間に発生し、基板上
の配線等の露出した導体部分を介して基板に収集され、
蓄積し、放電する。この現象はアンテナ効果と呼ばれ、
アンテナ効果をもたらす配線は、配線アンテナと呼ばれ
ている。その結果、蓄積した電荷の放電に起因するダメ
ージが、ＭＯＳトランジスタの構成要素、特に素子微細
化に伴い薄膜化したゲート酸化膜に発生し、トランジス
タ特性を劣化させる。通常、この種のダメージは、プラ
ズマダメージと総称されている。
【０００３】ここで、図１に示すｎＭＯＳトランジスタ
１０を例に挙げてプラズマダメージの問題を説明する。
図１は、ｎＭＯＳトランジスタの構成を示す模式的基板
断面図である。ｎＭＯＳトランジスタ１０では、図１に
示すように、ｐ型基板１２上に、ＭＯＳトランジスタ形
成領域としてｐウエル１４が形成されている。ｐウエル
１４内にはｎ+ 拡散領域（ソース／ドレイン領域）１６
Ａ、Ｂが形成され、更に、ゲート酸化膜１８を介してゲ
ート電極２０がｐウエル１４上に形成されている。ま
た、ゲート電極２０上には層間絶縁膜２２が成膜されて
いる。
１０を例に挙げてプラズマダメージの問題を説明する。
図１は、ｎＭＯＳトランジスタの構成を示す模式的基板
断面図である。ｎＭＯＳトランジスタ１０では、図１に
示すように、ｐ型基板１２上に、ＭＯＳトランジスタ形
成領域としてｐウエル１４が形成されている。ｐウエル
１４内にはｎ+ 拡散領域（ソース／ドレイン領域）１６
Ａ、Ｂが形成され、更に、ゲート酸化膜１８を介してゲ
ート電極２０がｐウエル１４上に形成されている。ま
た、ゲート電極２０上には層間絶縁膜２２が成膜されて
いる。
【０００４】ところで、層間絶縁膜２２を成膜した後
に、層間絶縁膜２２を貫通するコンタクトホールをプラ
ズマエッチング法により開口し、コンタクトホールを開
口した後で、コンタクトホール開口用エッチングマスク
をプラズマアッシング処理により除去し、層間絶縁膜２
２上に堆積した金属膜をプラズマエッチング法によりパ
ターニングして配線を形成する等のプラズマ加工／処理
工程が、多数回にわたり実施される。プラズマ加工／処
理の際には、プラズマ光と共に多量の電荷が基板上のプ
ラズマ空間に発生する。プラズマ空間に発生した電荷
は、ゲート電極２０又はこれに接続している導体のアン
テナ効果によりゲート電極２０内に蓄積され、蓄積電荷
が所定電荷量以上になると、放電現象によりｐ型基板１
２側に流れる。そして、放電現象の際に、ゲート酸化膜
１８に損傷が発生する。また、ゲート電極２２上に層間
絶縁膜２４を成膜する際に、プラズマＣＶＤ法によりＣ
ＶＤ膜を成膜する際にも同じ問題がある。
に、層間絶縁膜２２を貫通するコンタクトホールをプラ
ズマエッチング法により開口し、コンタクトホールを開
口した後で、コンタクトホール開口用エッチングマスク
をプラズマアッシング処理により除去し、層間絶縁膜２
２上に堆積した金属膜をプラズマエッチング法によりパ
ターニングして配線を形成する等のプラズマ加工／処理
工程が、多数回にわたり実施される。プラズマ加工／処
理の際には、プラズマ光と共に多量の電荷が基板上のプ
ラズマ空間に発生する。プラズマ空間に発生した電荷
は、ゲート電極２０又はこれに接続している導体のアン
テナ効果によりゲート電極２０内に蓄積され、蓄積電荷
が所定電荷量以上になると、放電現象によりｐ型基板１
２側に流れる。そして、放電現象の際に、ゲート酸化膜
１８に損傷が発生する。また、ゲート電極２２上に層間
絶縁膜２４を成膜する際に、プラズマＣＶＤ法によりＣ
ＶＤ膜を成膜する際にも同じ問題がある。
【０００５】そこで、ゲート電極２０に蓄積した電荷を
積極的に基板側に逃がして、プラズマダメージからＭＯ
Ｓトランジスタのゲート酸化膜を保護するために、蓄積
電荷を逃がす保護素子を備えた保護回路が、従来から、
ＭＯＳトランジスタに設けてある。帯電の極性には、正
負の両方が存在するから、ＭＯＳトランジスタには、電
流方向が相互に異なる２種類の保護素子が設けてある。
積極的に基板側に逃がして、プラズマダメージからＭＯ
Ｓトランジスタのゲート酸化膜を保護するために、蓄積
電荷を逃がす保護素子を備えた保護回路が、従来から、
ＭＯＳトランジスタに設けてある。帯電の極性には、正
負の両方が存在するから、ＭＯＳトランジスタには、電
流方向が相互に異なる２種類の保護素子が設けてある。
【０００６】第１の保護素子２４は、図１に示すよう
に、ｐウエル１４と、ｎ+ 拡散領域１６とは別にｐウエ
ル１４内に形成されたｎ+ 拡散領域２６とからなる、ｎ
+ ／ｐウエル・ダイオードである。負の電荷がゲート電
極２０に帯電したときには、負の電荷が、ｎ+ ／ｐウエ
ル・ダイオード２４を介してｐ側基板１２に逃げる。
に、ｐウエル１４と、ｎ+ 拡散領域１６とは別にｐウエ
ル１４内に形成されたｎ+ 拡散領域２６とからなる、ｎ
+ ／ｐウエル・ダイオードである。負の電荷がゲート電
極２０に帯電したときには、負の電荷が、ｎ+ ／ｐウエ
ル・ダイオード２４を介してｐ側基板１２に逃げる。
【０００７】また、第２の保護素子２８は、ｐウエル１
４に隣接して形成されたｎウエル３０と、ｎウエル３０
内に形成されたｐ+ 拡散領域３２とかなるｐ+ ／ｎウエ
ル・ダイオードである。正の電荷がゲート電極２０に帯
電したときには、正の電荷が、第２の保護素子、ｐ+ ／
ｎウエル・ダイオード２８を介し、更にｎウエル３０と
ｐ側基板１２との間のｐｎ接合間リーク電流としてｐ側
基板１２に逃げる。
４に隣接して形成されたｎウエル３０と、ｎウエル３０
内に形成されたｐ+ 拡散領域３２とかなるｐ+ ／ｎウエ
ル・ダイオードである。正の電荷がゲート電極２０に帯
電したときには、正の電荷が、第２の保護素子、ｐ+ ／
ｎウエル・ダイオード２８を介し、更にｎウエル３０と
ｐ側基板１２との間のｐｎ接合間リーク電流としてｐ側
基板１２に逃げる。
【０００８】
【発明が解決しようとする課題】しかし、従来のゲート
酸化膜の保護回路は、プラズマダメージに対して十分な
保護性能を発揮せず、プラズマ加工／処理中のプラズマ
ダメージを確実に防止することが難しかった。本発明者
は、その理由が次のことにあると見い出した。ｐ側基板
上に形成した上述のｎＭＯＳトランジスタを例に上げて
説明すると、第１には、負の電荷は、ｎ+ ／ｐウエル・
ダイオード２４を介して確実にｐ側基板１２に逃がすこ
とができるものの、正の電荷が蓄積した場合に、ｐ+ ／
ｎウエル・ダイオード２８を介して十分にｐ側基板１２
に逃がすことができないことである。それは、トランジ
スタの動作時には、ｎ+ 拡散領域３４を介してＶddに接
続されるｎウエル３０が、トランジスタの製造工程で
は、ｐ型基板１２に対してフローティングの状態にある
ために、ｐ+ ／ｎウエル・ダイオード２８を流れる電流
が、ｎウエル３０とｐ型基板１２との間のｐｎ接合間リ
ーク電流、即ちｎウエル３０の面積により制限された生
成・消滅電流の電流量に依存するからである。従って、
ｎウエル３０の面積を一定値以上に大きくする必要があ
るものの、一方、ＭＯＳトランジスタの微細化に伴い、
ウエルの面積を小さくする要求も強く、双方を両立させ
ることが難しいことであった。
酸化膜の保護回路は、プラズマダメージに対して十分な
保護性能を発揮せず、プラズマ加工／処理中のプラズマ
ダメージを確実に防止することが難しかった。本発明者
は、その理由が次のことにあると見い出した。ｐ側基板
上に形成した上述のｎＭＯＳトランジスタを例に上げて
説明すると、第１には、負の電荷は、ｎ+ ／ｐウエル・
ダイオード２４を介して確実にｐ側基板１２に逃がすこ
とができるものの、正の電荷が蓄積した場合に、ｐ+ ／
ｎウエル・ダイオード２８を介して十分にｐ側基板１２
に逃がすことができないことである。それは、トランジ
スタの動作時には、ｎ+ 拡散領域３４を介してＶddに接
続されるｎウエル３０が、トランジスタの製造工程で
は、ｐ型基板１２に対してフローティングの状態にある
ために、ｐ+ ／ｎウエル・ダイオード２８を流れる電流
が、ｎウエル３０とｐ型基板１２との間のｐｎ接合間リ
ーク電流、即ちｎウエル３０の面積により制限された生
成・消滅電流の電流量に依存するからである。従って、
ｎウエル３０の面積を一定値以上に大きくする必要があ
るものの、一方、ＭＯＳトランジスタの微細化に伴い、
ウエルの面積を小さくする要求も強く、双方を両立させ
ることが難しいことであった。
【０００９】第２には、プラズマダメージを防止するた
めに必要なｎウエル３０の面積について理論的基準がな
く、従来、単に保護素子を設けるだけに止まり、保護素
子の効果を高める研究がなされていなかったことであ
る。
めに必要なｎウエル３０の面積について理論的基準がな
く、従来、単に保護素子を設けるだけに止まり、保護素
子の効果を高める研究がなされていなかったことであ
る。
【００１０】そこで、本発明の目的は、十分な素子保護
機能を備え、しかも集積度を高くできる半導体装置を提
供することである。
機能を備え、しかも集積度を高くできる半導体装置を提
供することである。
【００１１】
【課題を解決するための手段】本発明者は、十分な素子
保護機能を備え、しかも集積度を高くできる構成の保護
素子を開発するために、以下のような実験を行った。実験例 プラズマ中の電荷は、プラズマに曝されたＭＯＳトラン
ジスタのゲート配線のアンテナ効果を介してＭＯＳトラ
ンジスタ内に流入する。従って、プラズマ流入電流量は
ゲート配線の配線周囲長に依存する筈であるとの推測か
ら、ゲート配線の配線周囲長とプラズマ流入電流量との
関係を実験により求めた。
保護機能を備え、しかも集積度を高くできる構成の保護
素子を開発するために、以下のような実験を行った。実験例 プラズマ中の電荷は、プラズマに曝されたＭＯＳトラン
ジスタのゲート配線のアンテナ効果を介してＭＯＳトラ
ンジスタ内に流入する。従って、プラズマ流入電流量は
ゲート配線の配線周囲長に依存する筈であるとの推測か
ら、ゲート配線の配線周囲長とプラズマ流入電流量との
関係を実験により求めた。
【００１２】先ず、ゲート長（Ｌ）が０．３μm 、チャ
ネル幅（Ｗ）が１０μm のゲート電極仕様を有するｎＭ
ＯＳトランジスタをｐ型基板上に形成し、更に膜厚０．
５μm の配線層をプラズマエッチング法によりパターニ
ングし、ゲート電極に接続された配線を形成した。パタ
ーニングに当たり、配線層をエッチングして孤立したゲ
ート配線を形成し、更にオーバーエッチングした際のゲ
ート配線の配線周囲長とプラズマ流入電流量との関係を
測定した。プラズマによる流入電流量は、ゲート配線の
配線形状にも依存し、電子シェーディング効果と呼ばれ
る現象により配線が帯電する場合には、配線間隔が狭い
ほど帯電量が多い。そこで、本実験では、配線（アンテ
ナ部）の配線幅は０．３μm で、配線間隔は０．３μm
と０．５μm の二通りとし、それぞれについて、配線周
囲長とプラズマによる流入電流量との関係を求めた。
０．３μm は比較的狭い配線間隔の例であり、０．５μ
m はそれより広い配線間隔の例である。
ネル幅（Ｗ）が１０μm のゲート電極仕様を有するｎＭ
ＯＳトランジスタをｐ型基板上に形成し、更に膜厚０．
５μm の配線層をプラズマエッチング法によりパターニ
ングし、ゲート電極に接続された配線を形成した。パタ
ーニングに当たり、配線層をエッチングして孤立したゲ
ート配線を形成し、更にオーバーエッチングした際のゲ
ート配線の配線周囲長とプラズマ流入電流量との関係を
測定した。プラズマによる流入電流量は、ゲート配線の
配線形状にも依存し、電子シェーディング効果と呼ばれ
る現象により配線が帯電する場合には、配線間隔が狭い
ほど帯電量が多い。そこで、本実験では、配線（アンテ
ナ部）の配線幅は０．３μm で、配線間隔は０．３μm
と０．５μm の二通りとし、それぞれについて、配線周
囲長とプラズマによる流入電流量との関係を求めた。
０．３μm は比較的狭い配線間隔の例であり、０．５μ
m はそれより広い配線間隔の例である。
【００１３】配線層のプラズマエッチングでは、１μm
厚さのフォトレジスト膜をエッチングマスクとし、エッ
チングガスにはＢＣｌ3 （３塩化ホウ素）とＣｌ2 （塩
素ガス）を用い、高密度プラズマエッチング法によりエ
ッチングした。プラズマ流入電流量は、プラズマエッチ
ングによるトランジスタ特性の変動量を、電気的ストレ
ス印加による変動量と比較して求めた。本実験の結果、
プラズマによる流入電流量（ｎＡ）は、図６に示すよう
に、配線周囲長（μm ）に実質的に比例して増大するこ
とが判った。尚、本明細書で、配線周囲長、又はアンテ
ナ周囲長とは、配線経路に沿って配線された配線の周囲
長さの総和であって、 配線周囲長（アンテナ周囲長）＝配線長さ×２＋配線幅
×２ で算出される値である。
厚さのフォトレジスト膜をエッチングマスクとし、エッ
チングガスにはＢＣｌ3 （３塩化ホウ素）とＣｌ2 （塩
素ガス）を用い、高密度プラズマエッチング法によりエ
ッチングした。プラズマ流入電流量は、プラズマエッチ
ングによるトランジスタ特性の変動量を、電気的ストレ
ス印加による変動量と比較して求めた。本実験の結果、
プラズマによる流入電流量（ｎＡ）は、図６に示すよう
に、配線周囲長（μm ）に実質的に比例して増大するこ
とが判った。尚、本明細書で、配線周囲長、又はアンテ
ナ周囲長とは、配線経路に沿って配線された配線の周囲
長さの総和であって、 配線周囲長（アンテナ周囲長）＝配線長さ×２＋配線幅
×２ で算出される値である。
【００１４】また、ｐ+ ／ｎウエル・ダイオードとｐ型
基板とからなる、正の電荷蓄積に対する保護回路では、
前述のように、ｎウエルがｐ型基板に対してフローティ
ング（浮遊状態）であるから、ｐ+ ／ｎウエル・ダイオ
ードを流れる電流量は、ｎウエルとｐ型基板との間の逆
方向リーク電流量により規定され、ｐｎ接合間リーク電
流量（ｎＡ）は、図７に示すように、ｎウエルの面積
（μm 2 ）に比例して増大する。
基板とからなる、正の電荷蓄積に対する保護回路では、
前述のように、ｎウエルがｐ型基板に対してフローティ
ング（浮遊状態）であるから、ｐ+ ／ｎウエル・ダイオ
ードを流れる電流量は、ｎウエルとｐ型基板との間の逆
方向リーク電流量により規定され、ｐｎ接合間リーク電
流量（ｎＡ）は、図７に示すように、ｎウエルの面積
（μm 2 ）に比例して増大する。
【００１５】ＭＯＳトランジスタを破壊から保護するた
めには、プラズマ流入電流を全て保護回路を介してｐ型
基板に逃がせば良い。そのためには、図６に基づいて、
配線周囲長からプラズマ流入電流量を求め、そのプラズ
マ流入電流量を流すのに必要なｎウエル面積を図７から
求め、求めた面積のｎウエルを形成すれば、プラズマダ
メージを防止できる保護回路を形成することができる。
めには、プラズマ流入電流を全て保護回路を介してｐ型
基板に逃がせば良い。そのためには、図６に基づいて、
配線周囲長からプラズマ流入電流量を求め、そのプラズ
マ流入電流量を流すのに必要なｎウエル面積を図７から
求め、求めた面積のｎウエルを形成すれば、プラズマダ
メージを防止できる保護回路を形成することができる。
【００１６】以上のことを数式化すれば、 ｎウエル面積（μm 2 ）≧配線周囲長（μm ）／Ｋ （１） となる。ここで、Ｋは、図６の直線の傾きと図７の直線
の傾きとから決まる値であって、 配線間隔が０．３μm のとき、Ｋ＝７５ 配線間隔が０．５μm のとき、Ｋ＝１２５ である。すなわち、Ｋの値は、配線間隔Ｄに比例してお
り、配線間隔をマイクロメートル単位で表現すれば、Ｋ
＝２５０Ｄとなる。図６の直線の傾きは配線間隔やプラ
ズマ状態の関数であり、図７の直線の傾きはｐｎ接合間
リーク電流の強度を示し、プラズマプロセス時の基板温
度、プラズマ光の強さの関数である。配線間隔が種々の
値を有する配線パターンの場合には、その代表的な値を
配線間隔とすればよい。
の傾きとから決まる値であって、 配線間隔が０．３μm のとき、Ｋ＝７５ 配線間隔が０．５μm のとき、Ｋ＝１２５ である。すなわち、Ｋの値は、配線間隔Ｄに比例してお
り、配線間隔をマイクロメートル単位で表現すれば、Ｋ
＝２５０Ｄとなる。図６の直線の傾きは配線間隔やプラ
ズマ状態の関数であり、図７の直線の傾きはｐｎ接合間
リーク電流の強度を示し、プラズマプロセス時の基板温
度、プラズマ光の強さの関数である。配線間隔が種々の
値を有する配線パターンの場合には、その代表的な値を
配線間隔とすればよい。
【００１７】上記の（１）式と、Ｋ＝２５０Ｄとの関係
から、ｐ+ ／ｎウェルダイオードに接続している配線ア
ンテナのマイクロメートルを単位とする配線周囲長Ｌ
と、配線アンテナのマイクロメートルを単位とする配線
間隔Ｄと、ｎウエルと半導体基板との間の境界面の平方
マイクロメートルを単位とする面積Ｓ1 とが、 Ｓ1 ≧Ｌ／（２５０Ｄ） の関係を満足するように、ｎウェルの面積を形成すれ
ば、プラズマダメージを防止することができる。
から、ｐ+ ／ｎウェルダイオードに接続している配線ア
ンテナのマイクロメートルを単位とする配線周囲長Ｌ
と、配線アンテナのマイクロメートルを単位とする配線
間隔Ｄと、ｎウエルと半導体基板との間の境界面の平方
マイクロメートルを単位とする面積Ｓ1 とが、 Ｓ1 ≧Ｌ／（２５０Ｄ） の関係を満足するように、ｎウェルの面積を形成すれ
ば、プラズマダメージを防止することができる。
【００１８】式（１）は、アンテナ比を用いて、 ｎウエル面積（μm 2 ）≧（ゲート酸化膜面積／配線膜厚） ×（アンテナ比／Ｋ） （２） と規定することもできる。ここで、アンテナ比とは、 アンテナ比＝（配線周囲長×配線膜厚）／ゲート酸化膜の面積 （３） である。
【００１９】上記目的を達成するために、上述の知見に
基づいて、本発明に係る半導体装置は、第１導電型の半
導体基板上の第１導電型ウエル領域内に形成された第２
導電型のＭＯＳトランジスタと、第１導電型ウエル領域
に隣接して形成された第２導電型ウエル領域と、ＭＯＳ
トランジスタのゲート電極に接続された第１の保護素子
と第２の保護素子とを備え、第１の保護素子が、第１導
電型ウエル領域と、第１導電型ウエル領域内に設けられ
た第２導電型の拡散領域とから構成されたｐｎ接合型ダ
イオードであり、第２の保護素子が、第２導電型ウエル
領域と、第２導電型ウエル領域内に設けられた第１導電
型の拡散領域とから構成されたｐｎ接合型ダイオードで
ある、半導体装置において、第２導電型ウエル領域と半
導体基板との間の境界面の面積が所定値以上であること
を特徴としている。
基づいて、本発明に係る半導体装置は、第１導電型の半
導体基板上の第１導電型ウエル領域内に形成された第２
導電型のＭＯＳトランジスタと、第１導電型ウエル領域
に隣接して形成された第２導電型ウエル領域と、ＭＯＳ
トランジスタのゲート電極に接続された第１の保護素子
と第２の保護素子とを備え、第１の保護素子が、第１導
電型ウエル領域と、第１導電型ウエル領域内に設けられ
た第２導電型の拡散領域とから構成されたｐｎ接合型ダ
イオードであり、第２の保護素子が、第２導電型ウエル
領域と、第２導電型ウエル領域内に設けられた第１導電
型の拡散領域とから構成されたｐｎ接合型ダイオードで
ある、半導体装置において、第２導電型ウエル領域と半
導体基板との間の境界面の面積が所定値以上であること
を特徴としている。
【００２０】第２導電型ウエル領域と半導体基板との間
の境界面の面積と、第２導電型ウエル領域と半導体基板
との間のｐｎ接合間リーク電流密度との積が第２の保護
素子を流れる電流量以上であるように、第２導電型ウエ
ル領域が形成されている。本発明で、所定値とは、ＭＯ
Ｓトランジスタの保護に必要な電流量のｐｎ接合間リー
ク電流が流れるウエルの面積であって、具体的には、４
００μm 2 、例えば２０μm ×２０μm のウエルであ
る。
の境界面の面積と、第２導電型ウエル領域と半導体基板
との間のｐｎ接合間リーク電流密度との積が第２の保護
素子を流れる電流量以上であるように、第２導電型ウエ
ル領域が形成されている。本発明で、所定値とは、ＭＯ
Ｓトランジスタの保護に必要な電流量のｐｎ接合間リー
ク電流が流れるウエルの面積であって、具体的には、４
００μm 2 、例えば２０μm ×２０μm のウエルであ
る。
【００２１】本発明で、高集積度を図りつつ第２導電型
のウエル領域と半導体基板との間の境界面の面積を確保
するために、ＭＯＳトランジスタを形成した第１導電型
ウエル領域とは別に設けられた第２の第１導電型ウエル
領域の下に形成された第２導電型埋め込みウエル領域を
備え、第２導電型ウエル領域が、第２導電型埋め込みウ
エル領域と接続している。また、別法として、第２導電
型ウエル領域とは別に形成された第２の第２導電型ウエ
ル領域と、第１の保護素子を形成した第１導電型ウエル
領域とは別に設けられた第２の第１導電型ウエル領域の
下に形成された第２導電型の埋め込みウエル領域とを備
え、第２導電型ウエル領域は、第２導電型の埋め込みウ
エル領域を介して第２の第２導電型ウエル領域と接続し
ている。
のウエル領域と半導体基板との間の境界面の面積を確保
するために、ＭＯＳトランジスタを形成した第１導電型
ウエル領域とは別に設けられた第２の第１導電型ウエル
領域の下に形成された第２導電型埋め込みウエル領域を
備え、第２導電型ウエル領域が、第２導電型埋め込みウ
エル領域と接続している。また、別法として、第２導電
型ウエル領域とは別に形成された第２の第２導電型ウエ
ル領域と、第１の保護素子を形成した第１導電型ウエル
領域とは別に設けられた第２の第１導電型ウエル領域の
下に形成された第２導電型の埋め込みウエル領域とを備
え、第２導電型ウエル領域は、第２導電型の埋め込みウ
エル領域を介して第２の第２導電型ウエル領域と接続し
ている。
【００２２】数値基準としては、第２の保護素子に接続
している配線アンテナのマイクロメートルを単位とする
配線周囲長Ｌと、配線アンテナのマイクロメートルを単
位とする配線間隔Ｄと、第２導電型のウエル領域と半導
体基板との間の境界面の平方マイクロメートルを単位と
する面積Ｓ1 が、 Ｓ1 ≧Ｌ／（２５０Ｄ） である。
している配線アンテナのマイクロメートルを単位とする
配線周囲長Ｌと、配線アンテナのマイクロメートルを単
位とする配線間隔Ｄと、第２導電型のウエル領域と半導
体基板との間の境界面の平方マイクロメートルを単位と
する面積Ｓ1 が、 Ｓ1 ≧Ｌ／（２５０Ｄ） である。
【００２３】本発明では、以上の構成により、プラズマ
流入電流を全て保護回路を介して第１導電型の半導体基
板に逃がすことができるので、ＭＯＳトランジスタ、特
にゲート酸化膜を損傷から保護し、良好なトランジスタ
特性を維持することができる。また、本発明は、所要面
積以上に第２導電型ウエル領域の面積を増大する必要が
なく、必要に応じて、第２の第２導電型ウエル領域及び
埋め込みウエル領域を追加の第２導電型ウエル領域とし
て利用し、比較的小さなウエル領域により保護回路を形
成できるので、高集積度を維持でき、しかも半導体装置
のレイアウトを変更する必要がない。
流入電流を全て保護回路を介して第１導電型の半導体基
板に逃がすことができるので、ＭＯＳトランジスタ、特
にゲート酸化膜を損傷から保護し、良好なトランジスタ
特性を維持することができる。また、本発明は、所要面
積以上に第２導電型ウエル領域の面積を増大する必要が
なく、必要に応じて、第２の第２導電型ウエル領域及び
埋め込みウエル領域を追加の第２導電型ウエル領域とし
て利用し、比較的小さなウエル領域により保護回路を形
成できるので、高集積度を維持でき、しかも半導体装置
のレイアウトを変更する必要がない。
【００２４】
【発明の実施の形態】以下に、添付図面を参照し、実施
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。実施形態例１ 本実施形態例は、本発明に係る半導体装置の実施形態の
一例である。本実施形態例の半導体装置３６は、ｎＭＯ
Ｓトランジスタとプラズマダメージに対するｎＭＯＳト
ランジスタの保護回路とを備えた半導体装置であって、
ｎＭＯＳトランジスタに隣接して設けられたｎウエル３
０の面積が所定値以上であることを除いて、図１を参照
して説明した従来の半導体装置と同じ構成を備えてい
る。本実施形態例の半導体装置３６は、図１に示すよう
に、ｐ型基板１２上のｐウエル１４内に形成されたｎＭ
ＯＳトランジスタ１０と、ｐウエル１４に隣接して形成
されたｎウエル３０と、ＭＯＳトランジスタのゲート電
極２０及びゲート電極２０と接続する配線アンテナ２１
に接続された第１の保護素子２４と第２の保護素子２８
とを備えている。
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。実施形態例１ 本実施形態例は、本発明に係る半導体装置の実施形態の
一例である。本実施形態例の半導体装置３６は、ｎＭＯ
Ｓトランジスタとプラズマダメージに対するｎＭＯＳト
ランジスタの保護回路とを備えた半導体装置であって、
ｎＭＯＳトランジスタに隣接して設けられたｎウエル３
０の面積が所定値以上であることを除いて、図１を参照
して説明した従来の半導体装置と同じ構成を備えてい
る。本実施形態例の半導体装置３６は、図１に示すよう
に、ｐ型基板１２上のｐウエル１４内に形成されたｎＭ
ＯＳトランジスタ１０と、ｐウエル１４に隣接して形成
されたｎウエル３０と、ＭＯＳトランジスタのゲート電
極２０及びゲート電極２０と接続する配線アンテナ２１
に接続された第１の保護素子２４と第２の保護素子２８
とを備えている。
【００２５】第１の保護素子２４は、ｐウエル１４と、
ｐウエル１４内に設けられたｎ+ 拡散領域２６とから構
成されたｐｎダイオードであって、負の電荷をｐ側基板
１２に逃がす。第２の保護素子２８は、ｎウエル３０
と、ｎウエル３０内に設けられたｐ+ 拡散領域３２とか
ら構成されたｐｎダイオードであって、ｎウエル３０と
ｐ型基板１２との間のｐｎ接合間リーク電流を介して正
の電荷をｐ側基板１２に逃がす。第２の保護素子に接続
している配線アンテナ２１の配線周囲長Ｌと、配線アン
テナの配線間隔Ｄと、ｎウエル３０とｐ型基板１２との
間の境界面の面積Ｓ1 は、Ｓ1 ≧Ｌ／（２５０Ｄ）の関
係を満足している。
ｐウエル１４内に設けられたｎ+ 拡散領域２６とから構
成されたｐｎダイオードであって、負の電荷をｐ側基板
１２に逃がす。第２の保護素子２８は、ｎウエル３０
と、ｎウエル３０内に設けられたｐ+ 拡散領域３２とか
ら構成されたｐｎダイオードであって、ｎウエル３０と
ｐ型基板１２との間のｐｎ接合間リーク電流を介して正
の電荷をｐ側基板１２に逃がす。第２の保護素子に接続
している配線アンテナ２１の配線周囲長Ｌと、配線アン
テナの配線間隔Ｄと、ｎウエル３０とｐ型基板１２との
間の境界面の面積Ｓ1 は、Ｓ1 ≧Ｌ／（２５０Ｄ）の関
係を満足している。
【００２６】本実施形態例では、以上の構成により、配
線アンテナ２１から流入したプラズマ流入電流を全て第
１の保護素子２４又は第２の保護素子２８を介してｐ型
基板１２に逃がすことができる。
線アンテナ２１から流入したプラズマ流入電流を全て第
１の保護素子２４又は第２の保護素子２８を介してｐ型
基板１２に逃がすことができる。
【００２７】実施形態例２ 本実施形態例は、本発明に係る半導体装置の実施形態の
一例であって、図２は本実施形態例の半導体装置の構成
を示す断面図である。本実施形態例の半導体装置４０
は、プラズマダメージに対する保護回路を構成するｎウ
エルの面積を増大するために、図２に示すように、ｎウ
エル３０に隣接して設けられたｐウエル４２の下方に形
成されたｎ型埋め込みウエル（ディープｎウエル）４４
を備えていることを除いて、実施形態例１と同じ構成を
備えている。
一例であって、図２は本実施形態例の半導体装置の構成
を示す断面図である。本実施形態例の半導体装置４０
は、プラズマダメージに対する保護回路を構成するｎウ
エルの面積を増大するために、図２に示すように、ｎウ
エル３０に隣接して設けられたｐウエル４２の下方に形
成されたｎ型埋め込みウエル（ディープｎウエル）４４
を備えていることを除いて、実施形態例１と同じ構成を
備えている。
【００２８】本実施形態例では、保護回路を構成するｎ
ウエルの面積が、本来のｎウエル３０の面積とｎ型埋め
込みウエル４４の面積との和になっているので、ｎウエ
ル３０の面積を小さく保ったままで、保護回路を構成す
るｎウエルの面積を大きくできる。さらに、ｎ型埋め込
みウエル４４は、ｐウエルの下に形成されているので、
回路レイアウトに影響を与えない。本実施形態例では、
以上の構成により、配線アンテナ２１から流入したプラ
ズマ流入電流を全て第１の保護素子２４又は第２の保護
素子２８を介してｐ型基板１２に逃がすことができる。
ウエルの面積が、本来のｎウエル３０の面積とｎ型埋め
込みウエル４４の面積との和になっているので、ｎウエ
ル３０の面積を小さく保ったままで、保護回路を構成す
るｎウエルの面積を大きくできる。さらに、ｎ型埋め込
みウエル４４は、ｐウエルの下に形成されているので、
回路レイアウトに影響を与えない。本実施形態例では、
以上の構成により、配線アンテナ２１から流入したプラ
ズマ流入電流を全て第１の保護素子２４又は第２の保護
素子２８を介してｐ型基板１２に逃がすことができる。
【００２９】実施形態例３ 本実施形態例は、本発明に係る半導体装置の実施形態の
更に別の例であって、図３（ａ）は本実施形態例の半導
体装置の構成を示す断面図、図３（ｂ）は図３（ａ）の
線Ｉ−Ｉでのウエルの平面配置図である。本実施形態例
の半導体装置５０は、プラズマダメージに対する保護回
路を構成するｎウエルの面積を増大するために、図３に
示すように、第１のｎウエル３０に隣接して設けられた
第２のｐウエル５２と、第２のｐウエル５２の下方に形
成されたｎ型埋め込みウエル（ディープｎウエル）５４
と、ｎ型埋め込みウエル５４を介してｎウエル３０に接
続された別の第２のｎウエル５６とを備えている。
更に別の例であって、図３（ａ）は本実施形態例の半導
体装置の構成を示す断面図、図３（ｂ）は図３（ａ）の
線Ｉ−Ｉでのウエルの平面配置図である。本実施形態例
の半導体装置５０は、プラズマダメージに対する保護回
路を構成するｎウエルの面積を増大するために、図３に
示すように、第１のｎウエル３０に隣接して設けられた
第２のｐウエル５２と、第２のｐウエル５２の下方に形
成されたｎ型埋め込みウエル（ディープｎウエル）５４
と、ｎ型埋め込みウエル５４を介してｎウエル３０に接
続された別の第２のｎウエル５６とを備えている。
【００３０】本実施形態例では、保護回路を構成するｎ
ウエルの面積が、本来の第１のｎウエル３０の面積と、
ｎ型埋め込みウエル５４の面積と、第２のｎウエル５６
の面積との和になっているので、ｎウエルとｐ型基板１
２との間の境界面の面積Ｓを所定値以上にすることは容
易である。また、第２のｎウエル５６としては、ｐＭＯ
Ｓトランジスタを形成するための任意のｎウエルを用い
ることができるので、保護回路を形成する際に、回路レ
イアウトの影響を少なくできる。本実施形態例では、以
上の構成により、配線アンテナ２１から流入したプラズ
マ流入電流を第１の保護素子２４又は第２の保護素子２
８を介してｐ型基板１２に逃がすことができる。
ウエルの面積が、本来の第１のｎウエル３０の面積と、
ｎ型埋め込みウエル５４の面積と、第２のｎウエル５６
の面積との和になっているので、ｎウエルとｐ型基板１
２との間の境界面の面積Ｓを所定値以上にすることは容
易である。また、第２のｎウエル５６としては、ｐＭＯ
Ｓトランジスタを形成するための任意のｎウエルを用い
ることができるので、保護回路を形成する際に、回路レ
イアウトの影響を少なくできる。本実施形態例では、以
上の構成により、配線アンテナ２１から流入したプラズ
マ流入電流を第１の保護素子２４又は第２の保護素子２
８を介してｐ型基板１２に逃がすことができる。
【００３１】次に、図４を参照して、実施形態例３の半
導体装置５０の作製方法を説明する。図４（ａ）〜
（ｄ）は実施形態例３の半導体装置５０を作製する際の
各工程の基板断面を示す断面図である。先ず、図４
（ａ）に示すように、ｎウエル形成領域以外の領域を覆
うマスクを形成して、２段階のｎ型不純物のイオン注入
により、ｐ型基板１２に第１のｎウエル３０及び第２の
ｎウエル５６を形成する。この工程では、第１段階のｎ
型不純物のイオン注入として、７００ｋｅＶの注入エネ
ルギー、２×１０13／cm2 のドーズ量で、リン（Ｐ）イ
オンをｐ型基板１２にイオン注入する。次いで、第２段
階のｎ型不純物のイオン注入として、２００ｋｅＶの注
入エネルギー、４×１０12／cm2 のドーズ量で、リン
（Ｐ）イオンをイオン注入し、第１のｎウエル３０及び
第２のｎウエル５６をｐ型基板１２に形成する。
導体装置５０の作製方法を説明する。図４（ａ）〜
（ｄ）は実施形態例３の半導体装置５０を作製する際の
各工程の基板断面を示す断面図である。先ず、図４
（ａ）に示すように、ｎウエル形成領域以外の領域を覆
うマスクを形成して、２段階のｎ型不純物のイオン注入
により、ｐ型基板１２に第１のｎウエル３０及び第２の
ｎウエル５６を形成する。この工程では、第１段階のｎ
型不純物のイオン注入として、７００ｋｅＶの注入エネ
ルギー、２×１０13／cm2 のドーズ量で、リン（Ｐ）イ
オンをｐ型基板１２にイオン注入する。次いで、第２段
階のｎ型不純物のイオン注入として、２００ｋｅＶの注
入エネルギー、４×１０12／cm2 のドーズ量で、リン
（Ｐ）イオンをイオン注入し、第１のｎウエル３０及び
第２のｎウエル５６をｐ型基板１２に形成する。
【００３２】次いで、図４（ｂ）に示すように、ｐウエ
ル形成領域以外の領域を覆うマスクを形成して、２段階
のｐ型不純物のイオン注入により、第１のｐウエル１４
及び第２のｐウエル５２をｐ型基板１２に形成する。こ
の工程では、先ず、第１段階のｐ型不純物のイオン注入
として、２５０ｋｅＶの注入エネルギー、２×１０13／
cm2 のドーズ量で、ボロン（Ｂ）イオンをｐ型基板にイ
オン注入する。次いで、第２段階のｐ型不純物のイオン
注入として、１００ｋｅＶの注入エネルギー、３×１０
12／cm2 のドーズ量で、ボロン（Ｂ）イオンをイオン注
入し、第１のｐウエル１４及び第２のｐウエル５２をｐ
型基板に形成する。
ル形成領域以外の領域を覆うマスクを形成して、２段階
のｐ型不純物のイオン注入により、第１のｐウエル１４
及び第２のｐウエル５２をｐ型基板１２に形成する。こ
の工程では、先ず、第１段階のｐ型不純物のイオン注入
として、２５０ｋｅＶの注入エネルギー、２×１０13／
cm2 のドーズ量で、ボロン（Ｂ）イオンをｐ型基板にイ
オン注入する。次いで、第２段階のｐ型不純物のイオン
注入として、１００ｋｅＶの注入エネルギー、３×１０
12／cm2 のドーズ量で、ボロン（Ｂ）イオンをイオン注
入し、第１のｐウエル１４及び第２のｐウエル５２をｐ
型基板に形成する。
【００３３】次いで、図４（ｃ）に示すように、第２の
ｐウエル５２以外の領域を覆うマスクを形成し、ｎ型不
純物をイオン注入する。９００ｋｅＶの注入エネルギ
ー、５×１０12／cm2 のドーズ量で、ｎ型不純物として
リン（Ｐ）イオンを第２のｐウエル５２の下部にイオン
注入し、図４（ｄ）に示すように、第２のｐウエルの下
部５２にｎ型埋め込みウエル（ディープｎウエル）５４
を形成する。全てのイオン注入工程が終わった後に、窒
素雰囲気で約９００℃の温度で約３０分間の熱処理を行
い、イオン注入した不純物を活性化し、更に、通常の手
順で、ＭＯＳトランジスタ及び第１及び第２の保護素子
を形成する。この結果、図３に示す構造を得る。なお、
図４（ｃ）の工程において、ｎ型不純物のイオン注入を
ｎウエル３０に隣接する第２のｐウエルの下部の一部だ
けに行なっても良く、この場合は図２に示す構造とな
る。
ｐウエル５２以外の領域を覆うマスクを形成し、ｎ型不
純物をイオン注入する。９００ｋｅＶの注入エネルギ
ー、５×１０12／cm2 のドーズ量で、ｎ型不純物として
リン（Ｐ）イオンを第２のｐウエル５２の下部にイオン
注入し、図４（ｄ）に示すように、第２のｐウエルの下
部５２にｎ型埋め込みウエル（ディープｎウエル）５４
を形成する。全てのイオン注入工程が終わった後に、窒
素雰囲気で約９００℃の温度で約３０分間の熱処理を行
い、イオン注入した不純物を活性化し、更に、通常の手
順で、ＭＯＳトランジスタ及び第１及び第２の保護素子
を形成する。この結果、図３に示す構造を得る。なお、
図４（ｃ）の工程において、ｎ型不純物のイオン注入を
ｎウエル３０に隣接する第２のｐウエルの下部の一部だ
けに行なっても良く、この場合は図２に示す構造とな
る。
【００３４】更に、図５を参照して、実施形態例３の半
導体装置５０の別の作製方法を説明する。図５（ａ）〜
（ｄ）は実施形態例３の半導体装置５０を作製する際の
各工程の基板断面を示す断面図である。先ず、図５
（ａ）に示すように、ｎウエル形成領域以外の領域を覆
うマスクを形成し、２００ｋｅＶの注入エネルギー、４
×１０12／cm2 のドーズ量で、ｎ型不純物としてリン
（Ｐ）イオンをイオン注入し、第１のｎウエル３０及び
第２のｎウエル５６をｐ型基板１２に形成する。
導体装置５０の別の作製方法を説明する。図５（ａ）〜
（ｄ）は実施形態例３の半導体装置５０を作製する際の
各工程の基板断面を示す断面図である。先ず、図５
（ａ）に示すように、ｎウエル形成領域以外の領域を覆
うマスクを形成し、２００ｋｅＶの注入エネルギー、４
×１０12／cm2 のドーズ量で、ｎ型不純物としてリン
（Ｐ）イオンをイオン注入し、第１のｎウエル３０及び
第２のｎウエル５６をｐ型基板１２に形成する。
【００３５】次いで、図５（ｂ）に示すように、ｐウエ
ル形成領域以外の領域を覆うマスクを形成して、２段階
のｐ型不純物のイオン注入により、第１のｐウエル１４
及び第２のｐウエル５２をｐ型基板１２に形成する。こ
の工程では、先ず、第１段階のｐ型不純物のイオン注入
として、２５０ｋｅＶの注入エネルギー、２×１０13／
cm2 のドーズ量で、ボロン（Ｂ）イオンをｐ型基板にイ
オン注入する。次いで、第２段階のｐ型不純物のイオン
注入として、１００ｋｅＶの注入エネルギー、３×１０
12／cm2 のドーズ量で、ボロン（Ｂ）イオンをイオン注
入し、第１のｐウエル１４及び第２のｐウエル５２をｐ
型基板に形成する。
ル形成領域以外の領域を覆うマスクを形成して、２段階
のｐ型不純物のイオン注入により、第１のｐウエル１４
及び第２のｐウエル５２をｐ型基板１２に形成する。こ
の工程では、先ず、第１段階のｐ型不純物のイオン注入
として、２５０ｋｅＶの注入エネルギー、２×１０13／
cm2 のドーズ量で、ボロン（Ｂ）イオンをｐ型基板にイ
オン注入する。次いで、第２段階のｐ型不純物のイオン
注入として、１００ｋｅＶの注入エネルギー、３×１０
12／cm2 のドーズ量で、ボロン（Ｂ）イオンをイオン注
入し、第１のｐウエル１４及び第２のｐウエル５２をｐ
型基板に形成する。
【００３６】次いで、図５（ｃ）に示すように、ｐウエ
ル１４以外の領域を覆うマスクを形成し、９００ｋｅＶ
の注入エネルギー、２×１０13／cm2 のドーズ量で、ｎ
型不純物としてリン（Ｐ）イオンを第１のｎウエル３
０、第２のｐウエル５２及び第２のｎウエル５６の下部
にイオン注入し、図５（ｄ）に示すように、第１のｎウ
エル３０、第２のｐウエル５２及び第２のｎウエル５６
の下部にｎ型埋め込みウエル（ディープｎウエル）５４
を形成する。全てのイオン注入工程が終わった後に、窒
素雰囲気で約９００℃の温度で約３０分間の熱処理を行
い、イオン注入した不純物を活性化し、更に、通常の手
順で、ＭＯＳトランジスタ及び第１及び第２の保護素子
を形成する。
ル１４以外の領域を覆うマスクを形成し、９００ｋｅＶ
の注入エネルギー、２×１０13／cm2 のドーズ量で、ｎ
型不純物としてリン（Ｐ）イオンを第１のｎウエル３
０、第２のｐウエル５２及び第２のｎウエル５６の下部
にイオン注入し、図５（ｄ）に示すように、第１のｎウ
エル３０、第２のｐウエル５２及び第２のｎウエル５６
の下部にｎ型埋め込みウエル（ディープｎウエル）５４
を形成する。全てのイオン注入工程が終わった後に、窒
素雰囲気で約９００℃の温度で約３０分間の熱処理を行
い、イオン注入した不純物を活性化し、更に、通常の手
順で、ＭＯＳトランジスタ及び第１及び第２の保護素子
を形成する。
【００３７】以上の実施形態例では、ｐ型基板上に形成
されたｎＭＯＳトランジスタの保護回路を例にして説明
したが、本発明はこれに限らずｎ型基板上に形成された
ｐ型トランジスタに対する保護回路にも適用でき、この
場合には、上述の実施形態例で導電型が逆にすれば良
い。
されたｎＭＯＳトランジスタの保護回路を例にして説明
したが、本発明はこれに限らずｎ型基板上に形成された
ｐ型トランジスタに対する保護回路にも適用でき、この
場合には、上述の実施形態例で導電型が逆にすれば良
い。
【００３８】
【発明の効果】本発明の構成によれば、第１導電型の半
導体基板上に形成された第２導電型のＭＯＳトランジス
タと、第２導電型ウエル領域と、ＭＯＳトランジスタの
ゲート電極に接続された第１及び第２の保護素子とを備
え、第２の保護素子が、第２導電型ウエル領域と、第２
導電型ウエル領域内に設けられた第１導電型の拡散領域
とから構成されたｐｎ接合型ダイオードである、半導体
装置において、第２導電型ウエル領域と半導体基板との
間の境界面の面積が所定値以上であるようにする。これ
により、本発明の半導体装置では、プラズマ流入電流を
全て保護回路を介して第１導電型の半導体基板に逃がす
ことができるので、ＭＯＳトランジスタ、特にゲート酸
化膜を損傷から保護し、良好なトランジスタ特性を維持
することができる。また、本発明では、所要面積以上に
第２導電型ウエル領域の面積を増大する必要がなく、必
要に応じて、第２の第２導電型ウエル領域及び埋め込み
ウエル領域を追加の第２導電型ウエル領域として利用
し、比較的小さなウエル領域により保護回路を形成でき
るので、高集積度を維持でき、しかも半導体装置のレイ
アウトを変更する必要がない。
導体基板上に形成された第２導電型のＭＯＳトランジス
タと、第２導電型ウエル領域と、ＭＯＳトランジスタの
ゲート電極に接続された第１及び第２の保護素子とを備
え、第２の保護素子が、第２導電型ウエル領域と、第２
導電型ウエル領域内に設けられた第１導電型の拡散領域
とから構成されたｐｎ接合型ダイオードである、半導体
装置において、第２導電型ウエル領域と半導体基板との
間の境界面の面積が所定値以上であるようにする。これ
により、本発明の半導体装置では、プラズマ流入電流を
全て保護回路を介して第１導電型の半導体基板に逃がす
ことができるので、ＭＯＳトランジスタ、特にゲート酸
化膜を損傷から保護し、良好なトランジスタ特性を維持
することができる。また、本発明では、所要面積以上に
第２導電型ウエル領域の面積を増大する必要がなく、必
要に応じて、第２の第２導電型ウエル領域及び埋め込み
ウエル領域を追加の第２導電型ウエル領域として利用
し、比較的小さなウエル領域により保護回路を形成でき
るので、高集積度を維持でき、しかも半導体装置のレイ
アウトを変更する必要がない。
【図１】ｎＭＯＳトランジスタ及び保護回路の構成を示
す模式的基板断面図である。
す模式的基板断面図である。
【図２】実施形態例２の半導体装置の構成を示す断面図
である。
である。
【図３】図３（ａ）は実施形態例３の半導体装置の構成
を示す断面図、図３（ｂ）は図３（ａ）の線Ｉ−Ｉでの
ウエル配置図である。
を示す断面図、図３（ｂ）は図３（ａ）の線Ｉ−Ｉでの
ウエル配置図である。
【図４】図４（ａ）〜（ｄ）は、それぞれ、実施形態例
３の半導体装置を作製する際の各工程の基板断面を示す
断面図である。
３の半導体装置を作製する際の各工程の基板断面を示す
断面図である。
【図５】図５（ａ）〜（ｄ）は、それぞれ、別方法によ
り実施形態例３の半導体装置を作製する際の各工程の基
板断面を示す断面図である。
り実施形態例３の半導体装置を作製する際の各工程の基
板断面を示す断面図である。
【図６】配線周囲長とプラズマ流入電流量との関係を示
すグラフである。
すグラフである。
【図７】ｐｎ接合間リーク電流量とｎウエルの面積との
関係を示すグラフである。
関係を示すグラフである。
１０ ｎＭＯＳトランジスタ １２ ｐ型基板 １４ ｐウエル １６ ｎ+ 拡散領域（ソース／ドレイン領域） １８ ゲート酸化膜 ２０ ゲート電極 ２１ 配線アンテナ ２２ 層間絶縁膜 ２４ 第１の保護素子 ２６ ｎ+ 拡散領域 ２８ 第２の保護素子 ３０ ｎウエル ３２ ｐ+ 拡散領域 ３４ ｎ+ 拡散領域 ３６ 保護回路を備えた半導体装置 ４０ 実施形態例の半導体装置 ４２ ｐウエル ４４ ｎ型埋め込みウエル（ディープｎウエル） ５０ 実施形態例３の半導体装置 ５２ 第２のｐウエル ５４ ｎ型埋め込みウエル（ディープｎウエル） ５６ 第２のｎウエル
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/822 H01L 27/04 H01L 27/06
Claims (5)
- 【請求項１】 第１導電型の半導体基板上の第１導電型
ウエル領域内に形成された第２導電型のＭＯＳトランジ
スタと、該半導体基板上に形成された第２導電型ウエル
領域と、該ＭＯＳトランジスタのゲート電極に配線を介
して接続された第１の保護素子と第２の保護素子とを備
え、前記 第１の保護素子が、前記第１導電型ウエル領域と前
記第１導電型ウエル領域内に設けられた第２導電型の拡
散領域とから構成されたｐｎ接合型ダイオードであり、
前記第２の保護素子が、前記第２導電型ウエル領域と前
記第２導電型ウエル領域内に設けられた第１導電型の拡
散領域とから構成されたｐｎ接合型ダイオードである、
半導体装置において、前記配線のマイクロメートルを単位とする配線周囲長Ｌ
と、前記配線に隣接する他の配線との間のマイクロメー
トルを単位とする配線間隔Ｄと、前記第２導電型ウエル
領域と前記半導体基板との間の境界面の平方マイクロメ
ートルを単位とする面積Ｓ 1 とが、 Ｓ 1 ≧Ｌ／（２５０Ｄ） であることを特徴とする半導体装置。 - 【請求項２】 前記ＭＯＳトランジスタを形成した第１
導電型ウエル領域とは別に設けられた第２の第１導電型
ウエル領域の少なくとも一部の下に形成された第２導電
型埋め込みウエル領域を備え、前記 第２導電型ウエル領域が、前記第２導電型埋め込み
ウエル領域と接続していることを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】 前記配線のマイクロメートルを単位とす
る配線周囲長Ｌと、前記配線に隣接する他の配線との間
のマイクロメートルを単位とする配線間隔Ｄと、前記第
２導電型ウエル領域と前記半導体基板との間の境界面の
平方マイクロメートルを単位とする面積Ｓ1 と、前記第
２導電型埋め込みウエル領域と前記半導体基板との間の
境界面の平方マイクロメートルを単位とする面積Ｓ2 と
の和が、 Ｓ1 ＋Ｓ2 ≧Ｌ／（２５０Ｄ） であることを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記第２導電型ウエル領域とは別に形成
された第２の第２導電型ウエル領域と、前記 第１の保護素子を形成した第１導電型ウエル領域と
は別に設けられた第２の第１導電型ウエル領域の下に形
成された第２導電型の埋め込みウエル領域とを備え、前記 第２導電型ウエル領域は、前記第２導電型の埋め込
みウエル領域を介して前記第２の第２導電型ウエル領域
と接続していることを特徴とする請求項１に記載の半導
体装置。 - 【請求項５】 前記配線のマイクロメートルを単位とす
る配線周囲長Ｌと、前記配線に隣接する他の配線との間
のマイクロメートルを単位とする配線間隔Ｄと、前記第
２導電型ウエル領域と前記半導体基板との間の境界面の
平方マイクロメートルを単位とする面積Ｓ1 、前記第２
導電型埋め込みウエル領域と前記半導体基板との間の境
界面の平方マイクロメートルを単位とする面積Ｓ2 、及
び、前記第２の第２導電型ウエル領域と前記半導体基板
との間の境界面の平方マイクロメートルを単位とする面
積Ｓ3 の和が、 Ｓ1 ＋Ｓ2 ＋Ｓ3 ≧Ｌ／（２５０Ｄ） であることを特徴とする請求項４に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01543899A JP3337130B2 (ja) | 1999-01-25 | 1999-01-25 | 半導体装置 |
| US09/492,843 US6365939B1 (en) | 1999-01-25 | 2000-01-27 | Semiconductor protection device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01543899A JP3337130B2 (ja) | 1999-01-25 | 1999-01-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000216259A JP2000216259A (ja) | 2000-08-04 |
| JP3337130B2 true JP3337130B2 (ja) | 2002-10-21 |
Family
ID=11888819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01543899A Expired - Fee Related JP3337130B2 (ja) | 1999-01-25 | 1999-01-25 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6365939B1 (ja) |
| JP (1) | JP3337130B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100842917B1 (ko) * | 2007-04-17 | 2008-07-02 | 주식회사 하이닉스반도체 | 반도체 장치 및 그의 형성 방법 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328598B1 (ko) * | 1999-10-05 | 2002-03-15 | 윤종용 | 정션 다이오드가 구비된 반도체 소자 및 그 제조방법 |
| TW479292B (en) * | 2001-03-14 | 2002-03-11 | Taiwan Semiconductor Mfg | Method and apparatus to prevent damage to MOS device from antenna effect |
| US6979868B2 (en) * | 2001-04-18 | 2005-12-27 | United Microelectronics Corp. | Bypass circuits for reducing plasma damage |
| US6919603B2 (en) * | 2003-04-30 | 2005-07-19 | Texas Instruments Incorporated | Efficient protection structure for reverse pin-to-pin electrostatic discharge |
| US7173338B2 (en) * | 2004-03-06 | 2007-02-06 | International Business Machines Corporation | Suppression of localized metal precipitate formation and corresponding metallization depletion in semiconductor processing |
| KR100688024B1 (ko) | 2005-12-28 | 2007-02-27 | 동부일렉트로닉스 주식회사 | 반도체 소자 |
| JP2007324305A (ja) * | 2006-05-31 | 2007-12-13 | Fujifilm Corp | 半導体素子、半導体素子の製造方法 |
| JP5259246B2 (ja) * | 2008-05-09 | 2013-08-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8633513B2 (en) * | 2008-11-26 | 2014-01-21 | Aptina Imaging Corporation | Structures and methods for reducing junction leakage in semiconductor devices |
| US8378422B2 (en) * | 2009-02-06 | 2013-02-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrostatic discharge protection device comprising a plurality of highly doped areas within a well |
| US20140159157A1 (en) * | 2012-12-07 | 2014-06-12 | Altera Corporation | Antenna diode circuitry and method of manufacture |
| US9607123B2 (en) * | 2015-01-16 | 2017-03-28 | United Microelectronics Corp. | Method for performing deep n-typed well-correlated (DNW-correlated) antenna rule check of integrated circuit and semiconductor structure complying with DNW-correlated antenna rule |
| TWI672796B (zh) * | 2015-10-30 | 2019-09-21 | 聯華電子股份有限公司 | 半導體元件 |
| US9773811B2 (en) | 2016-02-22 | 2017-09-26 | Globalfoundries Inc. | Reducing antenna effects in SOI devices |
| US11094553B2 (en) | 2017-03-08 | 2021-08-17 | Sony Semiconductor Solutions Corporation | Semiconductor device and manufacturing method |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280650A (ja) | 1985-06-05 | 1986-12-11 | Toshiba Corp | 入力回路 |
| JPH01185972A (ja) | 1988-01-21 | 1989-07-25 | Seiko Epson Corp | Ｍｉｓ型半導体装置 |
| JP3246807B2 (ja) * | 1993-07-07 | 2002-01-15 | 株式会社東芝 | 半導体集積回路装置 |
| JP3184168B2 (ja) | 1999-01-13 | 2001-07-09 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置の保護装置 |
-
1999
- 1999-01-25 JP JP01543899A patent/JP3337130B2/ja not_active Expired - Fee Related
-
2000
- 2000-01-27 US US09/492,843 patent/US6365939B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100842917B1 (ko) * | 2007-04-17 | 2008-07-02 | 주식회사 하이닉스반도체 | 반도체 장치 및 그의 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6365939B1 (en) | 2002-04-02 |
| JP2000216259A (ja) | 2000-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5856214A (en) | Method of fabricating a low voltage zener-triggered SCR for ESD protection in integrated circuits | |
| JP3337130B2 (ja) | 半導体装置 | |
| US5420061A (en) | Method for improving latchup immunity in a dual-polysilicon gate process | |
| US5529941A (en) | Method for making an integrated circuit structure | |
| JP3144330B2 (ja) | 半導体装置 | |
| US5777368A (en) | Electrostatic discharge protection device and its method of fabrication | |
| US6417544B1 (en) | Diode-like plasma induced damage protection structure | |
| JP2007049158A (ja) | 静電放電保護素子及びその製造方法 | |
| JP2006019511A (ja) | 半導体装置及びその製造方法 | |
| US7012308B2 (en) | Diode | |
| US6410964B1 (en) | Semiconductor device capable of preventing gate oxide film from damage by plasma process and method of manufacturing the same | |
| JP2007294765A (ja) | 半導体装置 | |
| JP2643904B2 (ja) | 静電保護素子 | |
| US5646062A (en) | Method for ESD protection circuit with deep source diffusion | |
| US6933562B1 (en) | Power transistor structure with non-uniform metal widths | |
| JP3123489B2 (ja) | 半導体集積回路における静電保護回路及びその製造方法 | |
| JPH0492466A (ja) | 半導体装置およびその製造方法 | |
| KR100575613B1 (ko) | 반도체장치의 게이트산화막 손상방지방법 | |
| JP2006108249A (ja) | 半導体装置及びその製造方法 | |
| JP3237269B2 (ja) | 半導体装置及びその製造方法 | |
| JP3052375B2 (ja) | 半導体装置の製造方法 | |
| JP3206652B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3132480B2 (ja) | 半導体装置の製造方法 | |
| JPH10261764A (ja) | 半導体装置 | |
| KR100336559B1 (ko) | 반도체장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |