JPH01268050A - 拡散抵抗素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は所要の導電型の半導体領域を用いて構成される
拡散抵抗素子に関し、特に、そのＦＥＴ効果を抑制した
拡散抵抗素子に関する。

〔発明の概要〕

本発明の拡散抵抗素子は、第１導電型半導体領域中の第
２導電型半導体領域に形成された第１導電型半導体領域
からなる第１の拡散抵抗体に、上記第２導電型半導体領
域を第２の拡散抵抗体として並列接続させ、その並列接
続で一方の端子側は共通接続され、同時に他方の端子側
は上記第１の拡散抵抗体に対して上記第２の拡散抵抗体
が順バイアスとならないように電気的に分離されること
により、そのＦＥＴ効果を抑制して安定した抵抗値を得
るものである。

〔従来の技術〕

種々の信号処理回路を半導体集積回路装置で構成する場
合、その抵抗素子として、半導体基板に不純物を拡散さ
せ、その不ｖ１．物拡散領域から形成した拡散抵抗素子
が用いられることがある。

第５図は、従来の拡散抵抗素子の一例であり、Ｐ型の半
導体基板５１にＮ型のエピタキシャル層５２が形成され
、そのＮ型のエピタキシャル層５２０表面の一部にＰ型
の不純物拡散領域５３が形成されている。上記半導体基
板５１の表面を覆う絶縁膜５４は、上記Ｐ型の不純物拡
散領域５３の両端及び上記Ｎ型のエピタキシャル層５２
の一部で開口され、それら開口部分に電極５５ａ、５５
ｂ及び５５ｃが設けられている。ここで、当該拡散抵抗
体の端子は、電極５５ａ、５５ｂであり、を極５５ｃは
、所要の電圧印加のために設けられている。また、この
ような拡散抵抗体に関する技術としては、特開昭５６−
５０５５３号公報に記載される先行技術が存在する。

このような拡散抵抗素子の用途の一例としては、第６図
や第７図に示すように、非反転アンプや反転アンプに用
いるものがある。これらは、−船釣に知られているよう
に、その抵抗で利得が決まる。

すなわち、第６図の非反転アンプでは、二つの抵抗Ｒ，
，Ｒ，で利得が決まり、利得Ａ−（１＋Ｒオ／Ｒ３）で
ある。また、第７図の反転アンプでは、その利得Ａ＝　
（Ｒ＊　／Ｒ＋　）である。

Ｃ発鳴が解決しようとする１ｌａ） 上述の拡散抵抗素子を形成する半導体装置では、ローパ
ワーで動作させるためにそのシート抵抗率ρ１が高めら
れ、集積度を高めるために拡散層の接合を浅くする傾向
にある。

ところが、そのような高シート抵抗率化やシャロージヤ
ンクション化を図った場合に、上記拡散抵抗素子では、
ＦＥＴ効果が顕著になり、その抵抗値の変化が問題とな
ってきている。すなわち、第５図の例によると、拡散抵
抗素子は不純物拡散領域５３を利用しており、その接合
部５６では空乏層５７が生ずる。この空乏層５７は、不
純物濃度が低ければ拡がり、接合部５６が浅ければそれ
だけ不純物拡散領域５３の空乏層５７以外の領域の割合
が小さくなる。このため、空乏層５７の拡がりによるＦ
ＥＴ効果が顕著になり、その抵抗値がずれ易くなる。

さらに、上述の拡散抵抗素子を用いて回路を構゛成した
場合、例えば第６図や第７図に示すアンプでは、そのＦ
ＥＴ効果によって、利得が変動し、歪みが生ずると言っ
た問題につながる。

また、上記公報に開示される技術は、抵抗体の高い電位
側と、抵抗体を内部に有するウェル（ランド；島状領域
）を短絡して、ウェルの電位を制御するものである。し
かし、ＤＣバイアスを供給するための抵抗分割が％でな
い場合や、抵抗の両端の電位がＡＣ信号によって振られ
る場合には、やはりＦＥＴ効果から、安定した抵抗値が
得られないという問題が生じていた。

そこで、本発明は上述の技術的なｔｌＢに鑑み、そのＦ
ＥＴ効果を抑制して安定した抵抗値を得るような拡散抵
抗素子の提供を目的とする。

〔課題を解決するための手段〕

上述の技術的な課題を解決するために、本発明の拡散抵
抗素子は、第１導電型半導体領域中の第２導電型半導体
領域に形成された第１導電型半導体ｔｒｉ域からなる第
１の拡散抵抗体と、上記第２導電型半導体領域からなる
第２の拡散抵抗体を並列接続し、且つ上記第１及び第２
の拡散抵抗体のそれぞれ一方の端子が共通接続され、上
記第１及び第２の拡散抵抗体のそれぞれ他方の端子は上
記第１の拡散抵抗体に対して上記第２の拡散抵抗体が順
バイアスとならないように電気的に分離されることを特
徴としている。

ここで、順バイアスとならないように電気的に分離する
手段としては、本発明では、バッファ（エミッタホロワ
、ソースホロワ）やレベルシフト回路等を用いることが
できる。また、共通接続は、電気的に共通接続されるの
みならず、コンタクトホールを共通にする場合も含む、
また、回路構成に低インピーダンス側と高インピーダン
ス側がある場合、低インピーダンス側を共通接続し、高
インピーダンス側を順バイアスとならないように電気的
に分離する手段を介した接続とすることができる。

〔作用〕 ＦＥＴ効果は、ＰＮ接合部に形成される空乏層が接合の
両端に加わる逆パイアズ電圧に依存して変化することに
より生ずる。そこで、本発明の拡散抵抗素子では、上記
第２導電型半導体領域からなる第２の拡散抵抗体を、そ
の内部の第１導電型半導体領域である第１の拡散抵抗体
と並列接続させる。この並列接続によって、２つの拡散
抵抗体の間のＰＮ接合に亘って同相のバイアス状態とさ
れ、ＦＥＴ効果は抑制される。そして、第２の拡散抵抗
体自体を第１の拡散抵抗体に対して順バイアスとならな
いように電気的に分離する手段、により分離する。この
分離によって、順バイアスによる第１の拡散抵抗体と第
２の拡散抵抗体の間のＰＮ接合にＯＮ電流が流れること
が防止され、さらに基板による第２の拡散抵抗体へのＦ
ＥＴ効果も除去される。従って、並列接続された抵抗体
のＦＥＴ効果は本質的に除去されることになる。

そして、一般に回路に拡散抵抗を配置する多くの場合、
その一方の端子が低インピーダンスであり、他方の端子
が高インピーダンスである場合がある。高インピーダン
ス側では、電流から電圧が変動するため、バッファ等に
よる分離が必要となるが、低インピーダンス側では、そ
の電圧変動が小さいために、バッファ等による分離は不
要となり、共通接続することができる。このように第１
及び第２の拡散抵抗体の一方の端子を共通接続すること
で、その素子の占有面積等を小さくできることになる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 本実施例の拡散抵抗素子は、並列接続された２つの拡散
抵抗体と１つのバッファを用いて、ＦＥＴ効果を十分に
除去しようとするものである。

まず、その回路構成を第１図に示す、第１図に示す家う
に、本実施例の拡散抵抗素子は、まず、第１導電型半導
体領域ＣＰ型のシリコン基板）中の第２導電型半導体領
域（Ｎ型のウェル領域）に形成された第１導電型半導体
領域からなる第１の拡散抵抗体１に、上記第２導電型半
導体領域（Ｎ型のウェル領域）からなる第２の拡散抵抗
体２が並列接続されている。この並列接続は、一方の端
子側でバッファ３を介して行われており、他方の端子側
では共通接続されて行われている。

すなわち、上記第１の拡散抵抗体１の一方の端子５には
、バッファ３の入力側が接続され、そのバッファ３の出
力側に上記第２の拡散抵抗体２の一方の端子が接続され
ている。なお、上記第２の拡散抵抗体２は、等偏向にＰ
型のシリコン基板によってバイアスされた形となり、そ
の間のＰＮ接合では寄生容量ＣＣＳが形成される。

このような回路構成からなる本実施例の拡散抵抗素子は
、第１の拡散抵抗体１が第２の拡散抵抗体２と並列に接
続され、この並列接続の関係から、２つの拡散抵抗体の
間のＰＮ接合に亘って同相のバイアス状態とされ、その
ＦＥＴ効果は抑制される。そして、拡散抵抗素子の接続
端子のうち、高インピーダンス側を端子５とし、低イン
ピーダンス側を端子６とした時では、高インピーダンス
側の並列接続はバッファ３を介して行われており、従っ
て、第２の拡散抵抗体２を第１の拡散抵抗体１と同電位
に維持して、２つの拡散抵抗体１．２の間を零バイアス
に保つことができる。そして、低インピーダンス側で短
絡している分だけ、その占有面積の縮小化を図ることが
できる。

なお、バッファ３をレベルシフトとすることも可能であ
る。

第２図は、本実施例の拡散抵抗素子の要部断面図であっ
て、その主かる構成は、Ｐ型のシリコン基板１３に形成
されたＮ−型のウェル領域１２と、そのＮ−型のウェル
領域１２に形成されたＰ型の不純物拡散領域１１とを有
している０表面を被覆する絶縁膜１４には開口部が形成
されており、その開口部には各拡散抵抗体の端子の電極
となるように、電極２１．２２□　２４が設けられてい
る。

そして、電極２２と電極２４０間には、バッファ１５が
接続されている。

さらに詳しく説明すると、上記Ｐ型のシリコン基ｗ、１
１は接地されており、こめシリコン基板１１の他の領域
には、例えばトランジスタ等の能動素子やキャパシタ等
の受動素子が形成される。Ｎ型のウェル領域１２は、他
の素子と分離されて形成されており、そのウェル領域１
２中に上記Ｐ型の不純物拡散領域１１が形成されている
。ウェル９■域１２の基板表面部分には、オーミックコ
ンタクトをとるためのＮ゛型の高濃度不純物拡散領域２
５．２５が設けられており、これらＮ０型の高濃度不純
物拡散領域２５．２５を介して、ウェル領域１２は上記
電極２１．２４と接続している。

第１の拡散抵抗体としてのＰ型の不純物拡散領域１１は
、Ｎ−型のウェル領域１２に基板内で囲まれて形成され
、且つ絶縁膜１４で被覆された基板の主面に臨んでいる
。このＰ型の不純物拡散領域１１は、両端に上記高濃度
不純物拡散領域２５゜２５と並行するように端子が設け
られており、−方の端子は第２の拡散抵抗体と共通接続
にされ、他方の端子はバッファ１５を介して第２の拡散
抵抗体に接続される。すなわち、その一方の端子は電極
２１と接続され、バッファを介しないで共通接続する端
子となっている。また、他方の端子は電極２２により取
り出され、その電極２２にはバッファ１５の入力側が接
続されている。

上記バッファ１５は、高インピーダンス端子である入力
側が上記電極２２に接続する。そのバッファ１５の出力
側は上記電極２４に接続する。そして、バッファ１５の
入力側が接続した上記電極２２は、当該拡散抵抗素子の
一方の端子１８とされ、共通接続された上記電極２１は
、当該拡散抵抗素子の他方の端子１７とされる。ここで
、例えば、バッファ１５が接続された上記端子１８は高
インピーダンス側の端子であり、上記端子１７は低イン
ピーダンス側の端子とされる。

第２図に示す拡散抵抗素子では、第２の拡散抵抗体を構
成するＰ型の不純物拡散ｅｌＪｊ！ｔｌｌと、第１の拡
散抵抗体を構成するＮ−型のウェル領域１２とが並列接
続から同電位に維持され、２つの拡散抵抗体の間を零バ
イアスに保っている。このためＦＥＴ効果をを効に防止
することができ、抵抗値の変動を抑えることができる。

そして、バッファ１５の機能から、同時にＰ型の不純物
拡散領域１１とＮ−型のウェル領域１２の間のＰＮ接合
２０を順バイアスにしないようにして、ＰＮダイオード
のＯＮ電流が流れることを防止すると共に、基板と第２
の拡散抵抗体の間のＦＥＴ効果の影響も遮断している。

この拡散抵抗素子では、端子１７側にはバッファが設け
られない。これは、端子１７側が低インピーダンス側で
あるために、端子１７における電位の上昇が問題となら
ないためである。従って、バッファを両端に設けるもの
に比較して、回路規模を小さいものにすることが可能と
なる。

なお、上述の実施例では、順バイアスとならないように
電気的に分離する手段をバッファ１５゜としたが、レベ
ルシフト回路によって、ＰＮ接合２０が逆バイアスを維
持するようにしても良い。

また、導電型のＰ、Ｎはそれぞれ反対の構成としても良
い。

第２の実施例 本実施例は、上述の構成を有する拡散抵抗素子を、非反
転アンプに用いた例である。

その構成は、第３図に示すように、ＤＣレベルを電圧Ｖ
とする入力信号ｖ１．４が子端子に入力する演算増幅器
３１の一端子には、２つの抵抗３３゜３４が接続されて
いる。抵抗３３は上記演算増幅器３１の出力端子と上記
一端子の間で接続され、抵抗３４は上記演算増幅器３１
の一端子に接続されると共に定電圧■を介して接地され
ている。ここで、上記抵抗３３．３４は、それぞれ第１
の拡散抵抗体（不純物拡散領域）からなる抵抗であり、
次の第２の拡散抵抗体の機能によってＦＥＴ効果が抑制
されるため、その歪みが十分低減されて、利得の変動が
抑えられることになる。

これら各抵抗３３．３４には、それぞれ並列接続となる
ように、抵抗３５．３６が接続されている。すなわち、
抵抗３５は、低インピーダンス側端子としての上記演算
増幅器３１の出力端子に一端が接続され、他端はバッフ
ァ３２を介して上記演算増幅器３１の一端子と仮想短絡
した子端子に接続されている。また、抵抗３６は低イン
ピーダンス側端子としての抵抗３４の接地側端子に接続
され、他端は同様にバッファ３２を介して上記演算増幅
器３１の一端子と仮想短絡した子端子に接続されている
。上記バッファ３２の向きは、入力側が上記＋端子側で
あり、出力端子が各抵抗３５゜３６の端子とされる。こ
れら抵抗３５．３６は、第１の拡散抵抗体とＰＮ接合を
以て取り囲む第２の拡散抵抗体（ウェル領域）であり、
このように並列接続することで、ＰＮ接合の電位は全体
に亘って同相のものとなり、ＦＥＴ効果が抑制される。

そして、演算増幅器３１の＋（−）端子は、高インピー
ダンス端子であり、電流の流入等が問題となるところで
あるが、バッファ３２によって分離されているため、Ｉ
＠バイアスにされることが防止され、第２の拡散抵抗体
と基板との相互作用による悪影響も遮断することができ
る。また、低インピーダンス側である演算増幅器３１の
出力端子や、抵抗３４の接地側端子には、第１の拡散抵
抗体と第２の拡散抵抗体の間にバッファが形成されず、
その分だけ素子の占有面積を縮小化することが可能とな
る。

第３の実施例 本実施例は、上述の構成を有する拡散抵抗素子を、反転
アンプに用いた例である。

その構成は、第４図に示すように、ＤＣレベルを電圧Ｖ
とする入力信号ＶＩＮが、抵抗４４を介して子端子に入
力する演算増幅器４１が設けられ、その演算増幅器４１
の一端子は、定電圧Ｖを介して接地されている。そして
、その演算増幅器４１の上記＋端子と出力端子の間には
、抵抗４５が接続されている。ここで、上記抵抗４４．
４５は、それぞれ第１の拡散抵抗体（不純物拡散領域）
からなる抵抗であり、次の第２の拡散抵抗体の機能によ
ってＦＥＴ効果が抑制されるため、その歪みが十分低減
されて、利得の変動が抑えられることになる。

これら各抵抗４４．４５には、それぞれ並列接続きなる
ように、抵抗４６．４７が接続されている。すなわち、
抵抗４６は、低インピーダンス側端子としての上記入力
信号ＶＩＮ側の端子に一端が接続され、他端はバッファ
４２を介して上記演算増幅器４１の子端子と接続されて
いる。このバッファ４２の向きは、入力側が上記演算増
幅器４Ｉの子端子であり、出力側が上記抵抗４６の端子
とされる。また、抵抗４７は、一端が低インピーダンス
側端子としての演算増幅器４１の出力端子に接続され、
他端はバッファ４３を介して上記演算増幅器４１の子端
子と接続されている。このバッファ４３の向きは、入力
側が上記演算増幅器４１の子端子であり、出力側が上記
抵抗４７の端子とされる。これら抵抗４６．４７は、第
１の拡散抵抗体とＰＮ接合を以て取り囲む第２の拡散抵
抗体（ウェル領域）であり、このように並列接続するこ
とで、ＰＮ接合の電位は全体に亘って同相のものとなり
、ＦＥＴ効果が抑制される。そして、演算増幅器４１の
子端子は、高インピーダンス端子であり、電流の流入等
が問題となるところであるが、バッファ４２．４３によ
ってそれぞれ分離されているため、順バイアスにされる
ことが防止され、第２の拡散抵抗体と基板との相互作用
による悪影響も遮断することができる。また、低インピ
ーダンス側である演算増幅器４１の出力端子や、抵抗４
４の入力信号側端子には、第１の拡散抵抗体と第２の拡
散抵抗体の間にバッファが形成されず、その分だけ素子
の占有面積を縮小化することが可能となる。

なお、上述の各実施例で各バッファは、レベルシフト回
路としても良い。レベルシフト回路にした場合では、第
１及び第２の拡散抵抗体の間のＰＮ接合が逆バイアスに
維持されるものとする。

〔発明の効果〕

本発明の拡散抵抗素子は、上述のように、第１の拡散抵
抗体と第２の拡散抵抗体の間のＰＮ接合が、その接合全
体に亘って零バイアス若しくは逆バイアスに維持される
。このため、そのＰＮ接合によるＦＥＴ効果は、十分に
抑制される。さらに、第２の拡散抵抗体は、バッファ笠
の上記順バイアスとならないように電気的に分離する手
段によって分離されるため、基板との間のＦＥＴ効果も
遮断されると共に低い歪みの回路を得ることができ、し
かも、他端にはバッファ等が設けられないため、両端に
バッファ等を設ける場合に比較して素子の占有面積等も
縮小化できる。

【図面の簡単な説明】

第１図は本発明の拡散抵抗素子の一例の回路図、第２図
は本発明の拡散抵抗素子の一例の要部断面図、第３図は
本発明の拡散抵抗素子の一例を用いた非反転アンプの回
路図、第４図は本発明の拡散抵抗素子の一例を用いた反
転アンプの回路図である。 また、第５図は従来の拡散抵抗素子の一例の要部断面図
、第６図は一般的な非反転アンプの回路図、第７図は一
般的な反転アンプの回路図である。 １・・・第１の拡散抵抗体 ２・・・第２の拡散抵抗体 ３・・・バッファ １１・・・Ｐ型の不純物拡’ｊＰｉ　ＧＷ域１２・・・
Ｎ−型のウェル領域 １３・・・Ｐ型のシリコン基板 】５・・・バッファ 特許出願人　　　ソニー株式会社 代理人弁理士　小池　晃（他２名） 繁１図 第２図 非反転Ｙ〉７△の適用例 第３図 反転ア′−７への適用例 ！４　図

Claims (1)

【特許請求の範囲】
1. 　第１導電型半導体領域中の第２導電型半導体領域に形
   成された第１導電型半導体領域からなる第１の拡散抵抗
   体と、上記第２導電型半導体領域からなる第２の拡散抵
   抗体を並列接続し、且つ上記第１及び第２の拡散抵抗体
   のそれぞれ一方の端子が共通接続され、上記第１及び第
   ２の拡散抵抗体のそれぞれ他方の端子は上記第１の拡散
   抵抗体に対して上記第２の拡散抵抗体が順バイアスとな
   らないように電気的に分離されることを特徴とする拡散
   抵抗素子。