JP2001127167A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 抵抗素子を有する半導体装置に関し、印加電
圧により抵抗値にバラツキが生じない半導体装置を提供
することを目的とする。 【解決手段】 半導体基板（２）上にバイポーラ素子と
ともに抵抗素子を形成される半導体装置（１００）にお
いて、抵抗素子は、半導体基板（２）上に形成され、半
導体基板（２）を絶縁する絶縁層（１０１）と、絶縁層
（１０１）上に形成され、抵抗を形成する抵抗層（１０
２）とを設ける。
圧により抵抗値にバラツキが生じない半導体装置を提供
することを目的とする。 【解決手段】 半導体基板（２）上にバイポーラ素子と
ともに抵抗素子を形成される半導体装置（１００）にお
いて、抵抗素子は、半導体基板（２）上に形成され、半
導体基板（２）を絶縁する絶縁層（１０１）と、絶縁層
（１０１）上に形成され、抵抗を形成する抵抗層（１０
２）とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に、抵抗素子を有する半導体装置に関する。
特に、抵抗素子を有する半導体装置に関する。
【０００２】
【従来の技術】バイポーラ集積回路などの半導体装置の
抵抗としては、エピタキシャル層に形成された拡散層が
用いられている。図３は従来の半導体装置の一例の構成
図を示す。図３（Ａ）は断面図、図３（Ｂ）は平面図を
示す。
抵抗としては、エピタキシャル層に形成された拡散層が
用いられている。図３は従来の半導体装置の一例の構成
図を示す。図３（Ａ）は断面図、図３（Ｂ）は平面図を
示す。
【０００３】従来の半導体装置１は、Ｐ型の半導体基板
２上にＰ＋形のアイソレーション層３で分離されたｎ型
のエピタキシャル層４が形成され、エピタキシャル層４
上に不純物注入法により各種拡散層が形成され、各種素
子を形成されている。抵抗素子は、図３に示すようにｎ
形エピタキシャル層４上にＰ形のベース拡散層５を形成
し、このベース拡散層５の抵抗を利用して構成される。
このとき、エピタキシャル層４とベース拡散層５とでＰ
Ｎ接合が形成される。
２上にＰ＋形のアイソレーション層３で分離されたｎ型
のエピタキシャル層４が形成され、エピタキシャル層４
上に不純物注入法により各種拡散層が形成され、各種素
子を形成されている。抵抗素子は、図３に示すようにｎ
形エピタキシャル層４上にＰ形のベース拡散層５を形成
し、このベース拡散層５の抵抗を利用して構成される。
このとき、エピタキシャル層４とベース拡散層５とでＰ
Ｎ接合が形成される。
【０００４】このエピタキシャル層４とベース拡散層５
とのＰＮ接合は、ベース拡散層５の電位がエピタキシャ
ル層４の電位より高い電位になると、順方向の接合とな
り、漏れ電流が発生する。よって、この種の抵抗素子で
は、エピタキシャル層４の電位がベース拡散層５の電位
より高い電位になるようにエピタキシャル層４にバイア
ス電圧Ｖbiasを印加している。バイアス電圧Ｖbiasは、
Ｎ＋形の拡散層６を介してエピタキシャル層４に印加さ
れる。
とのＰＮ接合は、ベース拡散層５の電位がエピタキシャ
ル層４の電位より高い電位になると、順方向の接合とな
り、漏れ電流が発生する。よって、この種の抵抗素子で
は、エピタキシャル層４の電位がベース拡散層５の電位
より高い電位になるようにエピタキシャル層４にバイア
ス電圧Ｖbiasを印加している。バイアス電圧Ｖbiasは、
Ｎ＋形の拡散層６を介してエピタキシャル層４に印加さ
れる。
【０００５】なお、半導体基板２上にはＳｉＯ2 からな
る絶縁層７、Ａｌからなる電極８、ＳｉＮ2 からなる保
護層９が形成される。
る絶縁層７、Ａｌからなる電極８、ＳｉＮ2 からなる保
護層９が形成される。
【０００６】
【発明が解決しようとする課題】しかるに、従来の半導
体装置の抵抗は、エピタキシャル層４にバイアス電圧Ｖ
biasを印加し、エピタキシャル層４とベース拡散層５と
の間に逆方向電圧を印加していた。このため、エピタキ
シャル層４とベース拡散層５との間に空乏層が生じ、こ
の空乏層の影響によりベース拡散層５に電圧依存性が生
じる。
体装置の抵抗は、エピタキシャル層４にバイアス電圧Ｖ
biasを印加し、エピタキシャル層４とベース拡散層５と
の間に逆方向電圧を印加していた。このため、エピタキ
シャル層４とベース拡散層５との間に空乏層が生じ、こ
の空乏層の影響によりベース拡散層５に電圧依存性が生
じる。
【０００７】この電圧依存性は特に反転アンプの帰還抵
抗として用いた場合に問題となる。図４は従来の半導体
装置の一例の抵抗素子を用いた回路の構成図を示す。図
４（Ａ）はブロック図、図４（Ｂ）は抵抗素子の断面図
を示す。同図中、図３と同一構成部分には同一符号を付
し、その説明は省略する。反転アンプ１０は、オペアン
プ１１及び入力抵抗Ｒg 、帰還抵抗Ｒf から構成され
る。入力信号は、入力端子Ｔinに供給され、入力抵抗Ｒ
g を介してオペアンプ１１の反転入力端子に供給され
る。
抗として用いた場合に問題となる。図４は従来の半導体
装置の一例の抵抗素子を用いた回路の構成図を示す。図
４（Ａ）はブロック図、図４（Ｂ）は抵抗素子の断面図
を示す。同図中、図３と同一構成部分には同一符号を付
し、その説明は省略する。反転アンプ１０は、オペアン
プ１１及び入力抵抗Ｒg 、帰還抵抗Ｒf から構成され
る。入力信号は、入力端子Ｔinに供給され、入力抵抗Ｒ
g を介してオペアンプ１１の反転入力端子に供給され
る。
【０００８】オペアンプ１１の非反転入力端子には、定
電圧が印加される。また、オペアンプ１１の出力端子と
反転入力端子とは帰還抵抗Ｒf を介して接続される。上
記構成の反転アンプ１０の入力抵抗Ｒg 及び帰還抵抗Ｒ
f として上記図３に示すような構成の拡散抵抗を用いる
場合、図４（Ｂ）に示すように抵抗素子Ｒg、Ｒf の拡
散層６に電源電圧Ｖccを印加する。これにより、入力抵
抗Ｒg 及び帰還抵抗Ｒf の抵抗の電圧による変動の影響
が小さくできる。
電圧が印加される。また、オペアンプ１１の出力端子と
反転入力端子とは帰還抵抗Ｒf を介して接続される。上
記構成の反転アンプ１０の入力抵抗Ｒg 及び帰還抵抗Ｒ
f として上記図３に示すような構成の拡散抵抗を用いる
場合、図４（Ｂ）に示すように抵抗素子Ｒg、Ｒf の拡
散層６に電源電圧Ｖccを印加する。これにより、入力抵
抗Ｒg 及び帰還抵抗Ｒf の抵抗の電圧による変動の影響
が小さくできる。
【０００９】次に、入力抵抗Ｒg 及び帰還抵抗Ｒf の抵
抗の電圧依存性について説明する。このとき、図３、図
４（Ｂ）に示す抵抗素子の電圧依存性は、拡散層６に印
加された電圧に対する依存性となる。電圧依存性は、ベ
ース拡散層５に生じる空乏層によって発生する。空乏層
は、拡散層６に印加された電圧に対してベース拡散層５
に印加される電圧が逆バイアス方向に大きくなる程、大
きくなる。空乏層が大きくなると、抵抗が大きくなる。
抗の電圧依存性について説明する。このとき、図３、図
４（Ｂ）に示す抵抗素子の電圧依存性は、拡散層６に印
加された電圧に対する依存性となる。電圧依存性は、ベ
ース拡散層５に生じる空乏層によって発生する。空乏層
は、拡散層６に印加された電圧に対してベース拡散層５
に印加される電圧が逆バイアス方向に大きくなる程、大
きくなる。空乏層が大きくなると、抵抗が大きくなる。
【００１０】このとき、反転アンプ１０では、入力抵抗
Ｒg と帰還抵抗Ｒf とでは印加電圧が反転する。このた
め、入力抵抗Ｒg と帰還抵抗Ｒf に印加される電圧の極
性は反転する。したがって、入力抵抗Ｒg が電圧依存性
によって、大きくなると帰還抵抗Ｒf は小さくなる。こ
のため、入力抵抗Ｒg と帰還抵抗Ｒf との比が入力信号
に応じて大きく変動するため、増幅率が変動してしま
う。このため、反転アンプ１０により増幅される信号が
歪むなどの問題点があった。
Ｒg と帰還抵抗Ｒf とでは印加電圧が反転する。このた
め、入力抵抗Ｒg と帰還抵抗Ｒf に印加される電圧の極
性は反転する。したがって、入力抵抗Ｒg が電圧依存性
によって、大きくなると帰還抵抗Ｒf は小さくなる。こ
のため、入力抵抗Ｒg と帰還抵抗Ｒf との比が入力信号
に応じて大きく変動するため、増幅率が変動してしま
う。このため、反転アンプ１０により増幅される信号が
歪むなどの問題点があった。
【００１１】本発明は上記の点に鑑みてなされたもの
で、印加電圧により抵抗値にバラツキが生じない半導体
装置を提供することを目的とする。
で、印加電圧により抵抗値にバラツキが生じない半導体
装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の請求項１は、半
導体基板（２）上にバイポーラ素子とともに抵抗素子を
形成される半導体装置（１００）において、前記抵抗素
子は、前記半導体基板（２）上に形成され、前記半導体
基板（２）を絶縁する絶縁層（１０１）と、前記絶縁層
（１０１）上に形成され、抵抗を形成する抵抗層（１０
２）とを有することを特徴とする。
導体基板（２）上にバイポーラ素子とともに抵抗素子を
形成される半導体装置（１００）において、前記抵抗素
子は、前記半導体基板（２）上に形成され、前記半導体
基板（２）を絶縁する絶縁層（１０１）と、前記絶縁層
（１０１）上に形成され、抵抗を形成する抵抗層（１０
２）とを有することを特徴とする。
【００１３】請求項２は、抵抗層（１０２）を、ポリシ
リコン抵抗材料から構成してなる。請求項３は、抵抗層
（１０２）を、金属抵抗材料から構成してなる。請求項
４は、抵抗層（１０２）上に絶縁層（１０３）を介して
形成され、抵抗層（１０２）の一方の電極に接続され、
抵抗層（１０２）を電極の電位でシールドするシールド
層を設けてなる。
リコン抵抗材料から構成してなる。請求項３は、抵抗層
（１０２）を、金属抵抗材料から構成してなる。請求項
４は、抵抗層（１０２）上に絶縁層（１０３）を介して
形成され、抵抗層（１０２）の一方の電極に接続され、
抵抗層（１０２）を電極の電位でシールドするシールド
層を設けてなる。
【００１４】本実施例によれば、半導体基板（２）上に
絶縁層（１０１）を形成し、この絶縁層（１０１）上に
抵抗層（１０２）を形成することにより、抵抗素子を形
成しているため、ｐｎ接合が構成されないので、バイア
ス電圧を印加して、空乏層が形成されることがなく、よ
って、抵抗層（１０２）の抵抗の電圧依存性が生じるこ
とがない。このため、抵抗層（１０２）に印加される電
圧によって、抵抗が変化して回路に流れる信号への悪影
響を防止できる。
絶縁層（１０１）を形成し、この絶縁層（１０１）上に
抵抗層（１０２）を形成することにより、抵抗素子を形
成しているため、ｐｎ接合が構成されないので、バイア
ス電圧を印加して、空乏層が形成されることがなく、よ
って、抵抗層（１０２）の抵抗の電圧依存性が生じるこ
とがない。このため、抵抗層（１０２）に印加される電
圧によって、抵抗が変化して回路に流れる信号への悪影
響を防止できる。
【００１５】なお、上記括弧内の符号は、本発明の理解
を容易にするために付したものであり、一例に過ぎず、
これらに限定されるものではない。
を容易にするために付したものであり、一例に過ぎず、
これらに限定されるものではない。
【００１６】
【発明の実施の形態】図１は本発明の一実施例の構成図
を示す。同図中、図２と同一構成部分には同一符号を付
し、その説明は省略する。本実施例の半導体装置１００
は、アイソレーション層３により分離されたエピタキシ
ャル層４が形成された半導体基板２上に絶縁層１０１を
形成し、さらに、絶縁層１０１上に抵抗層１０２を形成
した構成とされている。
を示す。同図中、図２と同一構成部分には同一符号を付
し、その説明は省略する。本実施例の半導体装置１００
は、アイソレーション層３により分離されたエピタキシ
ャル層４が形成された半導体基板２上に絶縁層１０１を
形成し、さらに、絶縁層１０１上に抵抗層１０２を形成
した構成とされている。
【００１７】抵抗層１０２は、例えば、ポリシリコン抵
抗材料や金属抵抗材料が用いられる。ポリシリコン抵抗
材料は、例えば、ＣＭＯＳ集積回路においてゲートとし
て用いられている。抵抗層１０２は、このＣＭＯＳ集積
回路においてゲートとして用いられているポリシリコン
抵抗材料をＣＭＯＳプロセスにより形成される。抵抗層
１０２上には絶縁層１０３が形成される。絶縁層１０３
には、抵抗層１０２の両端にコンタクト１０４、１０５
が形成される。絶縁層１０３の上には、配線１０６、１
０７が形成される。
抗材料や金属抵抗材料が用いられる。ポリシリコン抵抗
材料は、例えば、ＣＭＯＳ集積回路においてゲートとし
て用いられている。抵抗層１０２は、このＣＭＯＳ集積
回路においてゲートとして用いられているポリシリコン
抵抗材料をＣＭＯＳプロセスにより形成される。抵抗層
１０２上には絶縁層１０３が形成される。絶縁層１０３
には、抵抗層１０２の両端にコンタクト１０４、１０５
が形成される。絶縁層１０３の上には、配線１０６、１
０７が形成される。
【００１８】配線１０６は、絶縁層１０３に形成された
コンタクト１０４を通して抵抗層１０２に接続される。
また、配線１０７は、絶縁層１０３に形成されたコンタ
クト１０５を通して抵抗層１０２に接続される。配線１
０７は、コンタクト１０５上だけでなく、抵抗層１０２
上に延在され、抵抗層１０２を絶縁層１０３を介してシ
ールドするシールド部１０８を有する。配線１０６、１
０７上に保護層９が積層される。
コンタクト１０４を通して抵抗層１０２に接続される。
また、配線１０７は、絶縁層１０３に形成されたコンタ
クト１０５を通して抵抗層１０２に接続される。配線１
０７は、コンタクト１０５上だけでなく、抵抗層１０２
上に延在され、抵抗層１０２を絶縁層１０３を介してシ
ールドするシールド部１０８を有する。配線１０６、１
０７上に保護層９が積層される。
【００１９】本実施例によれば、半導体基板２にアイソ
レーション層３により分離された形成されたエピタキシ
ャル層４上に絶縁層１０１を介して抵抗層１０２を形成
したため、エピタキシャル層４にバイアス電圧を印加す
ることがないので、抵抗層１０２への入出力配線１０
６、１０７を配置すればよく、よって、配線を簡略化で
きるとともに、占有面積を小さくでき、半導体装置全体
の小型化に寄与できる。
レーション層３により分離された形成されたエピタキシ
ャル層４上に絶縁層１０１を介して抵抗層１０２を形成
したため、エピタキシャル層４にバイアス電圧を印加す
ることがないので、抵抗層１０２への入出力配線１０
６、１０７を配置すればよく、よって、配線を簡略化で
きるとともに、占有面積を小さくでき、半導体装置全体
の小型化に寄与できる。
【００２０】また、抵抗に電圧依存性がないので、回路
を正確に動作させることができる。特に、図４（Ａ）に
示すような反転アンプ１０の入力抵抗Ｒg 、帰還抵抗Ｒ
fとして用いた場合に、入力信号によって入力抵抗Ｒg
、帰還抵抗Ｒf の抵抗値が変動してしまうことがな
い。よって、入力抵抗Ｒg 、帰還抵抗Ｒf の比を入力信
号によらずに一定に保持できるため、反転アンプ１０の
増幅率を一定にでき、したがって、信号に歪みを生じさ
せることがなくなる。
を正確に動作させることができる。特に、図４（Ａ）に
示すような反転アンプ１０の入力抵抗Ｒg 、帰還抵抗Ｒ
fとして用いた場合に、入力信号によって入力抵抗Ｒg
、帰還抵抗Ｒf の抵抗値が変動してしまうことがな
い。よって、入力抵抗Ｒg 、帰還抵抗Ｒf の比を入力信
号によらずに一定に保持できるため、反転アンプ１０の
増幅率を一定にでき、したがって、信号に歪みを生じさ
せることがなくなる。
【００２１】なお、非反転アンプの帰還抵抗に用いても
同様な作用を奏する。また、このとき、上記のポリシリ
コン抵抗は、両端に印加される電圧に対して電圧依存性
を有する。図２は本発明の一実施例の抵抗素子の電圧依
存性を示す図を示す。図２に示すように、ポリシリコン
抵抗の抵抗の電圧依存性は、その両端に印加される電圧
がシールド部１０８が接続される電極側を基準とし、印
加される電圧が順方向に大きいほど大きくなり、逆方向
に大きいほど、小さくなる特性を有する。
同様な作用を奏する。また、このとき、上記のポリシリ
コン抵抗は、両端に印加される電圧に対して電圧依存性
を有する。図２は本発明の一実施例の抵抗素子の電圧依
存性を示す図を示す。図２に示すように、ポリシリコン
抵抗の抵抗の電圧依存性は、その両端に印加される電圧
がシールド部１０８が接続される電極側を基準とし、印
加される電圧が順方向に大きいほど大きくなり、逆方向
に大きいほど、小さくなる特性を有する。
【００２２】入力抵抗Ｒg と帰還抵抗Ｒf との電圧依存
性が一致するようにシールド部１０８を接続することに
より、入力抵抗Ｒg と帰還抵抗Ｒf との電圧依存性を同
等にでき、よって、入力抵抗Ｒg と帰還抵抗Ｒf との抵
抗比を略一定にできる。入力抵抗Ｒg と帰還抵抗Ｒf と
の抵抗比が略一定になることにより、反転アンプ１００
の増幅度を一定にできる。増幅度が一定になることによ
り、歪率を小さくできる。
性が一致するようにシールド部１０８を接続することに
より、入力抵抗Ｒg と帰還抵抗Ｒf との電圧依存性を同
等にでき、よって、入力抵抗Ｒg と帰還抵抗Ｒf との抵
抗比を略一定にできる。入力抵抗Ｒg と帰還抵抗Ｒf と
の抵抗比が略一定になることにより、反転アンプ１００
の増幅度を一定にできる。増幅度が一定になることによ
り、歪率を小さくできる。
【００２３】
【発明の効果】上述の如く、本発明によれば、半導体基
板上に絶縁層を形成し、この絶縁層上に抵抗層を形成す
ることにより、抵抗素子を形成しているため、ｐｎ接合
が構成されないので、バイアス電圧による空乏層が形成
されることがなく、よって、抵抗層の抵抗に電圧依存性
が生じることがないため、抵抗層に印加される電圧によ
って、抵抗が変化して回路に流れる信号への悪影響を防
止できる等の特長を有する。
板上に絶縁層を形成し、この絶縁層上に抵抗層を形成す
ることにより、抵抗素子を形成しているため、ｐｎ接合
が構成されないので、バイアス電圧による空乏層が形成
されることがなく、よって、抵抗層の抵抗に電圧依存性
が生じることがないため、抵抗層に印加される電圧によ
って、抵抗が変化して回路に流れる信号への悪影響を防
止できる等の特長を有する。
【図１】本発明の一実施例の構成図である。
【図２】本発明の一実施例の抵抗素子の電圧依存性を示
す図である。
す図である。
【図３】従来の半導体装置の一例の構成図である。
【図４】従来の半導体装置の一例の抵抗素子を用いた回
路のブロック図である。
路のブロック図である。
【符号の説明】 ２ 半導体基板 ３ アイソレーション層 ４ エピタキシャル層 １００ 半導体装置 １０１ 絶縁層 １０２ 抵抗層 １０３ 絶縁層 １０４、１０５ 電極 １０８ シールド部
Claims (4)
- 【請求項１】 半導体基板上にバイポーラ素子とともに
抵抗素子を形成される半導体装置において、 前記抵抗素子は、 前記半導体基板に形成され、前記半導体基板を絶縁する
絶縁層と、 前記絶縁層上に形成され、抵抗を形成する抵抗層とを有
することを特徴とする半導体装置。 - 【請求項２】 前記抵抗層は、ポリシリコン抵抗材料か
ら構成されることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記抵抗層は、金属抵抗材料から構成さ
れることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記抵抗層上に絶縁層を介して形成さ
れ、前記抵抗層を前記抵抗層の一方の電極に接続され、
前記抵抗層を該電極の電位でシールドするシールド層を
有することを特徴とする請求項１乃至３のいずれか一項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30758499A JP2001127167A (ja) | 1999-10-28 | 1999-10-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30758499A JP2001127167A (ja) | 1999-10-28 | 1999-10-28 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011067392A Division JP2011119780A (ja) | 2011-03-25 | 2011-03-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001127167A true JP2001127167A (ja) | 2001-05-11 |
Family
ID=17970832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30758499A Pending JP2001127167A (ja) | 1999-10-28 | 1999-10-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001127167A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008282988A (ja) * | 2007-05-10 | 2008-11-20 | Sanyo Electric Co Ltd | 半導体装置 |
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-
1999
- 1999-10-28 JP JP30758499A patent/JP2001127167A/ja active Pending
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