JPH0254568A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は抵抗体、特に半導体集積回路装置（以下ＩＣと
いう）に集積する多結晶シリコンによる抵抗体の構造お
よびその製造方法に関する。

従来の技術 一般に、ＩＣに集積する抵抗はプレーナ技術の進展によ
り、拡散抵抗が広く利用されている。特に、バイポーラ
型ＩＣでは、Ｐ形ベース拡散層を抵抗層とするベース拡
散抵抗が最も多く用いられているが、Ｎ形エピタキシャ
ル層からなる島領域に形成されるので、寄生効果として
、容量、ダイオード等の効果による抵抗値の電圧依存性
が回路設計上の制約になり問題になっていた。

一方、バイポーラ型ＩＣの高速化、高集積化がさらに進
むなかで、エミッタ形成法として多結晶シリコン膜（以
下ｐｏｌｙ　−Ｓｉ膜という）をエミッタ拡散源としだ
、ｐｏｌｙ　−Ｓｉ膜をエミッタ電極とするトランジス
タ（以下ポリ・エミッタ型トランジスタという）の開発
が進められている。このポリ・エミッタ型トランジスタ
を用いたＩＣでは、第４図に示すように、素子分離のシ
リコン酸化膜（以下ＳｉＯ２膜という）Ｓ上にｐｏｌｙ
　−Ｓｉ膜１０を形成して、これを抵抗体とする多結晶
シリコン抵抗（以下ｐｏｌｙ−３ｉ抵抗という）が用い
られている。

第４図は従来のｐｏｌｙ　−Ｓｉ抵抗を集積したＩＣの
断面構造図を示すものである。そして、第６図はこのＩ
Ｃの製造方法の要部を示す工程断面図である。

Ｐ−形半導体基板（ここでは単結晶シリコン基板で以下
Ｓｉ基板という）１に周知の技術を用いて、Ｎ＋形埋込
層２およびＰ＋形埋込層３を形成し、この基板上にＮ−
形エピタキシャル層４を形成する。そして、この基板に
溝掘り形の選択酸化技術を用いて、素子分離の５ｉ０２
膜６を形成し、その後、コレクタウオールのＮ＋形形成
散層６よびベースのＰ膨拡散層７を形成する。そして、
表面保護膜のＳｉＯ２膜ｓを形成後トランジスタの各コ
ンタクト窓をホト・エッチ技術を用いて開口し、その後
、この基板上に減圧ＣＶＤ技術を用いてｐｏｌｙ−３ｉ
膜を形成し、さらに、各コンタクト窓および分離ＳｉＯ
２膜Ｓ上にホト・エッチ技術を用いてｐｏｌｙ　−３ｉ
電極９およびｐｏｌｙ　−Ｓｉ抵抗１Ｑを形成する（第
５図人）。

次に、ｐｏｌｙ　−Ｓｉ抵抗１ｏに所定のシート抵抗値
に対応したＢ（ボロン）を、次に、エミッタ上のｐｏｌ
ｙ　−Ｓｉ電極９にＡｓ　（ヒ素）をそれぞれイオン注
入技術を用いて導入する。その後、この基板上に減圧Ｃ
ｖＤ技術を用いてＣＶ　Ｄ　−５ｉ０２膜１１を形成し
た後、熱処理を施して、Ｐ形ｐｏｌｙ−３ｉ抵抗１ｏを
形成する。この時、人Ｓドープドｐｏｌｙ−３ｉ電極９
をエミッタ拡散源として、Ｎ＋形拡散層１２が形成され
る（第６図Ｂ）。

次に、ｐｏｌｙ　−Ｓｉ抵抗１０上にホト・エッチ技術
を用いて絶縁膜パターンのＣＶ　Ｄ　−５ｉ０２膜１１
を形成し、そして、同時にｐｏｌｙ−３ｉ抵抗１０のコ
ンタクト窓を形成する（第６図Ｃ）。

次に、この基板上に周知の技術を用いて、アルミニウム
配線（以下ムβ配線という）１４を形成して、第４図の
ＩＣを構成できる。

以上のように構成された従来のＩＣにおいては、エミッ
タ拡散源となるｐｏｌｙ　−Ｓｉ膜を分離５ｉ０２膜６
上にも形成し、そしてＰ形不純物のＢをイオン注入する
ことにより、ｐｏｌｙ　−Ｓｉ抵抗１０の集積を実現し
ている。

発明が解決しようとする課題 しかしながら上記のような構成では、次のような課題を
有していた。

（１）　　ｐｏｌｙ　−Ｓｉ抵抗１ｏ上のＣＶ　Ｄ　−
５ｉ０２膜１１のパターンはエツチングで形成するので
、オーバーエッチにより下地の分離５１０２膜５が膜減
りし、その酸化膜厚が薄くなるのでムｌ配線の配線容量
は増加して、ＩＣの高速化の障害となる。又、トランジ
スタ部ではｐｏｌｙ−５ｉ電極９をマスクとして、下地
のＳｉＯ２膜６，８がオーバーエッチされるので、ｐｏ
ｌｙ　−Ｓｉ電極エツジの段差がオーバーハング形状に
なシ、ムｌ配線１４の段差被覆性（カバレジ）が劣化し
、ムｌ配線の断線不良が増加する。

（２）　　ｐｏｌｙ　−Ｓｉ抵抗１ｏとムβ配線１４の
接続部のコンタクト窓の段差を軽減するために、ＣｖＤ
−５ｉ０２膜１１の堆積膜厚を薄くすると、ｐｏｌｙ　
−Ｓｉ抵抗とクロスオーバーするムｌ配線との絶縁性が
劣化して、ＩＣの歩留りが低下する０ 本発明はかかる課題を鑑み、簡易な構成で配線容量の増
加を防止し、歩留りの向上が可能な半導体集積回路装置
およびその製造方法を提供することを目的とする。

課題を解決するだめの手段 本発明の半導体集積回路装置は、一方導電形の半導体層
を一主面に有する半導体基板と、前記基板の所定領域に
設けた素子分離の絶縁膜と、前記絶縁膜上の所定領域に
設けた抵抗体の半導体膜と、前記半導体膜上に設けた第
１の絶縁被膜と、前記第１の絶縁被膜上に設けた第２の
絶縁被膜と、前記基板上に設けられ、前記半導体膜の一
部と接続した金属配線と、前記半導体層に形成される能
動素子を備えた半導体集積回路装置である。そして、本
発明の半導体集積回路装置の製造方法は、一方導電形の
半導体層を一主面に有する半導体基板の所定領域に素子
分離の絶縁膜を形成する工程と、前記絶縁膜上の所定領
域に抵抗体の半導体膜を形成する工程と、前記半導体膜
に他方導電形の不純物を選択的にイオン注入する工程と
、前記基板上に第１の絶縁被膜および第２の絶縁被膜を
順次積層形成する工程と、前記基板に熱処理を施す工程
と、前記半導体膜上に前記第２の絶縁被膜の所定のパタ
ーンを形成する工程と、前記第２の絶縁被膜エツチング
マスクに前記第１の絶縁被膜をエツチング除去する工程
と、前記半導体膜と接続する金属配線を形成する工程と
を含む半導体集積回路装置の製造方法である。

作用 本発明は前記した構造により、抵抗体の半導体膜は第１
および第２の絶縁被膜で被覆されているので、金属配線
との絶縁性を向上できる。そして、本発明は前記した製
造方法により、第２の絶縁被膜のエツチング工程では、
第１の絶縁被膜が基板を被覆しているので、素子分離の
絶縁膜の膜減りを防止することができる。

実施例 本発明の一実施例であるバイポーラ型ＩＣについて第１
図を用いて説明する。第１図はバイポーラ型ＩＣの断面
構造図を示すもので、従来例の第４図と共通の構成要素
は同じ番号を用いており、１はＰ−形Ｓｉ基板、２はＣ
形コレクタ埋込層、４はＮ−形エピタキシャル層、５は
素子分離の５ｉ０２膜、６はコレクタウオールのＮ＋形
拡散層、７はベースのＰ膨拡散層、８は保護膜の５ｉ０
２膜、９はｐｏｌｙ　−Ｓｉ電極、１ｏは抵抗体のｐｏ
ｌｙ−３ｉ膜、１２はエミッタのＮ＋形拡散層、１３は
外部ベースのＰ＋形拡散層、１４はムｌ配線、２０は第
１の絶縁被膜のシリコン窒化膜（以下５ｉ５Ｎ４膜とい
う）、２１は第２の絶縁被膜のＣ’ｉ　ｎ　−５ｉ０２
膜である。

以上のように構成された本実施例によれば、ｐｏｌｙ　
−Ｓｉ抵抗１ｏは積層形成されたＳｉ３Ｎ４膜２゜およ
び５１０２膜２１で被覆されているので、ｐｏｌｙ　−
Ｓｉ抵抗上をクロスオーバーするムＥ配線との絶縁性を
向上できる。又、ｐｏｌｙ　−Ｓｉ抵抗１０はＳｉ３Ｎ
４膜２ｏで保護されているのでその信頼性も良い。

次に、本発明の一実施例であるバイポーラ型ＩＣの製造
方法について第２図を用いて説明する。第２図ム〜Ｄは
、第１図に示したバイポーラ型ＩＣの製造方法を示す工
程断面図である。

（ム）　Ｐ−形Ｓｉ基板１に周知の技術を用いて、Ｃ形
コレクタ埋込層２およびチャンネルストッパーのＰ形埋
込層を形成し、この基板上にＮ＝形エピタキシャル層４
を形成する。そして、この基板１に溝掘り形の選択酸化
技術を用いて、素子分離のＳｉＯ２膜５を形成し、その
後、コレクタウ、オールのＣ膨拡散層６およびベースの
Ｐ膨拡散層７を形成する。そして、表面保護膜のＳｉＯ
２膜８を形成後、トランジスタの各コンタクト窓をホト
・エッチ技術を用いて開口し、その後、この基板１上に
減圧ＣＶＤ技術を用いてｐｏｌｙＳ１膜を形成する。そ
して、各コンタクト窓および分離ＳｉＯ２膜５にホト・
エッチ技術を用いて、ｐｏｎｙ　−Ｓｉ電極９およびｐ
ｏｌｙ　−Ｓｉ抵抗１０を形成する。

（Ｂ）　　次に、ｐｏｌｙ　−Ｓｉ抵抗１０に所定のシ
ート抵抗値に対応したＢ（ボロン）を例えば５０　Ｋ６
Ｖで、６×１０　程度選択的にイオン注入する。

そして、エミッタ電極およびコレクタ取り出し電極とな
るｐｏｌｙ　−Ｓｉ電極９ａ、ｓｂにムＳ（ヒ素）を又
、ベース取り出し電極となるｐｏｌｙ−Ｓｉ電極９Ｃに
Ｂをそれぞれ選択的にイオン注入する。その後、減圧Ｃ
ＶＤ技術を用いて、この基板１上にＳｉ３Ｎ、膜２ｏオ
ｊヒｃＶＤ−８ｉ０２　膜２１を順次積層形成した後、
この基板に熱処理を例えば１０００℃で施す。こうする
と、ｐｏｌｙ　−Ｓｉ抵抗１０に導入したＢが活性化さ
れて、シート抵抗値で１にΩ／口程のＰ形ｐｏｌｙ−Ｓ
ｉ抵抗が得られる。そして、この時ムＳを導入したｐｏ
ｌｙ−３ｉ電極９１Ｌをエミッタ拡散源として、Ｐ形ベ
ース拡散層γ内にポリ・エミッタ型トランジスタのＮ＋
形エミッタ拡散層１２が形成され、又、Ｂを導入したｐ
ｏｌｙ　−Ｓｉ電極ｅＣ下に外部ベースのＰ膨拡散層１
３が形成される。

（Ｃ）　　次に、ｐｏｌｙ−３ｉ抵抗１ｏ上にホト・エ
ッチ技術を用いて、ＯＶ　Ｄ　−ＳｉＯ□膜パターン２
１を形成し、そして、同時にコンタクト窓ムを開口する
。この時のエツチングには緩衝フッ酸溶液で例えばＨＦ
　：　ＮＦ４Ｆ　：１　：８のエツチング液を用い、て
行なうと、下地の５ｉ５Ｎ４膜２ｏとの選択比は十分に
大きいので、５ｉ５Ｎ４膜２ｏの膜厚はビンホールが生
じない程度例えば１０　ｎｍまで薄くできる。こうする
と、エツチング時のオーバーエッチあるいはエツチング
のバラツキによる分離５ｉ０２膜５および表面保護膜の
８ｉ０２膜８の膜減りは防止でき、又、ｐｏｌｙ　−Ｓ
ｉ電極エツジの段差がオーバーハング形状になることは
ない。

（Ｄ）次Ｋ、コ（７）基板１上ノＯＶ　Ｄ　−５ｉ０２
膜パターン２１をマスクとして、露出した５ｉ５Ｎ４膜
２゜を熱リン酸溶液を用いて選択的にエツチング除去す
る。こうすると、トランジスタ部のｐｏｌｙ−３ｉ電極
９が露出され、又、ｐｏｌｙ−８ｉ抵抗１゜のコンタク
ト窓がセルファライン形成さレル。

その後、この基板１上に周知の技術を用いて、ムｌ配線
１４を形成して、本実施例のポリ・エミッタ型トランジ
スタとｐｏｌｙ−３ｉ抵抗を集積したＩＣを構成できる
。

以上のように構成された本実施例によれば、ｐｏｌｙ　
−Ｓｉ抵抗１０を被覆するＣ　Ｖ　Ｄ　−５ｉ０２膜パ
ターン２１の形成工程において、下地の５ｉ５Ｎ４膜２
０がエツチングストッパーになるので、オーバーエッチ
しても分離ＳｉＯ２膜５が膜減りせず、従ってム４配線
１４の配線容量は増加しない。又、トランジスタ部のｐ
ｏｌｙ　−Ｓｉ電極９エツジの段差はオーバーハング形
状にならないので、ムｌ配線１４のカバレジは劣化せず
、従ってムｌ配線１４の断線不良は発生しない。

なお、本実施例において、抵抗体にはｐｏｌｙ−８ｉ膜
を用いて形成したが、ＣＶＤ法による非晶シリコン膜を
用いてもよい。そして、ｐｏｌｙ−８ｉ抵抗のシート抵
抗値の制御にはＰ形不純物のＢ（ボロン）を用いたが、
他のＮ形不純物例えばムＳ（ヒ素）、Ｐ（リン）等を用
いてもよい。さらに、ｐｏｌｙ　−Ｓｉ抵抗１ｏを被覆
形成する絶縁膜パターンにはＯＶ　Ｄ　−５ｉ０２膜を
用いて形成したが、他の堆積被膜例えばｐ　ｓ　ａ　（
リンガラス）膜等を用いてもよく、そして、ＣＶ　Ｄ　
−５ｉ０２膜は熱処理（エミッタ拡散）前に堆積したが
、これは熱処理後に堆積しても、本効果が得られるのは
言うまでもない。

次に、本発明の他の実施例であるバイポーラ型ＩＣにつ
いて第３図を用いて説明する。第３図ムはバイポーラ型
ＩＣの断面構造図で、第３図ＢはＩＣの平面であり、構
成要素は第１図と同じである。ム図が示すように、ｐｏ
ｌｙ　−Ｓｉ抵抗１０を被覆形成するＣ　Ｖ　Ｄ　−５
ｉ０２膜パターン２１およびＳｉ３Ｎ４膜２ｏは、ムｌ
配線１４との接続部であるｐｏｌｙ　−８ｉ抵抗１ｏの
両端（ム部）を除いた所定領域に設けられている。こう
すると、ｐｏｌｙ　−Ｓｉ抵抗パターンとコンタクト窓
間のマスク合わせ余裕が不要になシ、第４図の従来例に
比べ、ｐｏｌｙＳｉ抵抗１ｏの長さも、幅Ｗとも小さく
なり抵抗体の素子面積（ＬｘＷ）を縮小できるので、抵
抗体の寄生容量を低下でき、そして高集積化を図ること
ができる。

発明の詳細 な説明したように、本発明によれば、簡易な構成で配線
容量の増加および配線不良を防止でき、そして、性能お
よび歩留りの向上が可能な半導体集積回路装置を実現で
きるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における半導体集積回路装置
の断面図、第２図ム〜Ｄは本発明の一実施例における半
導体集積回路装置の製造方法を示す工程断面図、第３図
ム、Ｂは、それぞれ本発明の他の実施例における半導体
集積回路装置の断面図と素子平面図、第４図は従来の半
導体集積回路装置の断面構造図、第６図Ａ、Ｃは従来の
半導体集積回路装置の製造方法を示す工程断面図である
。 １・・・・・・Ｐ〜形半導体基板、４・・・・・・Ｎ−
形エピタキシャル層、５・・・・・・素子分離の５ｉ０
２膜、７・・・・・・Ｐ形ベース拡散層、８・・・・・
・表面保護膜のＳｉＯ２膜、９・・・・・・ｐｏｌｙ−
３ｉ電極、１ｏ・・・・・・抵抗体のｐｏｌｙ−８ｉ膜
、１２・・・・・・Ｎ＋形工ばツタ拡散層、１４・・・
・・・ムｌ配線、２０・・・・・・第１の絶縁被膜の５
ｉ５Ｎ４膜、２１・・・・・・第２の絶縁被膜のＣＶＤ
−８ｉＯ□膜。 代理人の氏名　弁理士　粟　野　重　孝　ほか１名７−
Ｆ−形Ｓｉ基板 Ｓ−一一分敢５ｉＯｚ膿 ９−−−　Ｐｏｎｙ　−Ｓｉ、電Ｊ五 １０−＝　Ｆθ１ｙ−３ｉ抵祝 １４−Ａｌ１配渫 ２０−−−５Ｌ３Ｎ４　Ｍｌ ２／　−−−ＣＵＤ　−ＳｉＯｚ膜 第 図 第 図 第 図 第 図 第 図

Claims (6)

【特許請求の範囲】
1. （１）一方導電形の半導体層を一主面に有する半導体基
   板と、前記基板の所定領域に設けた素子分離の絶縁膜と
   、前記絶縁膜上の所定領域に設けた抵抗体の半導体膜と
   、前記半導体膜上に設けた第１の絶縁被膜と、前記第１
   の絶縁被膜上に設けた第２の絶縁被膜と、前記基板上に
   設けられ、前記半導体膜の一部と接続した金属配線と、
   前記半導体層に形成される能動素子を備えてなる半導体
   集積回路装置。
2. （２）半導体基板表面の半導体層に形成される能動素子
   は、この一方導電形の半導体層をコレクタとし、前記半
   導体層内に設けた他方導電形の第１の拡散層をベースと
   し、前記第１の拡散層内に設けた一方導電形の第２の拡
   散層をエミッタとし、前記第２の拡散層の上部と接続し
   た前記半導体膜をエミッタ電極とするバイポーラトラン
   ジスタである特許請求の範囲第１項に記載の半導体集積
   回路装置。
3. （３）抵抗体の半導体膜は、ＣＶＤ法で形成された多結
   晶シリコン膜あるいは非晶質シリコン膜であり、第１の
   絶縁被膜は、ＣＶＤ法で前記半導体膜上に被覆形成され
   たシリコン窒化膜であり、第２の絶縁被膜は、ＣＶＤ法
   で前記第１の絶縁被膜上に積層形成されたシリコン酸化
   膜である特許請求の範囲第１項に記載の半導体集積回路
   装置。
4. （４）一方導電形の半導体層を一主面に有する半導体基
   板の所定領域に素子分離の絶縁膜を形成する工程と、前
   記絶縁膜上の所定領域に抵抗体の半導体膜を形成する工
   程と、前記半導体膜に他方あるいは一方導電形の不純物
   を選択的にイオン注入する工程と、前記基板上に第１の
   絶縁被膜および第２の絶縁被膜を順次積層形成する工程
   と、前記基板に熱処理を施す工程と、前記半導体膜上に
   前記第２の絶縁被膜の所定のパターンを形成する工程と
   、前記第２の絶縁被膜をエッチングマスクに前記第１の
   絶縁被膜をエッチング除去する工程と、前記半導体膜と
   接続する金属配線を形成する工程とを含んでなる半導体
   集積回路装置の製造方法。
5. （５）半導体基板表面の一方導電形の半導体層をコレク
   タとするバイポーラトランジスタの製造工程において、
   前記半導体層内にベースとなる他方導電形の第１の拡散
   層を形成する工程と、前記第１の拡散層上にエミッタ電
   極となる半導体層を形成する工程と、前記半導体膜に一
   方導電形の不純物を選択的にイオン注入する工程と、前
   記基板に熱処理を施して、前記第１の拡散層内で前記半
   導体膜下にエミッタとなる一方導電形の第２の拡散層を
   形成する工程とを含む特許請求の範囲第４項に記載の半
   導体集積回路装置の製造方法。
6. （６）第２の絶縁被膜の所定のパターンを形成する製造
   工程において、緩衝フッ酸溶液による湿式エッチングを
   用いた特許請求の範囲第４項に記載の半導体集積回路装
   置の製造方法。