JPH08288397A

JPH08288397A - 半導体装置の製造方法

Info

Publication number: JPH08288397A
Application number: JP8426695A
Authority: JP
Inventors: Hiroki Hozumi; 宏紀保積
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-04-10
Filing date: 1995-04-10
Publication date: 1996-11-01

Abstract

(57)【要約】【目的】積層膜の段差部を跨ぐ２配線間のストリンガ
ー（ひげ状の残り）による配線間の短絡現象を有効に防
止して、歩留まりの向上を図る。【構成】例えばＳｉＯ₂からなる絶縁膜１を例えばＣ
ＶＤ法あるいは熱酸化等にて形成する。その後、絶縁膜
１上の図示しない領域に回路パターン（図示せず）を形
成する。その後、この回路パターンを保護する等の目的
でそれぞれエッチングレートの異なる２層の膜２及び３
を形成する。例えば１層目にＳｉ₃Ｎ₄膜２を例えば減
圧ＣＶＤ法にて形成した後、２層目にＳｉＯ₂膜３を例
えばＣＶＤ法にて形成する。次に、全面にレジストマス
ク４を形成した後、該マスク４の窓４ａから露出する上
層のＳｉＯ₂膜３を例えばＨＦ溶液によるウェットエッ
チングにて除去して、ＳｉＯ₂膜３をパターニングす
る。次に、レジストマスク４を除去した後、上層の残存
するＳｉＯ₂膜３をマスクとして露出する下層のＳｉ₃
Ｎ₄膜２をＲＩＥにて除去する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方
法、特に、トランジスタと他素子からなる複合デバイス
を作製する場合に好適な半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】例えば、バイポーラトランジスタの製造
方法としては、埋め込み層及びｎ形エピタキシャル層の
形成後、素子間分離領域に囲まれた活性領域に第１及び
第２導電形の不純物を選択的に二重拡散してベース領域
とエミッタ領域を形成するという方法が一般的である。

【０００３】近年、プロセス技術の発展の過程として、
素子の高集積化及び高速化が要求され、その要求に対し
て多結晶シリコンによるウォッシュトエミッタ（以後、
単にポリウォッシュトエミッタと記す）構造が用いられ
るようになった。

【０００４】このポリウォッシュトエミッタ構造によれ
ば、自己整合によるエミッタ領域の形成が可能になる。
これは、エミッタ開口部の縮小化（これは、セルサイズ
の縮小化につながる。）、ベース拡がり抵抗ｒ_bb'の低
減化等に寄与し、素子の高集積化及び高速化が図れる。

【０００５】また、最近では民生用リニア分野（アナロ
グＩＣ，アナログＬＳＩ等）の高速化及び高帯域化に伴
い、汎用リニアプロセスにもポリウォッシュトエミッタ
構造を応用したものが出てきている。この場合、雑音や
周波数特性の改善のためにフィルター用としてＭＩＳキ
ャパシタを導入するようにしている。

【０００６】ここで、ポリウォッシュトエミッタ構造の
ｎｐｎトランジスタ、多結晶シリコン層による抵抗体及
びＭＩＳ構造のキャパシタを混載したバイポーラリニア
ＬＳＩの製造方法について図１８〜図２７の工程図に基
づいて説明する。なお、紙面の関係から上記トランジス
タ，抵抗体及びＭＩＳキャパシタを一緒に示すことがで
きないため、図１８〜図２７のうち、図１８〜図２２は
トランジスタの製造過程を示し、図２３〜図２７は抵抗
体及びＭＩＳキャパシタの製造過程を示すものである。

【０００７】まず、図１８Ａ及び図２３Ａに示すよう
に、ｐ形のシリコン基板１０１にｎ形の埋め込み層１０
２，ｎ形のエピタキシャル層（活性領域）１０３，素子
間分離領域１０４，ｐ形のベース領域１０５及びｎ形の
コレクタ取出し領域１０６を形成した後、素子間分離領
域１０４に囲まれた活性領域１０３を含む全面にＳｉＯ
₂膜１０７を例えばＣＶＤ法等にて形成する。

【０００８】次に、図１８Ｂ及び図２３Ｂに示すよう
に、ＳｉＯ₂膜１０７上にフォトレジストによるマスク
（以下、単にレジストマスクと記す）１０８を形成した
後、該マスク１０８の窓１０８ａから露出するＳｉＯ₂
膜１０７をエッチング除去して、活性領域１０３のエミ
ッタ領域（エミッタコンタクト部を兼ねる）、ベースコ
ンタクト部及びコレクタコンタクト部並びに活性領域に
おけるＭＩＳキャパシタの一方の電極取出し領域に対応
する部分に窓ＷＥ，ＷＢ，ＷＣ及びＷＭを一度に開口す
る。

【０００９】次に、図１８Ｃ及び図２３Ｃに示すよう
に、ＳｉＯ₂膜１０７上のレジストマスク１０８を除去
した後、上記窓ＷＥ，ＷＢ，ＷＣ及びＷＭを含むＳｉＯ
₂膜１０７上に多結晶シリコン層１０９を例えばＣＶＤ
法等で形成する。

【００１０】次に、図１９Ａ及び図２４Ａに示すよう
に、多結晶シリコン層１０９上にレジストマスク１１０
を形成した後、該マスク１１０の窓１１０ａを通じてｐ
形の不純物（例えばＢ⁺，ＢＦ₂ ⁺）を多結晶シリコン
層１０９の抵抗体となる部分にイオン注入する。

【００１１】次に、図１９Ｂ及び図２４Ｂに示すよう
に、多結晶シリコン層１０９上のレジストマスク１１０
を除去した後、再び多結晶シリコン層１０９上にレジス
トマスク１１１を形成する。その後、上記マスク１１１
の窓１１１ａを通じてｐ形の不純物（例えばＢ⁺，ＢＦ
₂ ⁺）を多結晶シリコン層１０９による抵抗体のコンタ
クト部とトランジスタのベースコンタクト部に対応する
部分にイオン注入する。

【００１２】次に、図１９Ｃ及び図２４Ｃに示すよう
に、多結晶シリコン層１０９上のレジストマスク１１１
を除去した後、再び多結晶シリコン層１０９上にレジス
トマスク１１２を形成する。その後、該マスク１１２の
窓１１２ａを通じてｎ形の不純物（例えばＰ⁺，Ａ
ｓ⁺）を多結晶シリコン層１０９のエミッタ領域に対応
する部分、コレクタコンタクト部に対応する部分及びＭ
ＩＳキャパシタの一方の電極取出し領域に対応する部分
にイオン注入する。

【００１３】次に、図２０Ａ及び図２５Ａに示すよう
に、多結晶シリコン層１０９上のレジストマスク１１２
を除去した後、多結晶シリコン層１０９をパターニング
する。このとき、抵抗体本体Ｒ，抵抗コンタクト部分Ｒ
Ｃ，エミッタ領域に対応する部分，ベースコンタクト部
に対応する部分，コレクタコンタクト部に対応する部分
及びＭＩＳキャパシタの一方の電極取出し領域に対応す
る部分が残るようにする。

【００１４】次に、図２０Ｂ及び図２５Ｂに示すよう
に、全面に比較的膜厚の薄いＳｉ₃Ｎ ₄膜を例えば減圧
のＣＶＤ法で形成した後、該Ｓｉ₃Ｎ₄膜１１３上に比
較的膜厚の厚いＳｉＯ₂膜１１４を例えばＣＶＤ法にて
形成する。このＳｉＯ₂膜１１４は、いわゆるキャップ
用ＳｉＯ₂膜として機能する。

【００１５】その後、熱処理を加える。このとき、多結
晶シリコン層１０９のエミッタ領域に対応する部分，コ
レクタコンタクト部に対応する部分，コレクタコンタク
ト部に対応する部分及びＭＩＳキャパシタの一方の電極
取出し領域に対応する部分からｎ形の不純物がそれぞれ
下層に存するベース領域１０５，コレクタ取出し領域１
０６及び活性領域１０３中に拡散してそれぞれエミッタ
領域（エミッタコンタクト部を兼ねる）１１５，コレク
タコンタクト部（破線で示す）１１６及びＭＩＳキャパ
シタの一方の電極取出し領域１１７が形成される。

【００１６】また、それと同時に、多結晶シリコン層１
０９のベースコレクタ部に対応する部分からｐ形の不純
物がベース領域１０５中に拡散してベースコンタクト部
（破線で示す）１１８が形成される。

【００１７】次に、図２０Ｃ及び図２５Ｃに示すよう
に、全面にレジストマスク１１５を形成した後、該マス
ク１１５の窓１１５ａから露出する抵抗コンタクト部Ｒ
Ｃに対応する部分及び抵抗体本体Ｒの周辺部分のＳｉＯ
₂膜１１４をＨＦ溶液によるウェットエッチングにて除
去する。このとき、等方性エッチングの特性により、Ｓ
ｉＯ₂膜１１４へのサイドエッチングが進み、このエッ
チング加工後の残存するＳｉＯ₂膜１１４は、エッチン
グ段差部の下部が広がった断面ほぼ台形状にパターニン
グされる。なお、このエッチング加工においては、Ｓｉ
₃Ｎ₄膜１１３がエッチングストッパ膜として機能する
ため、下層のＳｉＯ₂膜１０７はエッチング除去されな
い。

【００１８】次に、図２１Ａ及び図２６Ａに示すよう
に、上記レジストマスク１１５を除去した後、露出する
Ｓｉ₃Ｎ₄膜１１３をＨＯＴリン酸にてエッチング除去
する。このとき、等方性エッチングの特性により、わず
かにＳｉ₃Ｎ₄膜１１３に対するサイドエッチングが進
む。

【００１９】次に、図２１Ｂ及び図２６Ｂに示すよう
に、全面に保護用のＳｉＯ₂膜１１９を形成した後、全
面にレジストマスク１２０を形成した後、該マスク１２
０の窓１２０ａから露出する保護用ＳｉＯ₂膜１１９及
びその下層のＳｉＯ₂膜１０７を例えばＨＦ溶液による
ウェットエッチングにて選択的に除去して活性領域１０
３に通じる窓、即ち、ＭＩＳキャパシタの容量（面積）
を決定する窓Ｗを開口する。

【００２０】次に、図２１Ｃ及び図２６Ｃに示すよう
に、全面に上記Ｓｉ₃Ｎ₄膜１１３よりも比較的膜厚の
厚いＳｉ₃Ｎ₄膜１２１を例えば減圧のＣＶＤ法にて形
成した後、該Ｓｉ₃Ｎ₄膜１２１のうち、上記窓Ｗに対
応する部分を残すようにパターニングする。このＳｉ₃
Ｎ₄膜１２１はＭＩＳキャパシタの誘電体膜となる。

【００２１】次に、図２２Ａ及び図２７Ａに示すよう
に、保護用のＳｉＯ₂膜１１９をＨＦ液によるウェット
エッチングにて除去する。

【００２２】その後、図２２Ｂ及び図２７Ｂに示すよう
に、全面に配線材料であるＡｌ層をスパッタにて蒸着し
た後、例えばＲＩＥにてパターニングして、抵抗体本体
の一対の電極１２２，エミッタ電極１２３，ベース電極
１２４，コレクタ電極１２５及びＭＩＳキャパシタにお
ける一方の電極１２６及び他方の電極１２７を形成する
ことによって、ポリウォッシュトエミッタ構造を有する
ｎｐｎトランジスタと抵抗体及びＭＩＳキャパシタとが
混載された複合デバイスを得る。

【００２３】

【発明が解決しようとする課題】しかしながら、上記従
来の複合デバイス及びその製造方法においては、図２８
に拡大して示すように、図２６Ｂで示す工程で被着した
保護用のＳｉＯ₂膜１１９（図２６Ｃ参照）に対するエ
ッチング除去工程（図２７Ａ参照）において、保護用の
ＳｉＯ₂膜１１９が全面除去されるとともに、抵抗体Ｒ
上に存するＳｉＯ ₂膜１１４に対するオーバーエッチン
グ及び下層のＳｉＯ₂膜１０７に対するオーバーエッチ
ングもわずかながら進むことになる。

【００２４】このとき、ＳｉＯ₂膜１１４に対する一部
エッチングにおいては、ＨＦ溶液による等方性エッチン
グの特性から、ＳｉＯ₂膜１１４のエッチング段差部に
おけるひさしの部分ａ（図２６Ａ参照）に対するエッチ
ング速度がその他の部分のエッチング速度よりも速くな
るため、ＳｉＯ₂膜１１４のうち、段差部に対するサイ
ドエッチングが進み、Ｓｉ₃Ｎ₄膜１１３と上層のＳｉ
Ｏ₂膜１１４との間、特にその周縁部分に沿って空隙ｂ
が生じる。また、下層のＳｉＯ₂膜１０７に対するオー
バーエッチングによって、Ｓｉ₃Ｎ₄膜１１３の周縁部
下のＳｉＯ₂膜１０７に対するサイドエッチングも進
み、Ｓｉ₃Ｎ₄膜１１３の周縁部分下にも該周縁に沿っ
て空隙ｃが生じることになる。即ち、Ｓｉ₃Ｎ₄膜１１
３の周縁部分が段差部においてひさし状に突出したかた
ち（図２８において符号ｄで示す）となる。

【００２５】その結果、図２７Ｂで示すＡｌ層による電
極（図２８においては抵抗コンタクト用電極１２２）の
形成時、例えばＡｌ層のスパッタ蒸着時やＲＩＥによる
パターニング時にＳｉ₃Ｎ₄膜１１３とＳｉＯ₂膜１１
４との間に形成されている空隙ｂ及びＳｉ₃Ｎ₄膜１１
３の段差部におけるひさしｄ下部にＡｌ層ｅが残存する
ことになる（図２９Ｂ参照）。

【００２６】このＡｌ層の残存部分ｅは、図２９Ａに示
すように、段差部の周縁に沿って形成される（図２９Ａ
で斜線で示す）ことになるため、抵抗コンタクト部ＲＣ
から導出される正規のＡｌ配線１２２と接触してしま
い、この残存Ａｌ層ｅとの接触によって抵抗コンタクト
部間が短絡するおそれがあり、歩留まりの向上に限界が
生じるという問題がある。

【００２７】上記例は、抵抗体Ｒ上に形成される積層膜
の段差部に残存するＡｌ層ｅによる配線間短絡現象の発
生を想定したものであるが、一般に、積層膜の段差部を
跨ぐ２配線間においてストリンガー（ひげ状の残り）に
よる配線間の短絡現象は、高速化及び高帯域化が進む最
近のデバイスの歩留まりの向上を図る上で見過ごせない
検討課題となってきている。

【００２８】本発明は、上記の課題に鑑みてなされたも
ので、その目的とするところは、積層膜の段差部を跨ぐ
２配線間のストリンガー（ひげ状の残り）による配線間
の短絡現象を有効に防止することができ、歩留まりの向
上を図ることができる半導体装置の製造方法を提供する
ことにある。

【００２９】また、本発明は、上記効果に加えて、製造
工程の簡略化並びに工数の削減を図ることができる半導
体装置の製造方法を提供することにある。

【００３０】また、本発明は、上記効果に加えて、混載
されるＭＩＳ容量の形成精度を向上させることができる
半導体装置の製造方法を提供することにある。

【００３１】

【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、絶縁膜上にそれぞれエッチングレートが
異なる２層以上の膜を積層して、上記絶縁膜上に積層膜
を形成する工程と、上記積層膜のうち、上記絶縁膜の上
面に積層されている下層の膜以外の上層の膜をパターニ
ングする工程と、上記下層の膜を異方性エッチングにて
選択的に除去する工程とを有する（請求項１記載の発
明）。

【００３２】また、本発明に係る半導体装置の製造方法
は、半導体領域上に絶縁膜を介して配線パターンを除く
下地回路パターンを形成する工程と、上記下地回路パタ
ーン上に下層の絶縁膜に対するエッチングストッパとし
て機能するエッチングストッパ膜を形成する工程と、上
記下地回路パターンを含む領域に選択的に層間絶縁膜を
形成する工程と、上記下地回路パターンの周辺における
上記エッチングストッパ膜を異方性エッチングにて除去
する工程とを有する（請求項２記載の発明）。

【００３３】また、本発明に係る半導体装置の製造方法
は、半導体領域上に絶縁膜を介して配線パターンを除く
下地回路パターンを形成する工程と、上記下地回路パタ
ーン上に下層の絶縁膜に対するエッチングストッパとし
て機能するエッチングストッパ膜を形成する工程と、上
記下地回路パターンを含む領域に選択的に層間絶縁膜を
形成する工程と、上記下層の絶縁膜を一部異方性エッチ
ングにて選択的に除去して容量を形成するための区画を
形成する工程と、全面に上記容量の電極間絶縁部材を構
成する容量用絶縁膜を形成する工程と、上記下地回路パ
ターンの周辺における上記エッチングストッパ膜を上層
の容量用絶縁膜と共に異方性エッチングにて選択的に除
去する工程とを有する（請求項３記載の発明）。

【００３４】

【作用】請求項１記載の本発明に係る半導体装置におい
ては、まず、絶縁膜上にそれぞれエッチングレートが異
なる２層以上の膜を積層して、上記絶縁膜上に積層膜を
形成した後、上記積層膜のうち、上記絶縁膜の上面に積
層されている下層の膜以外の上層の膜をパターニングす
る。その後、上記下層の膜を異方性エッチングにて選択
的に除去する。つまり、上記下層の膜上に形成される膜
がパターニングされた後に、該下層の膜が異方性エッチ
ングにて選択的に除去されることになる。

【００３５】この場合、上記異方性エッチングによるた
め、等方性エッチングと異なり、エッチング後の下層の
膜の段差形状はエッチング方向に沿ったものとなる。即
ち、異方性エッチングが垂直モードであれば、段差の角
度も垂直となる。しかも、等方性エッチングの場合と異
なり、下層の絶縁膜がオーバーエッチングされたとして
も、上記下層の膜の下方に向かってエッチングが進むと
いう、いわゆるサイドエッチング現象は発生しない。

【００３６】このようなことから、その後の配線形成段
階において、配線材料が段差部分（上記下層の膜の周縁
部分）に残存するということがなくなる。その結果、積
層膜の段差部を跨ぐ２配線間の短絡現象を有効に防止す
ることができ、歩留まりの向上を図ることができる。

【００３７】次に、請求項２記載の本発明に係る半導体
装置の製造方法においては、半導体領域上に絶縁膜を介
して配線パターンを除く下地回路パターンを形成した
後、上記下地回路パターン上に下層の絶縁膜に対するエ
ッチングストッパとして機能するエッチングストッパ膜
を形成する。その後、上記下地回路パターンを含む領域
に選択的に層間絶縁膜を形成した後、上記下地回路パタ
ーンの周辺における上記エッチングストッパ膜を異方性
エッチングにて除去する。

【００３８】即ち、下地回路パターン上にエッチングス
トッパ膜と層間絶縁膜とが積層された後に、上層の層間
絶縁膜がパターン形成されることになる。上記エッチン
グストッパ膜は、上層の層間絶縁膜をパターン形成する
際に、下層の絶縁膜までエッチング除去されるのを防ぐ
ために形成されるものであり、上記層間絶縁膜がパター
ン形成されることによって、下層のエッチングストッパ
膜が露出することになる。

【００３９】そして、本発明では、この露出したエッチ
ングストッパ膜を異方性エッチングにて除去することに
なるが、この場合、下地回路パターン上に層間絶縁膜の
パターンが存在することから、この異方性エッチング加
工によって、結果的に下地回路パターンの周辺部におけ
るエッチングストッパ膜が除去されることになる。

【００４０】この場合、上記異方性エッチングによるた
め、等方性エッチングと異なり、エッチング後のエッチ
ングストッパ膜の段差形状はエッチング方向に沿ったも
のとなる。即ち、異方性エッチングが垂直モードであれ
ば、段差の角度も垂直となる。しかも、等方性エッチン
グの場合と異なり、下層の絶縁膜がオーバーエッチング
されたとしても、エッチングストッパ膜の下方に向かっ
てエッチングが進むという、いわゆるサイドエッチング
現象は発生しない。

【００４１】このようなことから、その後の配線形成段
階において、配線材料が段差部分（上記エッチングスト
ッパ膜の周縁部分）に残存するということがなくなる。
その結果、積層膜の段差部を跨ぐ２配線間の短絡現象を
有効に防止することができ、歩留まりの向上を図ること
ができる。

【００４２】次に、請求項３記載の本発明に係る半導体
装置の製造方法においては、半導体領域上に絶縁膜を介
して配線パターンを除く下地回路パターンを形成した
後、上記下地回路パターン上に下層の絶縁膜に対するエ
ッチングストッパとして機能するエッチングストッパ膜
を形成する。その後、上記下地回路パターンを含む領域
に選択的に層間絶縁膜を形成した後、上記下層の絶縁膜
を一部異方性エッチングにて選択的に除去して容量を形
成するための区画を形成する。その後、全面に上記容量
の電極間絶縁部材を構成する容量用絶縁膜を形成した
後、上記下地回路パターンの周辺における上記エッチン
グストッパ膜を上層の容量用絶縁膜と共に異方性エッチ
ングにて選択的に除去する。

【００４３】即ち、下地回路パターン上にエッチングス
トッパ膜と層間絶縁膜とが積層されてた後に、上層の層
間絶縁膜のパターン形成、容量を形成するための区画の
形成並びに容量の電極間絶縁部材を構成する容量用絶縁
膜の形成が行なわれることになる。上記エッチングスト
ッパ膜は、上層の層間絶縁膜をパターン形成する際に、
下層の絶縁膜までエッチング除去されるのを防ぐために
形成されるものである。

【００４４】そして、本発明では、上層に形成された容
量用絶縁膜を異方性エッチングにて選択的に除去される
ことになるが、この容量用絶縁膜の選択的除去と同時に
下層のエッチングストッパ膜も選択的に除去されること
になる。この場合、下地回路パターン上に層間絶縁膜の
パターンが存在することから、この異方性エッチング加
工によって、結果的に下地回路パターンの周辺部におけ
るエッチングストッパ膜が除去されることになる。

【００４５】この場合、上記異方性エッチングによるた
め、等方性エッチングと異なり、エッチング後のエッチ
ングストッパ膜の段差形状はエッチング方向に沿ったも
のとなる。即ち、異方性エッチングが垂直モードであれ
ば、段差の角度も垂直となる。しかも、等方性エッチン
グの場合と異なり、下層の絶縁膜がオーバーエッチング
されたとしても、エッチングストッパ膜の下方に向かっ
てエッチングが進むという、いわゆるサイドエッチング
現象は発生しない。

【００４６】このようなことから、その後の配線形成段
階において、配線材料が段差部分（上記エッチングスト
ッパ膜の周縁部分）に残存するということがなくなる。
その結果、積層膜の段差部を跨ぐ２配線間の短絡現象を
有効に防止することができ、歩留まりの向上を図ること
ができる。

【００４７】しかも、容量を形成するための区画が異方
性エッチングにて形成されることから、混載される容量
の形成精度を向上させることができ、その容量値をほぼ
設計値どおりにもっていくことができる。

【００４８】また、上記下地回路パターンの周辺におけ
るエッチングストッパ膜を上層の容量用絶縁膜と共に異
方性エッチングにて選択的に除去するようにしているた
め、各膜を一枚ずつエッチングにて除去する必要がなく
なり、製造工程の簡略化及び工数の削減を図ることが可
能となる。

【００４９】

【実施例】以下、本発明に係る半導体装置の製造方法
を、一般的な積層膜上に配線が形成されるまでの製造工
程に適用した第１実施例（以下、単に第１実施例に係る
製造方法と記す）と、ポリウォッシュトエミッタ構造の
ｎｐｎトランジスタを有するバイポーラニリアＬＳＩの
製造方法に適用した第２実施例及び第３実施例（以下、
単にそれぞれ第２実施例に係る製造方法及び第３実施例
に係る製造方法と記す）を図１〜図１７を参照しながら
説明する。

【００５０】第１実施例に係る製造方法は、ある絶縁膜
上に複数の膜からなる積層膜を形成した後、この積層膜
をパターニングし、その後、該積層膜上に配線を形成す
るまでの工程に関するものである。以下、この第１実施
例に係る製造方法を図１の工程図及び図２の二面図に基
づいて説明する。

【００５１】まず、図１Ａに示すように、図示しない半
導体基板あるいは下層配線層上に例えばＳｉＯ₂からな
る絶縁膜１を例えばＣＶＤ法あるいは熱酸化等にて形成
する。その後、絶縁膜１上の図示しない領域に回路パタ
ーン（図示せず）を形成する。その後、上記回路パター
ンを保護する等の目的でそれぞれエッチングレートの異
なる２層の膜２及び３を形成する。例えば１層目にＳｉ
₃Ｎ₄膜２を例えば減圧ＣＶＤ法にて形成した後、２層
目にＳｉＯ₂膜３を例えばＣＶＤ法にて形成する。

【００５２】次に、図１Ｂに示すように、全面にフォト
レジストによるマスク（以下、単にレジストマスクと記
す）４を形成した後、該マスク４の窓４ａから露出する
上層のＳｉＯ₂膜３を例えばＨＦ溶液によるウェットエ
ッチングにて除去して、ＳｉＯ₂膜３をパターニングす
る。

【００５３】次に、図１Ｃに示すように、上記レジスト
マスク４を除去した後、上層の残存するＳｉＯ₂膜３を
マスクとして露出する下層のＳｉ₃Ｎ₄膜２をＲＩＥ
（反応性イオンエッチング）にて除去する。

【００５４】次に、図２Ａに示すように、全面に配線材
料である例えばＡｌ層を例えばスパッタにて蒸着した
後、該Ａｌ層をＲＩＥにて選択的に除去してＡｌ層によ
る配線５を形成する。図２の例では、例えば垂直方向に
延びる積層膜（Ｓｉ₃Ｎ₄膜２及びＳｉＯ₂膜３）のパ
ターンＰに対してＡｌ層による配線５が水平方向に形成
された例を示す。

【００５５】ここで、比較のために、Ｓｉ₃Ｎ₄膜２を
ＨＯＴりん酸にてウェットエッチングしてパターニング
した場合の例を図３に示す。この図３で示す例の場合、
等方性エッチングであるため、露出するＳｉ₃Ｎ₄膜２
がエッチング除去されると同時に、ＳｉＯ₂膜３の周縁
部下のＳｉ₃Ｎ₄膜２に対するサイドエッチングも進
み、エッチング加工後、ＳｉＯ₂膜２の周縁部下に空隙
が形成され、段差部においてＳｉＯ₂膜３のひさしａが
できることになる。

【００５６】このことから、その後の配線形成の際、上
記ひさしａ下の空隙にもＡｌ層が入り込むため、ＲＩＥ
による配線形成後において、積層膜（Ｓｉ₃Ｎ₄膜２及
びＳｉＯ₂膜３）のパターンＰの周縁に沿ってＡｌ層が
残存することになる（図３Ｂにおいて斜線ｂで示す）。
これは、積層膜パターンＰの段差部を跨ぐ２配線５間の
短絡現象を引き起こすことになり、歩留まりの低下につ
ながる。

【００５７】一方、上記第１実施例においては、Ｓｉ₃
Ｎ₄膜２を異方性エッチングであるＲＩＥによりパター
ニングしているため、上記ＨＯＴりん酸による等方性エ
ッチングと異なり、エッチング後のＳｉ₃Ｎ₄膜２の段
差形状はエッチング方向に沿ったものとなる。即ち、異
方性エッチングが垂直モードであれば、段差の角度も垂
直となる。しかも、上記等方性エッチングの場合と異な
り、仮に下層の絶縁膜１がオーバーエッチングされたと
しても、該Ｓｉ₃Ｎ₄膜２の下方に向かってエッチング
が進むという、いわゆるサイドエッチング現象は発生し
ない。

【００５８】このようなことから、その後の配線形成段
階において、配線材料であるＡｌ層が段差部分（積層膜
の周縁部分）に残存するということがなくなる。その結
果、積層膜の段差部を跨ぐ２配線５間の短絡現象を有効
に防止することができ、歩留まりの向上を図ることがで
きる。

【００５９】次に、第２実施例に係る製造方法を図４〜
図７を参照しながら説明する。

【００６０】まず、図４Ａに示すように、例えばｐ形の
半導体基板（例えばシリコン基板）１１にｎ形の埋め込
み層１２及びｎ形のエピタキシャル層（活性領域）１３
を形成した後、ｐ形領域と厚い熱酸化物層（例えばＳｉ
Ｏ₂膜）による素子間分離領域１４を形成する。その
後、素子間分離領域１４で囲まれた活性領域１３に選択
的にｐ形の不純物をイオン注入してベース領域１５を形
成するとともに、後述するコレクタコンタクト部が形成
される部分にｎ形の不純物をイオン注入して埋め込み層
まで達するｎ形のコレクタ取出し領域１６を形成する。
その後、活性領域１３を含む全面にＳｉＯ₂膜１７を例
えばＣＶＤ法にて形成する。

【００６１】次に、図４Ｂに示すように、ＳｉＯ₂膜１
７上にレジストマスク１８を形成した後、該マスク１８
の窓１８ａから露出する下層のＳｉＯ₂膜１７を例えば
ＨＦ溶液によるウェットエッチングにて除去して、活性
領域１３のエミッタ領域（エミッタコンタクト部を兼ね
る），ベースコンタクト部及びコレクタコンタクト部に
それぞれ対応する部分に窓ＷＥ，ＷＢ及びＷＣを一度に
開口する。

【００６２】次に、図４Ｃに示すように、ＳｉＯ₂膜１
７上のレジストマスク１８を除去した後、窓ＷＥ，ＷＢ
及びＷＣを含むＳｉＯ₂膜１７上に多結晶シリコン層１
９を例えばＣＶＤ法にて形成する。

【００６３】次に、図５Ａに示すように、多結晶シリコ
ン層１９上にレジストマスク２０を形成した後、該マス
ク２０の窓２０ａを通じてｐ形の不純物、例えばボロン
系の不純物（例えばＢ⁺，ＢＦ₂ ⁺）を多結晶シリコン
層１９の抵抗となる部分にイオン注入する。

【００６４】次に、図５Ｂに示すように、多結晶シリコ
ン層１９上のレジストマスク２０を除去した後、再び多
結晶シリコン層２０上にレジストマスク２１を形成す
る。その後、該マスク２１の窓２１ａを通じてｐ形の不
純物（例えばＢ⁺，ＢＦ₂ ⁺）を多結晶シリコン層１９
の抵抗コンタクト部とベースコンタクト部に対応する部
分（後にベース電極の一部になる）にイオン注入する。

【００６５】次に、図５Ｃに示すように、多結晶シリコ
ン層１９上のレジストマスク２１を除去した後、再び多
結晶シリコン層１９上にレジストマスク２２を形成す
る。その後、該マスク２２の窓２２ａを通じてｎ形の不
純物（例えばＰ⁺，Ａｓ⁺）を多結晶シリコン層１９の
エミッタ領域に対応する部分（後にエミッタ電極の一部
になる）とコレクタコンタクト部に対応する部分（後に
コレクタ電極の一部になる）にイオン注入する。

【００６６】次に、図６Ａに示すように、多結晶シリコ
ン層１９上のレジストマスク２２を除去した後、多結晶
シリコン層１９上にＳｉＯ₂膜２３を例えばＣＶＤ法に
て形成する。このＳｉＯ₂膜２３は、次の熱処理時、多
結晶シリコン層１９からの不純物飛散ひいては異なる導
電形の不純物同士が混り合うのを防止するいわゆるキャ
ップ用ＳｉＯ₂膜として機能する。

【００６７】その後、熱処理を加える。このとき、多結
晶シリコン層１９のエミッタ領域に対応する部分及びコ
レクタコンタクト部に対応する部分からｎ形の不純物が
それぞれ下層に存するベース領域１５及びコレクタ取出
し領域１６中に拡散してそれぞれエミッタ領域２４及び
コレクタコンタクト部（破線で示す）２５が形成され
る。また、それと同時に、多結晶シリコン層１９のベー
スコンタクト部に対応する部分からｐ形の不純物がベー
ス領域１５に拡散してベースコンタクト部（破線で示
す）２６が形成される。

【００６８】次に、図６Ｂに示すように、多結晶シリコ
ン層１９上のキャップ用ＳｉＯ₂膜２３を全面除去した
後、多結晶シリコン層１９をパターニングする。このパ
ターニングにおいては、抵抗体本体Ｒ，抵抗コンタクト
部ＲＣ，エミッタ領域２４に対応する部分，ベースコン
タクト部２６に対応する部分及びコレクタコンタクト部
２５に対応する部分が残るようにする。

【００６９】次に、図６Ｃに示すように、全面に比較的
膜厚の薄いＳｉ₃Ｎ₄膜２７を例えば減圧ＣＶＤ法にて
形成した後、全面に比較的膜厚の厚いＳｉＯ₂膜２８を
形成する。その後、全面にレジストマスク２９を形成し
た後、該マスクの窓から露出する抵抗コンタクト部に対
応する部分及び抵抗体本体の周辺部分のＳｉＯ₂膜を例
えばＨＦ溶液によるウェットエッチングにて除去する。
このエッチング加工においては、Ｓｉ₃Ｎ₄膜２７がエ
ッチングストッパ膜として機能するため、下層のＳｉＯ
₂膜１７はエッチング除去されない。

【００７０】次に、図７Ａに示すように、上記レジスト
マスク２９を除去した後、ＳｉＯ₂膜２８をマスクとし
て露出する下層のＳｉ₃Ｎ₄膜２７をＲＩＥにて除去す
る。この場合、Ｓｉ₃Ｎ₄膜２７に対するエッチング速
度と多結晶シリコン層１９に対するエッチング速度の選
択比が十分にとれるガスを用いてＲＩＥによるエッチン
グ加工を行なう。このようにすれば、Ｓｉ₃Ｎ₄膜２７
に対するエッチング加工後において、多結晶シリコン層
１９を十分に残すことができる。

【００７１】次に、図７Ｂに示すように、全面に配線材
料であるＡｌ層をスパッタにて蒸着した後、例えばＲＩ
Ｅにてパターニングして、抵抗体本体の一対の電極３
０，エミッタ電極３１，ベース電極３２，及びコレクタ
電極３３を形成することによって、ポリウォッシュトエ
ミッタ構造を有するｎｐｎトランジスタと多結晶シリコ
ン層による抵抗体が混載された複合デバイスを得る。

【００７２】この第２実施例に係る製造方法において
は、多結晶シリコン層１９による抵抗体Ｒ上にＳｉ₃Ｎ
₄膜２７とＳｉＯ₂膜２８とが積層された後に、上層の
ＳｉＯ ₂膜２８がパターン形成されることになる。Ｓｉ
₃Ｎ₄膜２７は、上層のＳｉＯ ₂膜２８をパターン形成
する際に、下層のＳｉＯ₂膜１７までエッチング除去さ
れるのを防ぐために形成されるものであり、上層のＳｉ
Ｏ₂膜２８がパターン形成されることによって、下層の
Ｓｉ₃Ｎ₄膜２７が露出することになる。

【００７３】そして、この第２実施例では、この露出し
たＳｉ₃Ｎ₄膜２７を異方性エッチングであるＲＩＥに
て除去することになるが、この場合、抵抗体Ｒ上にＳｉ
Ｏ₂膜２８のパターンが存在することから、このＲＩＥ
によるエッチング加工によって、結果的に抵抗体Ｒの周
辺部におけるＳｉ₃Ｎ₄膜２７が除去されることにな
る。

【００７４】この場合、上記ＲＩＥによるため、ＨＯＴ
りん酸等の等方性エッチングと異なり、エッチング後の
Ｓｉ₃Ｎ₄膜２７の段差形状はエッチング方向に沿った
ものとなる。即ち、ＲＩＥが垂直モードであれば、段差
の角度も垂直となる。しかも、等方性エッチングの場合
と異なり、仮に下層のＳＩＯ２膜１７がオーバーエッチ
ングされたとしても、Ｓｉ₃Ｎ₄膜２７の下方に向かっ
てエッチングが進むという、いわゆるサイドエッチング
現象は発生しない。

【００７５】このようなことから、その後のＡｌ層によ
る配線形成段階においてＡｌ層が段差部分（上記Ｓｉ₃
Ｎ₄膜２７の周縁部分）に残存するということがなくな
る。その結果、Ｓｉ₃Ｎ₄膜２７とＳｉＯ₂膜２８との
積層膜の段差部を跨ぐ２配線間の短絡現象を有効に防止
することができ、歩留まりの向上を図ることができる。

【００７６】次に、第３実施例に係る製造方法を図８〜
図１７を参照しながら説明する。なお、紙面の関係から
ポリウォッシュトエミッタ構造のｎｐｎトランジスタ，
多結晶シリコン層による抵抗体及びＭＩＳキャパシタを
一緒に示すことができないため、図８〜図１７のうち、
図８〜図１２はトランジスタの製造過程を示し、図１３
〜図１７は抵抗体及びＭＩＳキャパシタの製造過程を示
すものである。

【００７７】この第３実施例に係る製造方法は、まず、
図８Ａ及び図１３Ａに示すように、ｐ形のシリコン基板
５１にｎ形の埋め込み層５２，ｎ形のエピタキシャル層
（活性領域）５３，素子間分離領域５４，ｐ形のベース
領域５５及びｎ形のコレクタ取出し領域５６を形成した
後、素子間分離領域５４に囲まれた活性領域５３を含む
全面にＳｉＯ₂膜５７を例えばＣＶＤ法等にて形成す
る。

【００７８】次に、図８Ｂ及び図１３Ｂに示すように、
ＳｉＯ₂膜５７上にレジストマスク５８を形成した後、
該マスク５８の窓５８ａから露出するＳｉＯ₂膜５７を
エッチング除去して、活性領域５３のエミッタ領域（エ
ミッタコンタクト部を兼ねる）、ベースコンタクト部及
びコレクタコンタクト部並びに活性領域におけるＭＩＳ
キャパシタの一方の電極取出し領域に対応する部分に窓
ＷＥ，ＷＢ，ＷＣ及びＷＭを一度に開口する。

【００７９】次に、図８Ｃ及び図１３Ｃに示すように、
ＳｉＯ₂膜５７上のレジストマスク５８を除去した後、
上記窓ＷＥ，ＷＢ，ＷＣ及びＷＭを含むＳｉＯ₂膜５７
上に多結晶シリコン層５９を例えばＣＶＤ法等で形成す
る。

【００８０】次に、図９Ａ及び図１４Ａに示すように、
多結晶シリコン層５９上にレジストマスク６０を形成し
た後、該マスク６０の窓６０ａを通じてｐ形の不純物
（例えばＢ⁺，ＢＦ₂ ⁺）を多結晶シリコン層５９の抵
抗体となる部分にイオン注入する。

【００８１】次に、図９Ｂ及び図１４Ｂに示すように、
多結晶シリコン層５９上のレジストマスク６０を除去し
た後、再び多結晶シリコン層５９上にレジストマスク６
１を形成する。その後、上記マスク６１の窓６１ａを通
じてｐ形の不純物（例えばＢ ⁺，ＢＦ₂ ⁺）を多結晶シ
リコン層５９による抵抗体のコンタクト部とトランジス
タのベースコンタクト部に対応する部分にイオン注入す
る。

【００８２】次に、図９Ｃ及び図１４Ｃに示すように、
多結晶シリコン層５９上のレジストマスク６１を除去し
た後、再び多結晶シリコン層５９上にレジストマスク６
２を形成する。その後、該マスク６２の窓６２ａを通じ
てｎ形の不純物（例えばＰ⁺，Ａｓ⁺）を多結晶シリコ
ン層５９のエミッタ領域に対応する部分、コレクタコン
タクト部に対応する部分及びＭＩＳキャパシタの一方の
電極取出し領域に対応する部分にイオン注入する。

【００８３】次に、図１０Ａ及び図１５Ａに示すよう
に、多結晶シリコン層５９上のレジストマスク６２を除
去した後、多結晶シリコン層５９をパターニングする。
このとき、抵抗体本体Ｒ，抵抗コンタクト部分ＲＣ，エ
ミッタ領域に対応する部分，ベースコンタクト部に対応
する部分，コレクタコンタクト部に対応する部分及びＭ
ＩＳキャパシタの一方の電極取出し領域に対応する部分
が残るようにする。

【００８４】次に、図１０Ｂ及び図１５Ｂに示すよう
に、全面に比較的膜厚の薄いＳｉ₃Ｎ ₄膜６３を例えば
減圧のＣＶＤ法で形成した後、該Ｓｉ₃Ｎ₄膜６３上に
比較的膜厚の厚いＳｉＯ₂膜６４を例えばＣＶＤ法にて
形成する。このＳｉＯ₂膜６４は、いわゆるキャップ用
ＳｉＯ₂膜として機能する。

【００８５】その後、熱処理を加える。このとき、多結
晶シリコン層５９のエミッタ領域に対応する部分，コレ
クタコンタクト部に対応する部分，コレクタコンタクト
部に対応する部分及びＭＩＳキャパシタの一方の電極取
出し領域に対応する部分からｎ形の不純物がそれぞれ下
層に存するベース領域５５，コレクタ取出し領域５６及
び活性領域５３中に拡散してそれぞれエミッタ領域（エ
ミッタコンタクト部を兼ねる）６５，コレクタコンタク
ト部（破線で示す）６６及びＭＩＳキャパシタの一方の
電極取出し領域６７が形成される。

【００８６】また、それと同時に、多結晶シリコン層５
９のベースコレクタ部に対応する部分からｐ形の不純物
がベース領域５５中に拡散してベースコンタクト部（破
線で示す）６８が形成される。

【００８７】次に、図１０Ｃ及び図１５Ｃに示すよう
に、全面にレジストマスク６９を形成した後、該マスク
６９の窓６９ａから露出する抵抗コンタクト部ＲＣに対
応する部分及び抵抗体本体Ｒの周辺部分のＳｉＯ₂膜６
４をＨＦ溶液によるウェットエッチングにて除去する。
このエッチング加工においては、Ｓｉ₃Ｎ₄膜６３がエ
ッチングストッパ膜として機能するため、下層のＳｉＯ
₂膜５７はエッチング除去されない。

【００８８】次に、図１１Ａ及び図１６Ａに示すよう
に、上記レジストマスク６９を除去した後、再びレジス
トマスク７０を形成し、その後、該マスク７０の窓７０
ａから露出するＳｉ₃Ｎ₄膜６３及びその下層のＳｉＯ
₂膜５７をＲＩＥにて同時に除去して、活性領域５３に
通じる窓、即ち、ＭＩＳキャパシタの容積値（面積）を
決定する窓Ｗを開口する。

【００８９】この工程にて、従来の図２６Ａで示すＳｉ
₃Ｎ₄膜１１３のＨＯＴりん酸による選択的除去工程と
図２６Ｂで示す保護用のＳｉＯ₂膜１１９の形成工程の
２工程を削減することができる。

【００９０】次に、図１１Ｂ及び図１６Ｂに示すよう
に、上記レジストマスク７０を除去した後、全面に上記
Ｓｉ₃Ｎ₄膜６３よりも比較的膜厚の厚いＳｉ₃Ｎ₄膜
７１を例えば減圧のＣＶＤ法にて形成する。

【００９１】次に、図１１Ｃ及び図１６Ｃに示すよう
に、全面にレジストマスク７２を形成した後、該マスク
７２の窓７２ａを介して露出する下層のＳｉ₃Ｎ₄膜７
１及びＳｉ₃Ｎ₄膜６３をＲＩＥにて同時に除去する。
このＲＩＥ加工によって、抵抗コンタクト部ＲＣに対応
する部分に多結晶シリコン層５９まで達するコンタクト
ホール７３が形成される。また、ＳｉＯ₂膜５７の窓Ｗ
を塞ぐように残されたＳｉ₃Ｎ₄膜７１は、その後に形
成されるＭＩＳキャパシタの誘電体膜となる。

【００９２】上記ＲＩＥにおいては、Ｓｉ₃Ｎ₄膜７１
及び６３に対するエッチング速度と多結晶シリコン層５
９に対するエッチング速度の選択比が十分にとれるガス
を用いてＲＩＥによるエッチング加工を行なう。このよ
うにすれば、Ｓｉ₃Ｎ₄膜７１及び６３に対するエッチ
ング加工後において、下層に存する多結晶シリコン層
（例えば、ＭＩＳキャパシタの一方の電極取出し領域に
おける多結晶シリコン層など）５９を十分に残すことが
できる。

【００９３】また、この工程により、従来の図２７Ａで
示す保護用のＳｉＯ₂膜１１９のＨＦ溶液による選択的
除去工程を削減することができる。

【００９４】次に、図１２及び図１７に示すように、上
記レジストマスク７２を除去した後、全面に配線材料で
あるＡｌ層をスパッタにて蒸着し、その後、例えばＲＩ
Ｅにてパターニングして、抵抗体本体Ｒの一対の電極７
４，エミッタ電極７５，ベース電極７６，コレクタ電極
７７及びＭＩＳキャパシタにおける一方の電極７８及び
他方の電極７９を形成することによって、ポリウォッシ
ュトエミッタ構造を有するｎｐｎトランジスタと多結晶
シリコン層による抵抗体及びＭＩＳキャパシタとが混載
された複合デバイスを得る。

【００９５】上記第３実施例に係る製造方法において
は、上層に形成されたＭＩＳキャパシタの誘電体膜とな
るＳｉ₃Ｎ₄膜７１をＲＩＥにて選択的に除去されるこ
とになるが、このＳｉ₃Ｎ₄膜７１の選択的除去と同時
に下層のエッチングストッパ膜であるＳｉ₃Ｎ₄膜６３
も選択的に除去されることになる。この場合、抵抗体Ｒ
上にＳｉＯ₂膜６４によるパターンが存在することか
ら、このＲＩＥ加工によって、結果的に抵抗体Ｒの周辺
部におけるＳｉ₃Ｎ₄膜７１及び６３が除去されること
になる。

【００９６】この場合、ＲＩＥの異方性エッチングによ
るため、等方性エッチングの場合と異なり、エッチング
後のＳｉ₃Ｎ₄膜７１及び６３の段差形状はエッチング
方向に沿ったものとなる。即ち、異方性エッチングが垂
直モードであれば、段差の角度も垂直となる。しかも、
等方性エッチングの場合と異なり、仮に下層のＳｉＯ ₂
膜５７がオーバーエッチングされたとしても、Ｓｉ₃Ｎ
₄膜６３の下方に向かってエッチングが進むという、い
わゆるサイドエッチング現象は発生しない。

【００９７】このようなことから、その後の配線形成段
階において、Ａｌ層が段差部分（積層膜の周縁部分）に
残存するということがなくなる。その結果、積層膜の段
差部を跨ぐ２配線間の短絡現象を有効に防止することが
でき、歩留まりの向上を図ることができる。

【００９８】しかも、ＭＩＳキャパシタの容量値を形成
するための区画（ＳｉＯ₂膜５７に形成される窓Ｗ）が
異方性エッチングにて形成されることから、混載される
ＭＩＳキャパシタの形成精度を向上させることができ、
その容量値をほぼ設計値どおりにもっていくことができ
る。

【００９９】また、図１１Ａ及び図１６Ａの工程にてＳ
ｉ₃Ｎ₄膜６３と下層のＳｉＯ₂膜５７をＲＩＥにて同
時にエッチング除去し、更に、図１１Ｃ及び図１６Ｃの
工程にて上層のＳｉ₃Ｎ₄膜７１と下層のＳｉ₃Ｎ₄膜
６３とをＲＩＥにて同時にエッチング除去するようにし
ているため、従来の製造工程と比して大幅にその簡略化
を図ることができ、工数の削減を達成させることができ
る。

【０１００】

【発明の効果】上述のように、請求項１記載の本発明に
係る半導体装置の製造方法によれば、絶縁膜上にそれぞ
れエッチングレートが異なる２層以上の膜を積層して、
上記絶縁膜上に積層膜を形成した後、上記積層膜のう
ち、上記絶縁膜の上面に積層されている下層の膜以外の
上層の膜をパターニングし、その後、上記下層の膜を異
方性エッチングにて選択的に除去するようにしたので、
その後の配線形成段階において、配線材料が段差部分
（上記下層の膜の周縁部分）に残存するということがな
くなる。その結果、積層膜の段差部を跨ぐ２配線間の短
絡現象を有効に防止することができ、歩留まりの向上を
図ることができる。

【０１０１】請求項２記載の本発明に係る半導体装置の
製造方法によれば、半導体領域上に絶縁膜を介して配線
パターンを除く下地回路パターンを形成した後、上記下
地回路パターン上に下層の絶縁膜に対するエッチングス
トッパとして機能するエッチングストッパ膜を形成し、
その後、上記下地回路パターンを含む領域に選択的に層
間絶縁膜を形成した後、上記下地回路パターンの周辺に
おける上記エッチングストッパ膜を異方性エッチングに
て除去するようにしたので、その後の配線形成段階にお
いて、配線材料が段差部分（上記エッチングストッパ膜
の周縁部分）に残存するということがなくなる。その結
果、積層膜の段差部を跨ぐ２配線間の短絡現象を有効に
防止することができ、歩留まりの向上を図ることができ
る。

【０１０２】請求項３記載の本発明に係る半導体装置の
製造方法によれば、半導体領域上に絶縁膜を介して配線
パターンを除く下地回路パターンを形成した後、上記下
地回路パターン上に下層の絶縁膜に対するエッチングス
トッパとして機能するエッチングストッパ膜を形成し。
その後、上記下地回路パターンを含む領域に選択的に層
間絶縁膜を形成した後、上記下層の絶縁膜を一部異方性
エッチングにて選択的に除去して容量を形成するための
区画を形成し、その後、全面に上記容量の電極間絶縁部
材を構成する容量用絶縁膜を形成した後、上記下地回路
パターンの周辺における上記エッチングストッパ膜を上
層の容量用絶縁膜と共に異方性エッチングにて選択的に
除去するようにしたので、その後の配線形成段階におい
て、配線材料が段差部分（上記エッチングストッパ膜の
周縁部分）に残存するということがなくなる。その結
果、積層膜の段差部を跨ぐ２配線間の短絡現象を有効に
防止することができ、歩留まりの向上を図ることができ
る。

【０１０３】しかも、容量を形成するための区画が異方
性エッチングにて形成されることから、混載される容量
の形成精度を向上させることができ、その容量値をほぼ
設計値どおりにもっていくことができる。

【０１０４】また、上記下地回路パターンの周辺におけ
るエッチングストッパ膜を上層の容量用絶縁膜と共に異
方性エッチングにて選択的に除去するようにしているた
め、各膜を一枚ずつエッチングにて除去する必要がなく
なり、製造工程の簡略化及び工数の削減を図ることが可
能となる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の製造方法を、一般的
な積層膜上に配線が形成されるまでの製造工程に適用し
た第１実施例（以下、単に第１実施例に係る製造方法と
記す）を示す製造工程図である。

【図２】第１実施例に係る製造方法における配線形成後
のパターンを示す二面図であり、同図Ａは断面図、同図
Ｂは平面図である。

【図３】比較例に係る製造方法における配線形成後のパ
ターンを示す二面図であり、同図Ａは断面図、同図Ｂは
平面図である。

【図４】本発明に係る半導体装置の製造方法を、ポリウ
ォッシュトエミッタ構造のｎｐｎトランジスタを有する
バイポーラニリアＬＳＩの製造方法に適用した第２実施
例（以下、単に第２実施例に係る製造方法と記す）を示
す製造工程図（その１）である。

【図５】第２実施例に係る製造方法を示す製造工程図
（その２）である。

【図６】第２実施例に係る製造方法を示す製造工程図
（その３）である。

【図７】第２実施例に係る製造方法を示す製造工程図
（その４）である。

【図８】本発明に係る半導体装置の製造方法を、ポリウ
ォッシュトエミッタ構造のｎｐｎトランジスタを有する
バイポーラニリアＬＳＩの製造方法に適用した第３実施
例（以下、単に第３実施例に係る製造方法と記す）であ
って、特にｎｐｎトランジスタの製造過程を示す製造工
程図（その１）である。

【図９】第３実施例に係る製造方法、特にｎｐｎトラン
ジスタの製造過程を示す製造工程図（その２）である。

【図１０】第３実施例に係る製造方法、特にｎｐｎトラ
ンジスタの製造過程を示す製造工程図（その３）であ
る。

【図１１】第３実施例に係る製造方法、特にｎｐｎトラ
ンジスタの製造過程を示す製造工程図（その４）であ
る。

【図１２】第３実施例に係る製造方法、特にｎｐｎトラ
ンジスタの製造過程を示す製造工程図（その５）であ
る。

【図１３】第３実施例に係る製造方法、特に抵抗体及び
ＭＩＳキャパシタの製造過程を示す製造工程図（その
１）である。

【図１４】第３実施例に係る製造方法、特に抵抗体及び
ＭＩＳキャパシタの製造過程を示す製造工程図（その
２）である。

【図１５】第３実施例に係る製造方法、特に抵抗体及び
ＭＩＳキャパシタの製造過程を示す製造工程図（その
３）である。

【図１６】第３実施例に係る製造方法、特に抵抗体及び
ＭＩＳキャパシタの製造過程を示す製造工程図（その
４）である。

【図１７】第３実施例に係る製造方法、特に抵抗体及び
ＭＩＳキャパシタの製造過程を示す製造工程図（その
５）である。

【図１８】ポリウォッシュトエミッタ構造のｎｐｎトラ
ンジスタを有するバイポーラニリアＬＳＩの従来の製造
方法（以下、単に従来例に係る製造方法と記す）であっ
て、特にｎｐｎトランジスタの製造過程を示す製造工程
図（その１）である。

【図１９】従来例に係る製造方法、特にｎｐｎトランジ
スタの製造過程を示す製造工程図（その２）である。

【図２０】従来例に係る製造方法、特にｎｐｎトランジ
スタの製造過程を示す製造工程図（その３）である。

【図２１】従来例に係る製造方法、特にｎｐｎトランジ
スタの製造過程を示す製造工程図（その４）である。

【図２２】従来例に係る製造方法、特にｎｐｎトランジ
スタの製造過程を示す製造工程図（その５）である。

【図２３】従来例に係る製造方法、特に抵抗体及びＭＩ
Ｓキャパシタの製造過程を示す製造工程図（その１）で
ある。

【図２４】従来例に係る製造方法、特に抵抗体及びＭＩ
Ｓキャパシタの製造過程を示す製造工程図（その２）で
ある。

【図２５】従来例に係る製造方法、特に抵抗体及びＭＩ
Ｓキャパシタの製造過程を示す製造工程図（その３）で
ある。

【図２６】従来例に係る製造方法、特に抵抗体及びＭＩ
Ｓキャパシタの製造過程を示す製造工程図（その４）で
ある。

【図２７】従来例に係る製造方法、特に抵抗体及びＭＩ
Ｓキャパシタの製造過程を示す製造工程図（その５）で
ある。

【図２８】従来例に係る製造方法において、そのオーバ
ーエッチングによる影響を一部拡大して示す断面図であ
る。

【図２９】従来例に係る製造方法による配線間短絡現象
の一例を示す二面図であり、同図Ａは平面図、同図Ｂは
断面図である。

【符号の説明】１絶縁膜２Ｓｉ₃Ｎ₄膜３ＳｉＯ₂膜５配線１７，５７ＳｉＯ₂膜１９，５９多結晶シリコン層２７，６３Ｓｉ₃Ｎ₄膜２８，６４ＳｉＯ₂膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/822

Claims

【特許請求の範囲】

【請求項１】絶縁膜上にそれぞれエッチングレートが
異なる２層以上の膜を積層して、上記絶縁膜上に積層膜
を形成する工程と、上記積層膜のうち、上記絶縁膜の上面に積層されている
下層の膜以外の上層の膜をパターニングする工程と、上記下層の膜を異方性エッチングにて選択的に除去する
工程とを有することを特徴とする半導体装置の製造方
法。
【請求項２】半導体領域上に絶縁膜を介して配線パタ
ーンを除く下地回路パターンを形成する工程と、上記下地回路パターン上に下層の絶縁膜に対するエッチ
ングストッパとして機能するエッチングストッパ膜を形
成する工程と、上記下地回路パターンを含む領域に選択的に層間絶縁膜
を形成する工程と、上記下地回路パターンの周辺における上記エッチングス
トッパ膜を異方性エッチングにて除去する工程とを有す
ることを特徴とする半導体装置の製造方法。
【請求項３】半導体領域上に絶縁膜を介して配線パタ
ーンを除く下地回路パターンを形成する工程と、上記下地回路パターン上に下層の絶縁膜に対するエッチ
ングストッパとして機能するエッチングストッパ膜を形
成する工程と、上記下地回路パターンを含む領域に選択的に層間絶縁膜
を形成する工程と、上記下層の絶縁膜を一部異方性エッチングにて選択的に
除去して容量を形成するための区画を決定する工程と、全面に上記容量の電極間絶縁部材を構成する容量用絶縁
膜を形成する工程と、上記下地回路パターンの周辺における上記エッチングス
トッパ膜を上層の容量用絶縁膜と共に異方性エッチング
にて選択的に除去する工程とを有することを特徴とする
半導体装置の製造方法。