JPH0774126A - 半導体装置製造方法 - Google Patents
半導体装置製造方法Info
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- JPH0774126A JPH0774126A JP24037793A JP24037793A JPH0774126A JP H0774126 A JPH0774126 A JP H0774126A JP 24037793 A JP24037793 A JP 24037793A JP 24037793 A JP24037793 A JP 24037793A JP H0774126 A JPH0774126 A JP H0774126A
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- etching
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Abstract
(57)【要約】
【目的】 薄膜導電層を有する半導体基板上へのコンタ
クトホール形成にあたり、導電層のオーバーエッチング
を防止する。 【構成】 層間絶縁膜３を貫通して半導体基板８上にコ
ンタクトホール４を形成するに先立ち、薄い下層絶縁膜
３ａ上にエッチングストッパー層９を形成し、その上に
厚い上層絶縁膜３ｂを形成する。上層絶縁膜３ｂからエ
ッチングストッパー層９までエッチングによって、層間
絶縁膜３全体のオーバーエッチ量の大部分を吸収するこ
とができ、半導体基板８のＳｉ層１にかかるオーバーエ
ッチの実効量を減少させることができる。
クトホール形成にあたり、導電層のオーバーエッチング
を防止する。 【構成】 層間絶縁膜３を貫通して半導体基板８上にコ
ンタクトホール４を形成するに先立ち、薄い下層絶縁膜
３ａ上にエッチングストッパー層９を形成し、その上に
厚い上層絶縁膜３ｂを形成する。上層絶縁膜３ｂからエ
ッチングストッパー層９までエッチングによって、層間
絶縁膜３全体のオーバーエッチ量の大部分を吸収するこ
とができ、半導体基板８のＳｉ層１にかかるオーバーエ
ッチの実効量を減少させることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、例えばＲＩＥ（リアクチブイオンエッチング）な
どに代表されるようなエッチングによって半導体基板上
にコンタクトホール（接点孔）を形成する方法に関す
る。
関し、例えばＲＩＥ（リアクチブイオンエッチング）な
どに代表されるようなエッチングによって半導体基板上
にコンタクトホール（接点孔）を形成する方法に関す
る。
【０００２】
【従来の技術】一般に、半導体基板をＳｉＯ2層とＳｉ
層とからなるＳＯＩ（Silicon On Insulator）構造に
すると、素子間同士の分離が完全になり、ソフトエラー
やラッチアップも抑制できることが既に知られている。
層とからなるＳＯＩ（Silicon On Insulator）構造に
すると、素子間同士の分離が完全になり、ソフトエラー
やラッチアップも抑制できることが既に知られている。
【０００３】また近年では、ＳＯＩのＳｉ層を薄膜化す
るとともにチャネルの不純物濃度を低く制御し、ほぼＳ
ｉ活性層全体が空乏化するような条件にすると、短チャ
ネル効果の抑制や、ＭＯＳ（Metal Oxide Semiconducto
r ）トランジスタの電流駆動能力の向上など、優れた性
能が得られることが判ってきており、このため薄膜ＳＯ
Ｉ構造の半導体装置の実現に向けて近年盛んに研究がな
されている。
るとともにチャネルの不純物濃度を低く制御し、ほぼＳ
ｉ活性層全体が空乏化するような条件にすると、短チャ
ネル効果の抑制や、ＭＯＳ（Metal Oxide Semiconducto
r ）トランジスタの電流駆動能力の向上など、優れた性
能が得られることが判ってきており、このため薄膜ＳＯ
Ｉ構造の半導体装置の実現に向けて近年盛んに研究がな
されている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うにＳＯＩのＳｉ層を薄膜化した場合には、コンタクト
ホールを形成する時にＳｉ層がエッチング剤によって局
部的に過剰に削られてしまう可能性が高い（オーバーエ
ッチング現象）。これは、基板上の層間絶縁膜にコンタ
クトホールを形成する時に、設定される層間絶縁膜とＳ
ｉ層とのエッチング選択比が不十分なために生ずるもの
である。
うにＳＯＩのＳｉ層を薄膜化した場合には、コンタクト
ホールを形成する時にＳｉ層がエッチング剤によって局
部的に過剰に削られてしまう可能性が高い（オーバーエ
ッチング現象）。これは、基板上の層間絶縁膜にコンタ
クトホールを形成する時に、設定される層間絶縁膜とＳ
ｉ層とのエッチング選択比が不十分なために生ずるもの
である。
【０００５】これは即ち、厚い層間絶縁膜に対しエッチ
ングの終点となるべきＳｉ層が薄いために、リアクチブ
イオンエッチングの対Ｓｉエッチング選択比が現状の１
０〜２０では、ＳＯＩのＳｉ層全厚に対するエッチング
削れ量の割合が大きくなってしまうことを意味する。
ングの終点となるべきＳｉ層が薄いために、リアクチブ
イオンエッチングの対Ｓｉエッチング選択比が現状の１
０〜２０では、ＳＯＩのＳｉ層全厚に対するエッチング
削れ量の割合が大きくなってしまうことを意味する。
【０００６】例えば、厚さ１００ｎｍのＳｉ層の上に、
８００ｎｍの層間絶縁膜を形成したものに対し、対Ｓｉ
エッチング選択比を１０、オーバーエッチを３０％と設
定してコンタクトホールを形成した場合、Ｓｉ層の削れ
はその中心値で〜２４ｎｍ（＝８００×０．３×１／１
０）にも及ぶことになる。
８００ｎｍの層間絶縁膜を形成したものに対し、対Ｓｉ
エッチング選択比を１０、オーバーエッチを３０％と設
定してコンタクトホールを形成した場合、Ｓｉ層の削れ
はその中心値で〜２４ｎｍ（＝８００×０．３×１／１
０）にも及ぶことになる。
【０００７】ここで、リアクチブイオンエッチングのオ
ーバーエッチ量は、層間絶縁膜厚のウエハー面内分布や
ＲＩＥのエッチレートの面内分布を考慮してその値が決
定されるべきものであるが、現実には、最悪の場合とあ
る程度のマージンを見込んで〜５０％に設定されること
も多い。従って、この場合にはＳｉ層全厚に対するエッ
チング削れ量の割合は更に大きくなり（上例の場合、〜
４０ｎｍ）、最終的に削れるＳＯＩ層の分布を考慮した
場合、このオーバーエッチング現象はより顕在化する。
ーバーエッチ量は、層間絶縁膜厚のウエハー面内分布や
ＲＩＥのエッチレートの面内分布を考慮してその値が決
定されるべきものであるが、現実には、最悪の場合とあ
る程度のマージンを見込んで〜５０％に設定されること
も多い。従って、この場合にはＳｉ層全厚に対するエッ
チング削れ量の割合は更に大きくなり（上例の場合、〜
４０ｎｍ）、最終的に削れるＳＯＩ層の分布を考慮した
場合、このオーバーエッチング現象はより顕在化する。
【０００８】図１５は、コンタクトホール形成時に生じ
たＳｉ層の極端な削れパターンを示す半導体装置の断面
図である。図において、１はＳＯＩ構造の半導体基板の
薄膜Ｓｉ層、２はＳｉＯ2層、３は層間絶縁膜である。
この半導体装置では、層間絶縁膜３の表面からＳｉ層１
に向かって３本のコンタクトホール４が形成されてお
り、これらコンタクトホール４はメタル５によって穴埋
めされている。
たＳｉ層の極端な削れパターンを示す半導体装置の断面
図である。図において、１はＳＯＩ構造の半導体基板の
薄膜Ｓｉ層、２はＳｉＯ2層、３は層間絶縁膜である。
この半導体装置では、層間絶縁膜３の表面からＳｉ層１
に向かって３本のコンタクトホール４が形成されてお
り、これらコンタクトホール４はメタル５によって穴埋
めされている。
【０００９】図中、左側のコンタクトホール４に示した
ように、仮にＳＯＩ層のＳｉ層１が完全に削れてしまっ
た場合、コンタクトホール４直下のシート抵抗値の上昇
に伴ってコンタクト自体の抵抗値が急激に増加してしま
う問題がある。また、右側のコンタクトホール４に示し
たように、Ｓｉ層１より下方のＳｉＯ2層２まで深くコ
ンタクトホール４が削られてしまうと、Ｓｉ層１が無く
なることによりコンタクトホール４自体の形状が悪化す
るばかりか、ホール内部にボイド（空孔）６が生じるこ
とがあり、この結果メタル（コンタクト用金属）５の埋
め込み不良やコンタクトの電気的信頼性が低下する恐れ
がある。
ように、仮にＳＯＩ層のＳｉ層１が完全に削れてしまっ
た場合、コンタクトホール４直下のシート抵抗値の上昇
に伴ってコンタクト自体の抵抗値が急激に増加してしま
う問題がある。また、右側のコンタクトホール４に示し
たように、Ｓｉ層１より下方のＳｉＯ2層２まで深くコ
ンタクトホール４が削られてしまうと、Ｓｉ層１が無く
なることによりコンタクトホール４自体の形状が悪化す
るばかりか、ホール内部にボイド（空孔）６が生じるこ
とがあり、この結果メタル（コンタクト用金属）５の埋
め込み不良やコンタクトの電気的信頼性が低下する恐れ
がある。
【００１０】上述したこのような問題は、薄膜化ＳＯＩ
構造の半導体装置のみならず、Ｂｕｌｋ−Ｓｉを用いた
デバイスでも、近年では接合がより一層薄くなる傾向に
あるため、コンタクトホール形成にあたっては同様な問
題点を含んでいる。
構造の半導体装置のみならず、Ｂｕｌｋ−Ｓｉを用いた
デバイスでも、近年では接合がより一層薄くなる傾向に
あるため、コンタクトホール形成にあたっては同様な問
題点を含んでいる。
【００１１】本発明は、このような問題点に鑑み、半導
体基板上にコンタクトホールを形成するにあたり、コン
タクトホール形成時の下層導電層（例えばＳｉ層）の過
剰削れを防止して、コンタクト抵抗の上昇や、電気的信
頼性の低下を回避することができる半導体装置の製造方
法を提供する。
体基板上にコンタクトホールを形成するにあたり、コン
タクトホール形成時の下層導電層（例えばＳｉ層）の過
剰削れを防止して、コンタクト抵抗の上昇や、電気的信
頼性の低下を回避することができる半導体装置の製造方
法を提供する。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体装置製造方法は、コンタクトホ
ールの形成に先立ち、半導体基板上の層間絶縁膜中に、
少なくとも１層以上のエッチングストッパー層を、少な
くとも半導体基板上におけるコンタクトホール形成部に
対応して予め形成しておくことを特徴としている。
め、本発明による半導体装置製造方法は、コンタクトホ
ールの形成に先立ち、半導体基板上の層間絶縁膜中に、
少なくとも１層以上のエッチングストッパー層を、少な
くとも半導体基板上におけるコンタクトホール形成部に
対応して予め形成しておくことを特徴としている。
【００１３】また、好ましい実施例によれば、前記エッ
チングストッパー層を内包する層間絶縁膜は、複数段階
に亙るエッチングによって、コンタクトホールが形成さ
れる。
チングストッパー層を内包する層間絶縁膜は、複数段階
に亙るエッチングによって、コンタクトホールが形成さ
れる。
【００１４】更に、好ましい実施例では、前記製造方法
の半導体基板は、Ｓｉ拡散層又は薄膜ＳＯＩ層からなる
下層導電層を有する。
の半導体基板は、Ｓｉ拡散層又は薄膜ＳＯＩ層からなる
下層導電層を有する。
【００１５】また、好ましい一実施例によれば、前記エ
ッチングストッパー層は導電性材料より形成され、エッ
チングストッパー層はコンタクトホール形成部分に対応
して予め電気的に分離される製造方法があり、別の好ま
しい実施例では、エッチングストッパー層は絶縁性材料
より形成され、コンタクトホール形成部分に対応した分
離がなされない製造方法も提供される。
ッチングストッパー層は導電性材料より形成され、エッ
チングストッパー層はコンタクトホール形成部分に対応
して予め電気的に分離される製造方法があり、別の好ま
しい実施例では、エッチングストッパー層は絶縁性材料
より形成され、コンタクトホール形成部分に対応した分
離がなされない製造方法も提供される。
【００１６】
【作用】半導体基板上の層間絶縁膜中に、少なくとも１
層以上のエッチングストッパー層を形成しておくことに
より、エッチングストッパー層によって層間絶縁膜のオ
ーバーエッチ量の大部分を吸収することができ、下層導
電層にかかるオーバーエッチの実効的な量を減少させる
ことができる。
層以上のエッチングストッパー層を形成しておくことに
より、エッチングストッパー層によって層間絶縁膜のオ
ーバーエッチ量の大部分を吸収することができ、下層導
電層にかかるオーバーエッチの実効的な量を減少させる
ことができる。
【００１７】
【実施例】図面を参照しながら本発明の各実施例を以
下、説明する。図１〜図７は、本発明による第１実施例
として、ＳＯＩ構造の半導体基板に対しコンタクトを形
成する方法を順に示したものである。尚、これらの図に
おいて、先に説明した図１５の半導体装置と同様な構成
要素は同一番号を付すことにする。
下、説明する。図１〜図７は、本発明による第１実施例
として、ＳＯＩ構造の半導体基板に対しコンタクトを形
成する方法を順に示したものである。尚、これらの図に
おいて、先に説明した図１５の半導体装置と同様な構成
要素は同一番号を付すことにする。
【００１８】図１に示すコンタクト形成前段階におい
て、まず、例えばＳｉウエハーをＳｉＯ2層２に直接張
り合わせることでＳＯＩ構造の薄いＳｉ層１を形成す
る。そして、この状態でＳｉ層１の素子分離を行い、そ
の上面にトランジスタ（Ｔｒ）７などの素子を形成す
る。尚、この素子分離は、ウエハーを直接張り合わせる
以前の段階で既に達成されるようにしても良い。
て、まず、例えばＳｉウエハーをＳｉＯ2層２に直接張
り合わせることでＳＯＩ構造の薄いＳｉ層１を形成す
る。そして、この状態でＳｉ層１の素子分離を行い、そ
の上面にトランジスタ（Ｔｒ）７などの素子を形成す
る。尚、この素子分離は、ウエハーを直接張り合わせる
以前の段階で既に達成されるようにしても良い。
【００１９】以上のようにして形成された半導体基板８
に対し、次に、基板８上に最初の層間絶縁膜部分３ａを
堆積する（図２）。この絶縁膜部分３ａは、例えばＳｉ
Ｏ2から成り、装置完成状態においては、基板８上の複
数絶縁層の内、基板８に最も近く位置するものである。
またその膜厚は、例えば最大でも１００ｎｍ（ナノメー
トル）というように、Ｓｉ層１とほぼ同程度の薄い膜と
して堆積される（以下、これを下層絶縁膜３ａと呼
ぶ）。
に対し、次に、基板８上に最初の層間絶縁膜部分３ａを
堆積する（図２）。この絶縁膜部分３ａは、例えばＳｉ
Ｏ2から成り、装置完成状態においては、基板８上の複
数絶縁層の内、基板８に最も近く位置するものである。
またその膜厚は、例えば最大でも１００ｎｍ（ナノメー
トル）というように、Ｓｉ層１とほぼ同程度の薄い膜と
して堆積される（以下、これを下層絶縁膜３ａと呼
ぶ）。
【００２０】次に、この薄い下層絶縁膜３ａの上面であ
って、少なくともコンタクトホール形成部分に対応した
各位置（実施例では３カ所）に、エッチングストッパー
層９を堆積する（図３）。このエッチングストッパー層
９は、層間絶縁膜のＳｉＯ2に対しエッチング選択比が
確保できるものであれば、いかなる材料でも良く、その
選択比の値に応じて可能な限り薄くすることも可能であ
る。ここでは、ピュアポリシリコン（Ｐｕｒｅ Ｐｏｌ
ｙ Ｓｉ）を厚さ１００ｎｍに亙り堆積する。尚、この
エッチングストッパー層９として、このような導電性材
料を用いた場合には、このエッチングストッパー層９を
介してコンタクト同士がショートするのを防止するた
め、図示するように、将来コンタクトホールとなる部分
に対応してエッチングストッパー層９を電気的に分離す
る必要がある。これをエッチングストッパー層９のパタ
ーニング処理と呼ぶ。当然、エッチングストッパー層に
層間絶縁膜以外の絶縁性材料（半絶縁Ｐｏｌｙ Ｓｉや
高抵抗の窒化金属など）を使用した場合には、ショート
の恐れはないためパターニングの必要はない。
って、少なくともコンタクトホール形成部分に対応した
各位置（実施例では３カ所）に、エッチングストッパー
層９を堆積する（図３）。このエッチングストッパー層
９は、層間絶縁膜のＳｉＯ2に対しエッチング選択比が
確保できるものであれば、いかなる材料でも良く、その
選択比の値に応じて可能な限り薄くすることも可能であ
る。ここでは、ピュアポリシリコン（Ｐｕｒｅ Ｐｏｌ
ｙ Ｓｉ）を厚さ１００ｎｍに亙り堆積する。尚、この
エッチングストッパー層９として、このような導電性材
料を用いた場合には、このエッチングストッパー層９を
介してコンタクト同士がショートするのを防止するた
め、図示するように、将来コンタクトホールとなる部分
に対応してエッチングストッパー層９を電気的に分離す
る必要がある。これをエッチングストッパー層９のパタ
ーニング処理と呼ぶ。当然、エッチングストッパー層に
層間絶縁膜以外の絶縁性材料（半絶縁Ｐｏｌｙ Ｓｉや
高抵抗の窒化金属など）を使用した場合には、ショート
の恐れはないためパターニングの必要はない。
【００２１】以上のようにしてエッチングストッパー層
９を堆積形成したならば、次に下層絶縁膜３ａ上に残り
の層間絶縁膜部分３ｂを、半導体装置の設計値に応じて
例えば〜７００ｎｍという厚いオーダーで堆積する（図
４）。この層間絶縁膜部分３ｂは、層間絶縁膜３全体の
中では基板８より最も離反した位置にくるため、以下、
これを上層絶縁膜３ｂと呼ぶ。
９を堆積形成したならば、次に下層絶縁膜３ａ上に残り
の層間絶縁膜部分３ｂを、半導体装置の設計値に応じて
例えば〜７００ｎｍという厚いオーダーで堆積する（図
４）。この層間絶縁膜部分３ｂは、層間絶縁膜３全体の
中では基板８より最も離反した位置にくるため、以下、
これを上層絶縁膜３ｂと呼ぶ。
【００２２】次に、この上層絶縁膜３ｂ上にフォトレジ
スト１０をパターニングし、リアクチブイオンエッチン
グによりコンタクトホール４を形成する（図５〜６）。
スト１０をパターニングし、リアクチブイオンエッチン
グによりコンタクトホール４を形成する（図５〜６）。
【００２３】ここで、この時のエッチング条件は、以上
説明した層間絶縁膜３の積層構造により、マルチステッ
プ（複数工程）のエッチングとなる。即ち、本実施例で
はこのエッチングは、上層絶縁膜３ｂにコンタクトホー
ル４を形成する第１のエッチング工程と（図５）、これ
に続いてエッチングストッパー層９にコンタクトホール
４を形成する第２エッチング工程と、その後下層絶縁膜
３ａにコンタクトホール４を形成する第３エッチング工
程（図６）とから構成される。
説明した層間絶縁膜３の積層構造により、マルチステッ
プ（複数工程）のエッチングとなる。即ち、本実施例で
はこのエッチングは、上層絶縁膜３ｂにコンタクトホー
ル４を形成する第１のエッチング工程と（図５）、これ
に続いてエッチングストッパー層９にコンタクトホール
４を形成する第２エッチング工程と、その後下層絶縁膜
３ａにコンタクトホール４を形成する第３エッチング工
程（図６）とから構成される。
【００２４】まず、第１エッチング工程では、例えば以
下のエッチング条件でコンタクトホール４を形成し、オ
ーバーエッチ量を、例えば７００ｎｍの上層絶縁膜３ｂ
に対して最大５０％印加する。 ガス流量：ＣＨＦ3／Ｏ2＝７５／８ ｓｃｃｍ 圧力：５０ｍＴｏｒｒ（６．６Ｐａ） 電力：１１５０Ｗ 以上のようなエッチング条件でエッチングすると、対Ｓ
ｉ選択比は最低〜１０となるので、この時エッチングス
トッパー層９はその中心値で〜３５ｎｍ（＝７００×
０．５×１／１０）削られることになる。層間絶縁膜厚
のウエハー面内分布やＲＩＥのエッチレートの面内分布
などの影響で、これより多くポリシリコンが削られる場
所が生じる場合も考えられるが、本実施例の場合、少な
くともエッチングストッパー層９が残留していれば問題
にならない。
下のエッチング条件でコンタクトホール４を形成し、オ
ーバーエッチ量を、例えば７００ｎｍの上層絶縁膜３ｂ
に対して最大５０％印加する。 ガス流量：ＣＨＦ3／Ｏ2＝７５／８ ｓｃｃｍ 圧力：５０ｍＴｏｒｒ（６．６Ｐａ） 電力：１１５０Ｗ 以上のようなエッチング条件でエッチングすると、対Ｓ
ｉ選択比は最低〜１０となるので、この時エッチングス
トッパー層９はその中心値で〜３５ｎｍ（＝７００×
０．５×１／１０）削られることになる。層間絶縁膜厚
のウエハー面内分布やＲＩＥのエッチレートの面内分布
などの影響で、これより多くポリシリコンが削られる場
所が生じる場合も考えられるが、本実施例の場合、少な
くともエッチングストッパー層９が残留していれば問題
にならない。
【００２５】次に、第２エッチング工程においては、現
在残留しているエッチングストッパー層９を、下地の下
層絶縁膜３ａと選択比の取れる条件でエッチングする。
本実施例では、エッチングストッパー層９はＰｏｌｙ−
Ｓｉより形成されているため、ここでは塩素系のガスを
用い、例えば以下のようなエッチング条件でコンタクト
ホール４を形成する。
在残留しているエッチングストッパー層９を、下地の下
層絶縁膜３ａと選択比の取れる条件でエッチングする。
本実施例では、エッチングストッパー層９はＰｏｌｙ−
Ｓｉより形成されているため、ここでは塩素系のガスを
用い、例えば以下のようなエッチング条件でコンタクト
ホール４を形成する。
【００２６】 第１段階； ガス流量：ＢＣｌ3／Ｃｌ2＝５０／１０
ｓｃｃｍ 圧力：８ｍＴｏｒｒ（１．１Ｐａ） 電力：１５００Ｗ、１分 第２段階； ガス流量：ＢＣｌ3／Ｃｌ2＝７０／４０
ｓｃｃｍ 圧力：１４ｍＴｏｒｒ（１．９Ｐａ） 電力：１０００Ｗ、５分 この場合、下層絶縁膜３ａとのエッチング選択比は充分
な値（３０＞）であるため、この第２エッチング工程に
よっては下層絶縁膜３ａは殆ど削られることはない（但
し、多少削れたとしてもその量は問題にはならない）。
ｓｃｃｍ 圧力：８ｍＴｏｒｒ（１．１Ｐａ） 電力：１５００Ｗ、１分 第２段階； ガス流量：ＢＣｌ3／Ｃｌ2＝７０／４０
ｓｃｃｍ 圧力：１４ｍＴｏｒｒ（１．９Ｐａ） 電力：１０００Ｗ、５分 この場合、下層絶縁膜３ａとのエッチング選択比は充分
な値（３０＞）であるため、この第２エッチング工程に
よっては下層絶縁膜３ａは殆ど削られることはない（但
し、多少削れたとしてもその量は問題にはならない）。
【００２７】次に、第３エッチング工程では、第１エッ
チングと同様な条件でエッチングする。従って、ここで
もオーバーエッチ量は〜５０％、対Ｓｉ選択比は〜１０
となるが、エッチング対象となるものは厚さ１００ｎｍ
の薄膜下層絶縁膜３ａであるために、Ｓｉ層１は中心値
で〜５ｎｍ（＝１００×０．５×１／１０）しか削られ
ず、Ｓｉ層１を貫通してＳｉＯ2層２までコンタクトホ
ール４が形成されることはない（図６参照）。
チングと同様な条件でエッチングする。従って、ここで
もオーバーエッチ量は〜５０％、対Ｓｉ選択比は〜１０
となるが、エッチング対象となるものは厚さ１００ｎｍ
の薄膜下層絶縁膜３ａであるために、Ｓｉ層１は中心値
で〜５ｎｍ（＝１００×０．５×１／１０）しか削られ
ず、Ｓｉ層１を貫通してＳｉＯ2層２までコンタクトホ
ール４が形成されることはない（図６参照）。
【００２８】以上のようにして、半導体基板上の所定位
置にコンタクトホール４が形成されたならば、フォトレ
ジスト１０除去後、最終的には図７に示すように、各コ
ンタクトホール４に対しメタル５を以て穴埋めし、更に
上層配線のメタライゼーションを行い、半導体装置を完
成させるのである。
置にコンタクトホール４が形成されたならば、フォトレ
ジスト１０除去後、最終的には図７に示すように、各コ
ンタクトホール４に対しメタル５を以て穴埋めし、更に
上層配線のメタライゼーションを行い、半導体装置を完
成させるのである。
【００２９】このように、本実施例によれば、厚さ８０
０ｎｍの層間絶縁膜３を堆積するにあたり、厚さ１００
ｎｍのエッチングストッパー層９を境として、その上方
に〜７００ｎｍの厚い上層絶縁膜３ｂを、下方に１００
ｎｍの薄い下層絶縁膜３ａを形成するようにしたため、
上層絶縁膜３ｂとエッチングストッパー層９で層間絶縁
膜３全体にかかるオーバーエッチ量の大部分を受け持つ
ことができ、最終的には薄いＳｉ層１に対するオーバー
エッチの絶対量を、下層絶縁膜３ａの薄さに比例して
（例えば、〜５ｎｍ）少なくすることが可能となる。
０ｎｍの層間絶縁膜３を堆積するにあたり、厚さ１００
ｎｍのエッチングストッパー層９を境として、その上方
に〜７００ｎｍの厚い上層絶縁膜３ｂを、下方に１００
ｎｍの薄い下層絶縁膜３ａを形成するようにしたため、
上層絶縁膜３ｂとエッチングストッパー層９で層間絶縁
膜３全体にかかるオーバーエッチ量の大部分を受け持つ
ことができ、最終的には薄いＳｉ層１に対するオーバー
エッチの絶対量を、下層絶縁膜３ａの薄さに比例して
（例えば、〜５ｎｍ）少なくすることが可能となる。
【００３０】図８〜図１４に本発明の第２実施例を示
す。この実施例は、浅い接合を持つＢｕｌｋ−Ｓｉデバ
イス上の層間絶縁膜に対しコンタクトホールを形成する
ものである。尚、この第２実施例に関し、先に説明した
第１実施例の半導体装置と同様な構成要素は同一番号を
付す。
す。この実施例は、浅い接合を持つＢｕｌｋ−Ｓｉデバ
イス上の層間絶縁膜に対しコンタクトホールを形成する
ものである。尚、この第２実施例に関し、先に説明した
第１実施例の半導体装置と同様な構成要素は同一番号を
付す。
【００３１】まず、ここではＬＯＣＯＳ（選択酸化法）
による酸化膜１１等により素子分離を行った後、Ｓｉ層
１上にトランジスタ（Ｔｒ）７などの素子を形成する
（図８）。その後、第１実施例と同様に薄い下層絶縁膜
３ａを堆積し（図９）、その上にエッチングストッパー
層９を堆積する（図１０）。尚、このエッチングストッ
パー層９を絶縁性材料で形成した場合には、図１０に示
すようにパターニングの必要はない。
による酸化膜１１等により素子分離を行った後、Ｓｉ層
１上にトランジスタ（Ｔｒ）７などの素子を形成する
（図８）。その後、第１実施例と同様に薄い下層絶縁膜
３ａを堆積し（図９）、その上にエッチングストッパー
層９を堆積する（図１０）。尚、このエッチングストッ
パー層９を絶縁性材料で形成した場合には、図１０に示
すようにパターニングの必要はない。
【００３２】そして、エッチングストッパー層９上に厚
い上層絶縁膜３ｂを堆積した後（図１１）、第１実施例
と全く同じ要領で、マルチステップのエッチング方法に
てコンタクトホール４の形成を行い（図１２、１３）、
続いてコンタクトのメタライゼーションを行って半導体
装置を完成させるのである（図１４）。この実施例にお
いても、エッチングストッパー層９の作用及び効果は、
前述した第１実施例のそれと全く同様である。
い上層絶縁膜３ｂを堆積した後（図１１）、第１実施例
と全く同じ要領で、マルチステップのエッチング方法に
てコンタクトホール４の形成を行い（図１２、１３）、
続いてコンタクトのメタライゼーションを行って半導体
装置を完成させるのである（図１４）。この実施例にお
いても、エッチングストッパー層９の作用及び効果は、
前述した第１実施例のそれと全く同様である。
【００３３】以上、本発明による半導体装置製造方法
を、下地の導電材料が薄膜Ｓｉや浅い接合のＢｕｌｋ−
Ｓｉである場合に例をとり説明してきたが、本発明が適
用可能な他のケースとしては、第１層目の素子よりも上
層に形成される負荷トランジスタや負荷抵抗に用いられ
るＰｏｌｙ Ｓｉなどへコンタクトホールを形成する場
合がある。またエッチングストッパー層としては、上述
した実施例以外に、金属やそのシリサイドなどの導電性
材料などがあるが、層間絶縁膜とエッチング選択比が取
れるものであれば、いかなる材料でもよい（パターニン
グは必要）。更に、図示した実施例は全て、１層のエッ
チングストッパー層９を層間絶縁膜中に設けたものであ
ったが、複数のエッチングストッパー層を形成すること
によって、エッチング工程のプロセスマージンを更に広
くとれるようにしても良い。
を、下地の導電材料が薄膜Ｓｉや浅い接合のＢｕｌｋ−
Ｓｉである場合に例をとり説明してきたが、本発明が適
用可能な他のケースとしては、第１層目の素子よりも上
層に形成される負荷トランジスタや負荷抵抗に用いられ
るＰｏｌｙ Ｓｉなどへコンタクトホールを形成する場
合がある。またエッチングストッパー層としては、上述
した実施例以外に、金属やそのシリサイドなどの導電性
材料などがあるが、層間絶縁膜とエッチング選択比が取
れるものであれば、いかなる材料でもよい（パターニン
グは必要）。更に、図示した実施例は全て、１層のエッ
チングストッパー層９を層間絶縁膜中に設けたものであ
ったが、複数のエッチングストッパー層を形成すること
によって、エッチング工程のプロセスマージンを更に広
くとれるようにしても良い。
【００３４】
【発明の効果】以上説明したように、本発明に係る半導
体装置製造方法によれば、半導体基板上の層間絶縁膜中
に、少なくとも１層以上のエッチングストッパー層を形
成しておくことにより、エッチングストッパー層によっ
て層間絶縁膜のオーバーエッチ量の大部分を吸収するこ
とができ、エッチング工程におけるオーバーエッチ量を
大きく設定することができ、所謂プロセスマージンが広
くなる。
体装置製造方法によれば、半導体基板上の層間絶縁膜中
に、少なくとも１層以上のエッチングストッパー層を形
成しておくことにより、エッチングストッパー層によっ
て層間絶縁膜のオーバーエッチ量の大部分を吸収するこ
とができ、エッチング工程におけるオーバーエッチ量を
大きく設定することができ、所謂プロセスマージンが広
くなる。
【００３５】更に、エッチングストッパー層を介して複
数層に分割形成された層間絶縁膜に対し、複数のエッチ
ング工程でコンタクトホールを形成することにより、半
導体基板の下層導電層へのオーバーエッチの絶対量を減
少させることができる。又、これに伴って、コンタクト
加工時の下層導電層の削れ量を抑制でき、従来のコンタ
クトホール形成時に発生したような、過剰削れによるコ
ンタクト抵抗の上昇やコンタクトの電気的信頼性低下を
回避することができる。
数層に分割形成された層間絶縁膜に対し、複数のエッチ
ング工程でコンタクトホールを形成することにより、半
導体基板の下層導電層へのオーバーエッチの絶対量を減
少させることができる。又、これに伴って、コンタクト
加工時の下層導電層の削れ量を抑制でき、従来のコンタ
クトホール形成時に発生したような、過剰削れによるコ
ンタクト抵抗の上昇やコンタクトの電気的信頼性低下を
回避することができる。
【図１】本発明の第１実施例による半導体装置製造方法
の最初の工程を示し、薄膜ＳＯＩ上への素子形成工程を
示した装置断面図である。
の最初の工程を示し、薄膜ＳＯＩ上への素子形成工程を
示した装置断面図である。
【図２】図１の工程に続く下層絶縁膜形成状態を示す断
面図である。
面図である。
【図３】図２の工程に続くエッチングストッパー層形成
状態を示す断面図である。
状態を示す断面図である。
【図４】図３の工程に続く上層絶縁膜形成状態を示す断
面図である。
面図である。
【図５】図４の工程に続く、エッチングストッパー層ま
でのコンタクトホール形成状態を示す断面図である。
でのコンタクトホール形成状態を示す断面図である。
【図６】図５の工程に続く、Ｓｉ層までのコンタクトホ
ール形成状態を示す断面図である。
ール形成状態を示す断面図である。
【図７】図６の工程に続く、コンタクトホールの穴埋め
及び配線層形成状態を示す断面図である。
及び配線層形成状態を示す断面図である。
【図８】本発明の第２実施例による半導体装置製造方法
の最初の工程を示し、Ｂｕｌｋ−Ｓｉ上の素子形成工程
を示した装置断面図である。
の最初の工程を示し、Ｂｕｌｋ−Ｓｉ上の素子形成工程
を示した装置断面図である。
【図９】図８の工程に続く下層絶縁膜形成状態を示す断
面図である。
面図である。
【図１０】図９の工程に続くエッチングストッパー層形
成状態を示す断面図である。
成状態を示す断面図である。
【図１１】図１０の工程に続く上層絶縁膜形成状態を示
す断面図である。
す断面図である。
【図１２】図１１の工程に続く、エッチングストッパー
層までのコンタクトホール形成状態を示す断面図であ
る。
層までのコンタクトホール形成状態を示す断面図であ
る。
【図１３】図１２の工程に続く、Ｂｕｌｋ−Ｓｉ層まで
のコンタクトホール形成状態を示す断面図である。
のコンタクトホール形成状態を示す断面図である。
【図１４】図１３の工程に続く、コンタクトホールの穴
埋め及び配線層形成状態を示す断面図である。
埋め及び配線層形成状態を示す断面図である。
【図１５】従来の半導体装置のコンタクト形成断面図で
ある。
ある。
１…薄膜Ｓｉ層（下層導電層） ２…ＳｉＯ2層 ３…層間絶縁膜 ３ａ…下層絶縁膜 ３ｂ…上層絶縁膜 ４…コンタクトホール ８…半導体基板 ９…エッチングストッパー層
Claims (5)
- 【請求項１】 半導体基板上に形成された層間絶縁膜を
貫通して、外側より前記半導体基板上にコンタクトホー
ルを形成する半導体装置製造方法において、 前記コンタクトホールの形成に先立ち、前記層間絶縁膜
中に、少なくとも１層以上のエッチングストッパー層
を、少なくとも半導体基板上におけるコンタクトホール
形成部に対応して予め形成しておくことを特徴とする半
導体装置製造方法。 - 【請求項２】 前記エッチングストッパー層を内包する
層間絶縁膜を複数の工程に亙ってエッチングすることに
より、前記コンタクトホールを形成することを特徴とす
る請求項１に記載の半導体装置製造方法。 - 【請求項３】 前記半導体基板は、Ｓｉ拡散層又は薄膜
Ｓｉ層からなる下層導電層を有することを特徴とする請
求項２に記載の半導体装置製造方法。 - 【請求項４】 前記エッチングストッパー層は導電性材
料より形成され、エッチングストッパー層はコンタクト
ホール形成部分に対応して電気的に分離されることを特
徴とする前出請求項のいずれか１項に記載の半導体装置
製造方法。 - 【請求項５】 前記エッチングストッパー層は絶縁性材
料より形成され、分離されないことを特徴とする請求項
１から３までのいずれか１項に記載の半導体装置製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24037793A JP3469616B2 (ja) | 1993-09-01 | 1993-09-01 | 半導体装置製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24037793A JP3469616B2 (ja) | 1993-09-01 | 1993-09-01 | 半導体装置製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774126A true JPH0774126A (ja) | 1995-03-17 |
| JP3469616B2 JP3469616B2 (ja) | 2003-11-25 |
Family
ID=17058591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24037793A Expired - Fee Related JP3469616B2 (ja) | 1993-09-01 | 1993-09-01 | 半導体装置製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3469616B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6838733B2 (en) | 2002-10-21 | 2005-01-04 | Oki Electric Industry Co., Ltd. | Semiconductor device and fabrication method with etch stop film below active layer |
| CN107527993A (zh) * | 2016-06-20 | 2017-12-29 | 上海磁宇信息科技有限公司 | 一种磁性隧道结接触电极及其形成方法 |
-
1993
- 1993-09-01 JP JP24037793A patent/JP3469616B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6838733B2 (en) | 2002-10-21 | 2005-01-04 | Oki Electric Industry Co., Ltd. | Semiconductor device and fabrication method with etch stop film below active layer |
| US7176071B2 (en) | 2002-10-21 | 2007-02-13 | Oki Electric Industry Co., Ltd. | Semiconductor device and fabrication method with etch stop film below active layer |
| CN107527993A (zh) * | 2016-06-20 | 2017-12-29 | 上海磁宇信息科技有限公司 | 一种磁性隧道结接触电极及其形成方法 |
| CN107527993B (zh) * | 2016-06-20 | 2020-05-26 | 上海磁宇信息科技有限公司 | 一种磁性隧道结接触电极及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3469616B2 (ja) | 2003-11-25 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |