JPS62141768A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置およびその製造方法に関し、特に高
速・高密度なバイポーラ型半導体素子構造およびその製
造方法に関するものである。

従来の技術 バイポーラ型トランジスタにおいて、高速・高密度化を
実現するために、パターンの微細化ならびに接合容量の
低減化を図る必要がある。そこで、従来、多結晶シリコ
ン膜（Ｐｏ１ｙ−８ｉ膜）でベース引き出し電極を形成
することによって、ベース領域の微細化およびエミッタ
・ベース接合容量の低減化の検討がなされている。

例えば、特開昭６０−８１８６２号公報では、第３図に
示す製造方法で、微細なバイポーラ型トランジスタの構
造およびセルファライン技術によるその製造方法が提案
されている。

このトランジスタは、フィールド酸化膜２１に囲まれた
コレクタ領域の半導体層２２上に、シリコン酸化１ｉ（
ＳｉＯ２膜）２３およびシリコン窒化膜（５ｉ５Ｎ４膜
）２４からなる絶縁膜を設け、所定のベース領域の周囲
にＰ＋形Ｐｏ１ｙ−５ｉ膜２５からなるベース引き出し
電極を前記絶縁膜２３．２４上へ設けることにより、コ
レクタ領域２２とベース引き出し電極２５とが電気的に
分離される構造となっている。

そして、上記トランジスタの製造方法では、ベース引き
出し電極となるＰ＋形Ｐｏ１ｙ−８ｉ膜２６をバター二
メグ後、それ自身をマスクに下地のＳｉ　ＳＮ４膜２４
を適量のサイドエツチングを施してエツチング除去し、
次いでＳｉＯ２膜２３をエツチング除去して、Ｐ＋形Ｐ
ｏ１ｙ−５ｉ膜２６のひさし部を形成する。

その後、このひさし部にベースコンタクトとなるＰｏ１
ｙ−８ｉ膜２６を埋め込み形成し、熱処理を施し＋ てＰ　形Ｐｏ１ｙ−８ｉ膜２６をソースにＰ＋形拡散を
行ない、埋め込んだＰｏ１ｙ−８工膜２６を介してコレ
クタ領域２２に外部ベース拡散層２７を形成する。その
後、活性ベース拡散層２８およびエミッタ領域２９を順
次形成する。こうすると、ベース引き出し電極、ベース
領域およびエミッタ領域が同一形成用パターンによって
形成される製造方法となりている。

発明が解決しようとする問題点 このような従来の構造および製造方法では、次のような
問題点がある。

（１）　　コレクタ領域２２とベース引き出し電極２５
の分離が、薄膜のＳｉＯ２膜２３膜上３誘電率の高いＳ
ｉ３Ｎ４膜２４からなる絶縁膜で構成されるため、コレ
クターベース引き出し電極間の寄生容量は大きく、トラ
ンジスタの高周波特性を劣化させる。また、ベース・コ
レクタ接合が、化学的に不完全なＳｉ、Ｎ４膜２４から
なる前記絶縁膜で表面保護されるため、接合のリーク電
流が大きく、トランジスタの信頼性を低下させる。

（２）ベースコンタクトとなるＰｏ１ｙ−３ｉ膜２ｓお
よび外部ベース層２７の形成において、Ｐ＋形Ｐｏ１ｙ
−８ｉ膜２６のひさし部の長さは、Ｓｉ　Ｎ膜２４のす
イドエツチングによりバラツクので、ベースコンタクト
の幅を一定に制御するのは難しい。また、Ｐ＋形Ｐｏ１
ｙ−８ｉ膜２６をソースとしたＰ　形拡散は、ひさし部
に形成したＰｏ１ｙ−５ｉ膜２６を介して行なうため、
外部ベース層２７のＰ＋形不純物（ボロン）の濃度を一
定に制御するのも難しい。

これらのことから、トランジスタのベース抵抗を再現性
良く制御し、歩留り良く製造することは困難である。

本発明はこのような従来の問題を鑑みてなされたもので
、簡易な構成でトランジスタの高周波特性、信頼性およ
び歩留りの向上が可能な半導体装置およびその製造方法
を提供することを目的としている。

問題点を解決するための手段 本発明は上記問題点を解決するために、トランジスタの
構造では、フィールド酸化膜に囲まれたコレクタ領域の
半導体層の外縁部上にベース領域の側面と接する第１の
分離シリコン酸化膜を設け、ベース領域の周囲にベース
引き出し電極を前記第１の分離酸化膜上を経て前記フィ
ールド酸化膜上の所定領域に設けることにより、コレク
タ領域とベース引き出し電極とが電気的に分離されるも
のである。

そして、上記トランジスタの製造方法では、コレクタ領
域の半導体層を有する基板上に、酸化防止膜、堆積被膜
からなる凸型の積層膜パターンをサイドウオールを用い
て形成後、選択酸化してコレクタ領域上に第１の分離シ
リコン酸化膜を形成する。その後、前記堆積被膜をマス
クに酸化防止膜をエツチング除去して、ベース引き出し
電極となるドープト多結晶シリコン膜を選択形成する。

その後、前記堆積被膜をエツチング除去し、酸化性雰囲
気中で熱処理を施して、前記ドープト多結晶シリコン膜
をソースに不純物拡散を行ない、前記第１の分離シリコ
ン酸化膜槽のコレクタ領域内に外部ベース拡散層を形成
し、同時に前記ドープト多結晶シリコン膜上に第２の分
離シリコン酸化膜を形成する。

その後、前記酸化防止膜をエツチング除去し、活性ベー
ス拡散層およびエミッタ拡散層を順次形成する。こうす
ると、分離シリコン酸化膜、ベース引き出し電極、ベー
ス領域およびエミッタ領域が、同−形成用パターンによ
ってセルファライン形成されるものである。

作用 本発明は上記したトランジスタの構造により、コレクタ
領域とベース引き出し電極とは、ベース領域の側面に接
する厚い分離シリコン酸化膜によって分離されているの
で、コレクターベース引き出し電極間の奇生容量は十分
に小さくなり、トランジスタの高周波特性を向上できる
。

また、ベース・コレクタ接合は、化学的に完全な前記シ
リコン酸化膜で表面保護されているので、接合のリーク
電流は小さく、接合も平坦になるので逆方向耐圧は低下
しないことから、トランジスタの信頼性を向上できる。

そして、上記した製造方法により、ベースコンタクト窓
の幅は、サイドウオールによって一定に制御される。ま
た、外部ベース層は、ドープト多結晶シリコン膜をソー
スとして直接不純物拡散で形成されるので、その不純物
濃度は一定に制御される。これらのことから、トランジ
スタのベース抵抗を再現性良く制御することができ、歩
留りも向上できる。

実施例 第１図Ａ、Ｂは本発明による半導体装置の一例を示す断
面構成図および要部断面構成図である。同図Ｂにおいて
、４はコレクタ領域のＮ形シリコン半導体層、６は素子
間分離のフィールド酸化膜、１１はコレクターベース引
き出し電極間の第１の分離シリコン酸化膜、１２ｂはＰ
＋形多結晶シリコン膜のベース引き出し電極、１５ａは
Ｐ＋形外部ペース拡散層、１５ｂはＰ形活性ペース拡散
層、１６はエミッターベース引き出し電極間の第２の分
離シリコン酸化膜、１了ａはＮ十形多結晶シリコンのエ
ミッタ電極、１８ａはＮ十形エミッタ領域、１９ａはエ
ミッタ金属電極、１９Ｃはベース金属電極である。

このような構成において、第１の分離シリコン酸化膜１
１が、外部ベース層、１６ｂの側面からフィールド酸化
＠５に接続するように形成されているので、ベース引き
出し電極１２ｋｌとコレクタ領域４とは、この第１の分
離シリコン酸化膜１１で電気的に絶縁されている。そし
て、この第１の分離シリコン酸化膜１１の膜厚は厚く形
成することできるので、コレクターベース引き出し電極
間の寄生容量は十分に小さくなる。

このことから、トランジスタのしゃ新局波数（ｆＴ）は
改善されるので、高周波特性を向上できる。

また、コレクタ・ベース接合は、熱酸化法により形成さ
れた化学的に完全な第１の分離シリコン酸化膜１１で表
面保護されているので、シリコン酸化膜の界面は電気的
に安定になり、接合のリーク電流は小さくなる。そして
、この第１の分離シリコン酸化膜１１は外部ベース層１
６乙の側面に接しているので、コレクタ・ベース接合面
は平面になり、逆方向耐圧は低下しない０これらのこと
から、コレクタ・ベース接合の電気的特性は改善される
ので、トランジスタの信頼性を向上できる。

次に、本発明による半導体装置の製造方法について説明
する。

第２図Ａ〜工は、本発明による半導体装置の製造方法を
ＮＰＮ形トランジスタの製造方法に適用した一例を示す
断面工程図である。

第２図において、Ｐ形半導体基板（ここではシリコン基
板で以下Ｓｉ基板という）１に、周知の技術を用いて、
コレクタ埋込としてＮ＋形埋込層２．４チヤンネルスト
ツパーとしてＰ十形拡散層、コレクタとしてＮ形半導体
層（ここではエピタキシャル層で以下エビ層という）４
を順次形成する。その後、選択酸化法により、素子間分
離としてフィールド酸化膜（以下ＳｉＯ２膜という）６
を形成後、周知の技術を用いて、コレクタウオールとし
ロケ形拡散層６を形する。その後、Ｓｉ基板１上に、熱
酸化法により下地膜として５１０２膜７ｉ、ＣＶＤ法に
より酸化防止膜としてシリコン窒化膜（以下Ｓｉ　５Ｎ
４膜という）８および堆積被膜としてＧ　Ｖ　Ｄ　−５
ｉ０２膜９を順次積層形成する。その後、ホトエッチ技
術を用いて、所定のエミッタ領域およびコレクタコンタ
クト領域上に、ＣＶＤ−５ｉ０２膜パターン９ａ、９ｂ
を形成する（第２図ム）。

次に、前記Ｓｉ基板１上に、ＣＶＤ法により　ＩＪント
ープ）　５ｉ０２膜（以下ＰＳＧ膜という）１゜を積層
形成する。その後、異方性エツチング（ここでは反応性
イオンエツチング）を用いてＰＳＧ膜１膜管０ッチバッ
クして、前記ＣｖＤ−５ｉ０２膜９ｉＬ、９ｂの側壁に
ＰＳＧ膜のサイドウオール１０＆、１０ｂをセルファラ
イン形成する。ここで、ｐｓｃ、膜のサイドウオール１
０ａ。

１０ｂの幅は、堆積したＰＳＧ膜１膜管０厚で決まるの
で、再現性良く制御することができる。

その後、ＣＶ　Ｄ　−５ｉＯｚ膜、９　ａ　、９　ｂ　
オ！ヒＰ　ＳＧ膜のサイドウオール１ｏλ、１０ｂをマ
スクに、ケミカルドライエツチングを用いて５Ｌ５Ｎ４
膜パターンａａ、ｓｂを形成する（第２図Ｂ　）。

なお、第２図（Ｂ）に示す構造を実現するのに、他の方
法を用いることも可能である。例えば、ＰＳＧ膜１ｏを
形成する代わりに、前記Ｓｉ基板１上に、塗布被膜（こ
こではホトレジスト膜あるいはスピンオンガラス膜）を
形成後、イオンエツチングを行なうと、（、／Ｄ−８ｉ
０２膜９ａ、９ｂの側壁に、塗布被膜のサイドウオール
が形成でき、その後、同様にしてＳｉ３Ｎ４膜パターン
８１Ｌ、８ｔ）を形成する。

次に、前記ＰｓＧ膜のサイドウ、オール１０Ｊ１０ｂを
希フッ酸溶液でエツチング除去する。

その後、前記Ｓｉ３Ｎ４膜パターン８ａをマスクに、フ
ィールド５ｉ０２膜５に囲まれたエビ層４を選択酸化し
て、第１の分離ＳｉＯ２膜１１を形成する（第２図Ｃ）
。

次ニ、前記Ｃ；　Ｖ　Ｄ　−５ｉ０２膜パＪ−７９＆、
９ｂｆマスクに、ケミカルドライエツチングにより３ｉ
　５Ｎ　４膜パターン８ａ、８ｂを、フッ酸溶液により
５ｉ０２膜７を順次エツチング除去する。

この時、前記ＣＶＤ−５ｉｎ２膜パタ一ン９＆周囲の前
記エビ層４が域、出しベースコンタクト領域がセルファ
ライン形成される。その後、ＣＶＤ法により、Ｓ工基板
１上に半導体膜（ここでは多結晶シリコン膜で以下Ｐｏ
１ｙ−８ｉ膜という）１２を積層形成する（第２図Ｄ）
。

次に、塗布被膜（ここではホトレジスト膜）を用いたエ
ッチバック法により、前記ｃｖｎ−５１０２膜９Ｊ９ｂ
上のＰｏ１ｙ−３ｉ膜１２だけを選択的に除去する（第
２図Ｅ）。

次に、前記８１基板１の所定の領域上に、周知の技術を
用いてＳｉ３Ｎ４膜１３を形成する。その後、Ｇ　Ｖ　
Ｄ　−ＳｉＯ□膜９ｂだけをフッ酸溶液によりエツチン
グ除去する。その後、Ｓｉ３Ｎ４膜１３をマスクにＰｏ
１ｙ−５ｉ膜１２を選択酸化して、ベース引き出し電極
となるＰｏ１ｙ−８ｉ膜１２１Ｌおよび５ｉ０２膜１４
を形成する（第２図Ｆ）。

なお、ベース引き出し電極となるＰｏ１ｙ−５工膜１２
１Ｌを形成するのに、他の方法を用いることも可能であ
る。例えば、周知のホトエッチ技術を用いて、所定の領
域外のＰｏ１ｙ−３ｉ膜１２をエツチング除去すると、
Ｐｏ１ｙ−３ｉ膜１２１Ｌを選択的に形成できる。

次に、周知の技術を用いてＳｉ　５Ｎ　４膜１３をエツ
チング除去する。その後、例えばホトリソ技術を用いて
、前記Ｐｏ１ｙ−５ｉ膜１２１Ｌにボロ／（Ｂ）を選択
的にイオン注入した後、ｃｖｎ−３ｉＯ２膜９ａをフッ
酸溶液によりエツチング除去する。その後、酸化性雰囲
気中で熱処理を施すと、Ｐｏ１ｙ−３ｉ膜１２ａ（ｄＰ
ト形Ｐｏ１ｙ−３ｉ膜１２ｂになり、そしてこのＰ＋十
形Ｐｏ１ｙ３工膜１２ｂをソースとしてボロンが前記第
１の分離ＳｉＯ２膜１１横のエビ層４に固相拡散し、Ｐ
十形外部ベース拡散層１６ａＬが形成される。この時同
時に、５ｉ５Ｎ４膜８ａをマスクとして、Ｐ十形Ｐｏ１
ｙ−３ｉ膜１２ｂ表面が選択酸化され、第２の分離５ｉ
０２膜１ｅが形成される（第２図Ｇ）０次に、前記５ｉ
５Ｎ４膜ｓａ、ｓｂをエツチング除去して、下地の５ｉ
０２膜７を通してボロンをイオン注入し、熱処理を施し
てＰ形活性ベース拡散層１６ｂをセルファライン形成す
る。その後５１０２膜７をエツチング除去し、所定のエ
ミッタ領域およびコレクタコンタクト領域に、周知の技
術を用いて、エミッタＰ’ｏｌｙ−３ｉ電極およびコレ
クタＰｏ１ｙ−３ｉ電極となるＮ十形Ｐｏ１ｙ−３ｉ膜
１７ａ　、　１７ｂを形成する。その後、熱処理を施し
てＮ十形Ｐｏ１ｙ−３ｉ膜１７をソースとしてＮ形不純
物拡散（ここではヒ素）？：行ない、Ｎ＋十形ミッタ拡
散層１９２ＬおよびＮ十形コレクタコアｐクト拡散層１
８ｂを形成する（第２図Ｈ）。

次に、周知の技術を用いて、前記第２の分離５ｉ０２膜
１６にベースコンタクト窓を開口した後、エミッタアル
ミ合金電極（ここではアルミニウムーシリコン合金で以
下人６−Ｓｉという）１ｇａ。

コレクタ人１−Ｓｉ電極１９ｂ１ベース人β−３ｉ電極
１９０を形成する。こうすると、本実施例のＮＰＮ形ト
ランジスタはでき上がる（第２図工）。

このように製造されたトランジスタでは、べ十 一ス引き出し電極のＰ　形Ｐｏ１ｙ−３ｉ膜１２ｂとＰ
＋形外部ペース層１５２Ｌとを接続するベースコンタク
ト窓は、ＯＶ　Ｄ　−５ｉ０２膜パター７９１の側壁に
形成したＰＳＧ膜のサイドウオール１０＆を用いて形成
されるので、その窓の幅はその膜厚で一定に制御され、
その結果窓のコンタクト抵抗も一定に制御される。また
、Ｐ＋十形Ｐｏ１ｙ３ｉ膜１２ｂ　とＰ形活性ベース層
１５ｂとを接続するＰ＋形外部ベース層１５　ａ　ｔｄ
　、ベースコンタクト窓からＰ十形Ｐｏ１ｙ−５ｉ膜１
２ｂをボロ７ンースとして直接固相拡散により形成され
るので、そのボロン濃度は一定に制御され、その結果こ
の拡散抵抗も一定に制御される。以上のことから、トラ
ンジスタのベース抵抗を再現性良く制御することができ
、その歩留りも向上できる。

そして、同−形成用（７）ＣＶ　Ｄ　−５ｉ０２膜９ａ
によって、第１の分離ＳｉＯ２膜１１、ベース引き出し
電極のＰ十形Ｐｏ１ｙ−５ｉ膜１２ｂＳＰ＋形外部ベー
ス層１５１Ｌ、第２の分離ＳｉＯ２膜１６、Ｐ形活性ベ
ース層１６ｂおよびＮ十形エミツタ層１８！Ｌが、順次
セルファラインでしかも微細に形成することができる。

なお、本実施例において、Ｎ＋形エミッタ層＋ １８２ＬはＮ形Ｐｏ１ｙ−３ｉ１７ａからの固相拡散に
より形成したが、これは他の方法で、例えばＮ形不純物
のイオン注入等により形成しても良い。

さらにＮＰＮ形トランジスタの製造方法について述べた
が、これは他の半導体装置の製造方法としても、本効果
が得られるのは言うまでもない。

発明の効果 以上述べてきたように、本発明によれば、簡易な構成で
トランジスタの高周波特性、信頼性および歩留シの向上
が可能な高速・高密度なバイポーラ型半導体装置を実現
できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における半導体装置の断面図
、第２図は本実施例の半導体装置の製造方法を示す工程
図、第３図は従来の半導体装置の製造方法を示す工程図
である。 ４・・・・・・Ｎ形Ｓｉ半導体層、６・・・・・・フィ
ールドＳｉＯ□膜、１１・・・・・・第１の分離５ｉｎ
２膜、１２ｂ、、、、、、ｐ形Ｐｏ１ｙ−８ｉ膜、１ｔ
ｓ　ａ−−−−・・ｐ”形外部ベース層、１５ｂ・・・
・・・Ｐ形活性ベース層、１６・・・・・・第２の分離
５ｉｎ２膜、１　了２Ｌ　・−・・−Ｎ”形Ｐｏ１ｙ−
８ｉ膜、１８ａ・・・・・・Ｎ＋形エミッタ層、１９２
Ｌ・・・・・・エミッタＡｌ−８ｉ電極、１９Ｃ・・・
・・・ペースム１−５ｉ電極。

Claims (4)

【特許請求の範囲】
1. （１）一方導電形半導体層を有する基板の一主面側に形
   成した前記一方導電形半導体層を分離する素子絶縁膜と
   、前記素子絶縁膜に囲まれた前記一方導電形半導体層の
   外縁部上に形成した第１の分離絶縁膜と、前記一方導電
   形半導体層内の所定領域に形成した低濃度他方導電拡散
   層と、前記低濃度他方導電形拡散層の周囲に接続した高
   濃度他方導電形拡散層と、前記高濃度他方導電形拡散層
   と接続し前記第１の分離絶縁膜上を経て前記素子絶縁膜
   上の所定領域に形成した他方導電形半導体膜と、前記他
   方導電形半導体膜表面に形成された第２の分離絶縁膜と
   、前記第２の分離絶縁膜の内縁部の前記低濃度他方導電
   形拡散層内に形成された高濃度一方導電形拡散層とを備
   えてなる半導体装置。
2. （２）一方導電形半導体層にＮ形シリコン単結晶層を、
   他方導電形半導体膜にＰ形多結晶シリコン膜を、素子絶
   縁膜、第１の分離絶縁膜および第２の分離絶縁膜にシリ
   コン酸化膜を用いている特許請求の範囲第１項記載の半
   導体装置。
3. （３）一方導電形半導体層を有する基板の一主面上に素
   子絶縁膜を選択形成する工程と、前記一方導電形半導体
   層の所定領域に下層が酸化防止膜で上層が堆積被膜から
   なる凸型の積層膜パターンを形成する工程と、前記酸化
   防止膜をマスクに前記一方導電形半導体層を選択酸化し
   て第１の分離絶縁膜を形成する工程と、前記上層の堆積
   被膜をマスクに下層の酸化防止膜を除去する工程と、前
   記積層膜パターンの外縁周囲の所定領域上に他方導電形
   半導体膜を選択形成する工程と、前記堆積被膜を除去す
   る工程と、前記基板を酸化性雰囲気中で熱処理して、前
   記他方導電形半導体膜と接続した前記一方導電形半導体
   層内に高濃度他方導電形拡散層を形成し、前記酸化防止
   膜をマスクに前記他方導電形半導体膜表面に第２の分離
   絶縁膜を形成する工程と、前記酸化防止膜を除去する工
   程と、前記第２の分離絶縁膜の内縁部の前記一方導電形
   半導体層内に前記高濃度他方導電形拡散層と接続した低
   濃度他方導電形拡散層を形成する工程と、前記低濃度他
   方導電形拡散層内に高濃度一方導電形拡散層を形成する
   工程とを含んでなる半導体装置の製造方法。
4. （４）酸化防止膜を堆積被膜からなる凸型の積層膜パタ
   ーンの形成において、シリコン窒化膜である酸化防止膜
   上にＣＶＤ法を用いたシリコン酸化膜である堆積被膜パ
   ターンを形成する工程と、前記堆積被膜パターンの側壁
   にサイドウォールのリンドープトシリコン酸化膜を自己
   整合で形成する工程と、前記堆積被膜パターンおよびサ
   イドウォールのリンドープトシリコン酸化膜をマスクに
   前記酸化防止膜を除去する工程と、前記リンドープトシ
   リコン酸化膜を除去する工程とを含んでいる特許請求の
   範囲第３項記載の半導体装置の製造方法。