JPH06163830A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06163830A JPH06163830A JP31449092A JP31449092A JPH06163830A JP H06163830 A JPH06163830 A JP H06163830A JP 31449092 A JP31449092 A JP 31449092A JP 31449092 A JP31449092 A JP 31449092A JP H06163830 A JPH06163830 A JP H06163830A
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Abstract
(57)【要約】
【目的】埋込コレクタ層を有するバイポーラトランジス
タにおいて、埋込コレクタ層と金属電極間の抵抗値の制
御を容易に可能とする。 【構成】埋込コレクタ層３と金属電極９の間の接続を多
結晶シリコン膜８より成る抵抗体で形成し、この抵抗体
の形状を基板に垂直な縦方向の長さよりも基板に水平な
横方向の長さの方が長くなるようにする。
タにおいて、埋込コレクタ層と金属電極間の抵抗値の制
御を容易に可能とする。 【構成】埋込コレクタ層３と金属電極９の間の接続を多
結晶シリコン膜８より成る抵抗体で形成し、この抵抗体
の形状を基板に垂直な縦方向の長さよりも基板に水平な
横方向の長さの方が長くなるようにする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係わり、特にバイポーラトランジスタと低抵体
とを有する半導体集積回路装置およびその製造方法に関
する。
造方法に係わり、特にバイポーラトランジスタと低抵体
とを有する半導体集積回路装置およびその製造方法に関
する。
【０００２】
【従来の技術】バイポーラトランジスタと低抗体とを有
するたとえばＴＴＬ回路等の半導体集積回路装置の、特
開昭５８−１７８５５１号公報に開示されてある従来技
術を図４（ａ）および図４（ｂ）を用いて説明する。
するたとえばＴＴＬ回路等の半導体集積回路装置の、特
開昭５８−１７８５５１号公報に開示されてある従来技
術を図４（ａ）および図４（ｂ）を用いて説明する。
【０００３】まず図４（ａ）を従来の装置では、Ｐ型の
シリコン基体１上のＮ+ 型埋込コレクタ層３の上にコレ
クタとなるＮ型エピタキシャル層４が形成されその表面
にＰ型ベース層５が形成され、その内にＮ型エミッタ層
６が形成され、コレクタは埋込コレクタ層３からＮ+ 型
コレクタ引き出し層１１により表面に引き出されてい
る。また、Ｎ型エピタキシャル層４の他の部分上には抵
抗体となるＰ型領域１０が形成され、バイポーラトラン
ジスタと抵抗体とはトレンチ内の絶縁膜７′とその下の
Ｐ+ 型埋込層２により素子分離され、表面の絶縁膜７の
開口を通して金属電極９が各層に接続されている。な
お、コレクタ引き出し層１１上の金属電極９と抵抗体で
あるＰ型領域１０上の金属電極９の一部とは図示してい
ない個所で電気的に接続している。
シリコン基体１上のＮ+ 型埋込コレクタ層３の上にコレ
クタとなるＮ型エピタキシャル層４が形成されその表面
にＰ型ベース層５が形成され、その内にＮ型エミッタ層
６が形成され、コレクタは埋込コレクタ層３からＮ+ 型
コレクタ引き出し層１１により表面に引き出されてい
る。また、Ｎ型エピタキシャル層４の他の部分上には抵
抗体となるＰ型領域１０が形成され、バイポーラトラン
ジスタと抵抗体とはトレンチ内の絶縁膜７′とその下の
Ｐ+ 型埋込層２により素子分離され、表面の絶縁膜７の
開口を通して金属電極９が各層に接続されている。な
お、コレクタ引き出し層１１上の金属電極９と抵抗体で
あるＰ型領域１０上の金属電極９の一部とは図示してい
ない個所で電気的に接続している。
【０００４】一方、図４（ｂ）の従来の装置は、図４
（ａ）と同様にＰ型シリコン基体１と、Ｐ+ 型埋込層２
と、Ｎ+ 型埋込コレクタ層３と、コレクタとなるＮ型エ
ピタキシャル層４と、Ｐ型ベース層５とＮ型エミッタ層
６と、絶縁膜７と、金属電極９とを有しているが、この
例では、埋込コレクタ層３とコレクタ引き出し用の金属
電極９とは多結晶シリコン膜８によって電気的に接続さ
れている。ここで多結晶シリコン膜８は基板面に垂直な
縦方向に長く配置された抵抗体として用いらている。ま
たこの製造法として、エピタキシャル層４の成長前に、
所定の領域のシリコン基板上に多結晶シリコン膜を薄く
形成した後エピタキシャル成長を行い多結晶シリコン膜
上には抵抗体となる多結晶シリコン膜を形成する。この
後ベース層、エミッタ層を形成した後多結晶シリコン膜
中に不純物原子の拡散を行い抵抗体を形成している。
（ａ）と同様にＰ型シリコン基体１と、Ｐ+ 型埋込層２
と、Ｎ+ 型埋込コレクタ層３と、コレクタとなるＮ型エ
ピタキシャル層４と、Ｐ型ベース層５とＮ型エミッタ層
６と、絶縁膜７と、金属電極９とを有しているが、この
例では、埋込コレクタ層３とコレクタ引き出し用の金属
電極９とは多結晶シリコン膜８によって電気的に接続さ
れている。ここで多結晶シリコン膜８は基板面に垂直な
縦方向に長く配置された抵抗体として用いらている。ま
たこの製造法として、エピタキシャル層４の成長前に、
所定の領域のシリコン基板上に多結晶シリコン膜を薄く
形成した後エピタキシャル成長を行い多結晶シリコン膜
上には抵抗体となる多結晶シリコン膜を形成する。この
後ベース層、エミッタ層を形成した後多結晶シリコン膜
中に不純物原子の拡散を行い抵抗体を形成している。
【０００５】
【発明が解決しようとする課題】上記従来技術におい
て、まず図４（ａ）の装置では、抵抗体となるＰ型領域
１０を横方向に配置して両端からそれぞれ電極を基板上
表面からとる構造となっているため、トランジスタ領域
の他に抵抗体の形成に大きな領域が必要であり、素子の
微細化に障害となっていた。
て、まず図４（ａ）の装置では、抵抗体となるＰ型領域
１０を横方向に配置して両端からそれぞれ電極を基板上
表面からとる構造となっているため、トランジスタ領域
の他に抵抗体の形成に大きな領域が必要であり、素子の
微細化に障害となっていた。
【０００６】一方図４（ｂ）の装置では、埋込コレクタ
層と金属電極間の多結晶シリコン膜より成る抵抗体を基
板に垂直な縦方向に長く配置している。この抵抗体を埋
込コレクタ層と金属電極間の引き出し領域として用いる
場合には低抵抗である必要があるが、縦方向に長い構造
では低抵抗化に障害となる。特に素子の微細化が進んだ
時点ではこの影響は特に大きくなる。次にこの抵抗体を
比較的高い抵抗値を有する抵抗として用いた場合、抵抗
体形成は多結晶シリコン膜中に不純物原子を上表面から
拡散してその濃度によって抵抗値を決定するが、多結晶
シリコン膜の一端は高濃度の埋込コレクタ層と接続され
ているためこの埋込コレクタ層から不純物原子が多結晶
シリコン膜よりなる抵抗体中へトランジスタ形成工程中
に拡散され、抵抗値を最終工程で制御することは困難と
なる。またバイポーラトランジスタの高速化には接合の
浅接合化が重要であり、エピタキシャル層の薄膜化もコ
レクタ抵抗低減などから高速化には不可欠である。とこ
ろが１μｍ以下の厚さの特に０．５μｍ厚以下のエピタ
キシャル層では抵抗体を縦方向に長く配置するには平面
上サイズが０．５μｍ以下となり上部電極とのコンタク
ト抵抗の増大コンタクト開口時の位置合せのマージン減
少といった問題が発生するためエピタキシャル層厚の減
少に限界が生じ高速化への障害となる。
層と金属電極間の多結晶シリコン膜より成る抵抗体を基
板に垂直な縦方向に長く配置している。この抵抗体を埋
込コレクタ層と金属電極間の引き出し領域として用いる
場合には低抵抗である必要があるが、縦方向に長い構造
では低抵抗化に障害となる。特に素子の微細化が進んだ
時点ではこの影響は特に大きくなる。次にこの抵抗体を
比較的高い抵抗値を有する抵抗として用いた場合、抵抗
体形成は多結晶シリコン膜中に不純物原子を上表面から
拡散してその濃度によって抵抗値を決定するが、多結晶
シリコン膜の一端は高濃度の埋込コレクタ層と接続され
ているためこの埋込コレクタ層から不純物原子が多結晶
シリコン膜よりなる抵抗体中へトランジスタ形成工程中
に拡散され、抵抗値を最終工程で制御することは困難と
なる。またバイポーラトランジスタの高速化には接合の
浅接合化が重要であり、エピタキシャル層の薄膜化もコ
レクタ抵抗低減などから高速化には不可欠である。とこ
ろが１μｍ以下の厚さの特に０．５μｍ厚以下のエピタ
キシャル層では抵抗体を縦方向に長く配置するには平面
上サイズが０．５μｍ以下となり上部電極とのコンタク
ト抵抗の増大コンタクト開口時の位置合せのマージン減
少といった問題が発生するためエピタキシャル層厚の減
少に限界が生じ高速化への障害となる。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
基板面に垂直な方向に配置され基板面に垂直な方向の長
さよりも基板面に水平な方向に長く形成されている抵抗
体を有している。またこの抵抗体はバイポーラトランジ
スタにおいて、埋込コレクタ領域と基板上表面の金属電
極間に配置され多結晶シリコン膜により形成されてい
る。
基板面に垂直な方向に配置され基板面に垂直な方向の長
さよりも基板面に水平な方向に長く形成されている抵抗
体を有している。またこの抵抗体はバイポーラトランジ
スタにおいて、埋込コレクタ領域と基板上表面の金属電
極間に配置され多結晶シリコン膜により形成されてい
る。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の半導体装置の断面図
である。
る。図１は本発明の第１の実施例の半導体装置の断面図
である。
【０００９】Ｐ型シリコン基体１上に素子分離用のＰ+
型埋込層２、高不純物濃度のＮ+ 型埋込コレクタ層３、
例えば０．９μｍ以下の深さのコレクタとなるＮ型エピ
タキシャル層４、Ｐ型ベース領域５、Ｎ型エミッタ領域
６、素子分離用の厚い絶縁膜７′、基板表面保護および
層間絶縁膜用としての絶縁膜７を有して構成されたバイ
ポーラトランジスタにおいて、埋込コレクタ層３と基板
表面の金属電極９と間が多結晶シリコン膜８からなる抵
抗体で接続され、この多結晶シリコン膜は基板面に垂直
な縦方向の長さすなわち埋込コレクタ３と金属電極９と
の間の寸法よりも基板面に水平な横方向の長さの方が長
くなるように形成されている。
型埋込層２、高不純物濃度のＮ+ 型埋込コレクタ層３、
例えば０．９μｍ以下の深さのコレクタとなるＮ型エピ
タキシャル層４、Ｐ型ベース領域５、Ｎ型エミッタ領域
６、素子分離用の厚い絶縁膜７′、基板表面保護および
層間絶縁膜用としての絶縁膜７を有して構成されたバイ
ポーラトランジスタにおいて、埋込コレクタ層３と基板
表面の金属電極９と間が多結晶シリコン膜８からなる抵
抗体で接続され、この多結晶シリコン膜は基板面に垂直
な縦方向の長さすなわち埋込コレクタ３と金属電極９と
の間の寸法よりも基板面に水平な横方向の長さの方が長
くなるように形成されている。
【００１０】図２は本発明の一実施例の平面図である。
埋込コレクタ層からの引き出し領域となる抵抗体８は幅
Ｗが例えば１μｍ長さＬが２μｍの形状で構成され、寸
法Ｗおよび寸法Ｌのいずれも抵抗体８の深さすなわち抵
抗長、例えば０．９μｍより長く形成されている。
埋込コレクタ層からの引き出し領域となる抵抗体８は幅
Ｗが例えば１μｍ長さＬが２μｍの形状で構成され、寸
法Ｗおよび寸法Ｌのいずれも抵抗体８の深さすなわち抵
抗長、例えば０．９μｍより長く形成されている。
【００１１】次に本発明の第１の実施例の製造方法を説
明する。抵抗体となる多結晶シリコン膜８の形成は、エ
ピタキシャル層４を成長前に所定の領域の埋込コレクタ
層３上に多結晶シリコン膜を例えば幅約２μｍ、長さ３
μｍの大きさに薄く形成した後エピタキシャル成長を行
い、エピタキシャル層４および多結晶シリコン膜８を約
０．９μｍ厚に形成し選択酸化法などの方法により絶縁
膜７′を形成し、抵抗体となる多結晶シリコン膜８を絶
縁膜７′で囲う。この後、多結晶シリコン膜８中に不純
物原子の拡散を行い抵抗体を形成する。このように埋込
コレクタ層３と金属電極９の間の多結晶シリコン膜８か
らなる抵抗体の形状を基板に垂直な縦方向の長さよりも
基板に水平な横方向の長さの方を長くすることにより、
従来例よりも容易に抵抗体の抵抗値を低減することが可
能であり、エピタキシャル成長層膜厚をリソグラフィ限
界以下の厚さにすることも可能である。
明する。抵抗体となる多結晶シリコン膜８の形成は、エ
ピタキシャル層４を成長前に所定の領域の埋込コレクタ
層３上に多結晶シリコン膜を例えば幅約２μｍ、長さ３
μｍの大きさに薄く形成した後エピタキシャル成長を行
い、エピタキシャル層４および多結晶シリコン膜８を約
０．９μｍ厚に形成し選択酸化法などの方法により絶縁
膜７′を形成し、抵抗体となる多結晶シリコン膜８を絶
縁膜７′で囲う。この後、多結晶シリコン膜８中に不純
物原子の拡散を行い抵抗体を形成する。このように埋込
コレクタ層３と金属電極９の間の多結晶シリコン膜８か
らなる抵抗体の形状を基板に垂直な縦方向の長さよりも
基板に水平な横方向の長さの方を長くすることにより、
従来例よりも容易に抵抗体の抵抗値を低減することが可
能であり、エピタキシャル成長層膜厚をリソグラフィ限
界以下の厚さにすることも可能である。
【００１２】次に本発明の第２の実施例について図３を
用いて説明する。Ｐ型シリコン基体１上に素子分離用の
Ｐ+ 型埋込層２および不純物濃度が約１０19ｃｍ-3のＮ
+ 型埋込コレクタ層３を形成した基板上に膜厚０．９μ
ｍで不純物濃度が約１０17ｃｍ-3のコレクタとなるＮ型
エピタキシャル層４をエピタキシャル成長法により堆積
する。その後、ベース，エミッタ形成領域以外のエピタ
キシャル層を選択的に酸化して厚い絶縁膜７′を形成す
る。次に不純物濃度が約１０18ｃｍ-3のＰ型ベース層５
をエピタキシャル層内に形成し、Ｐ型ベース層５内に不
純物濃度が約１０20ｃｍ-3のＮ型エミッタ層６を形成し
た後、コレクタ引き出し領域の絶縁膜７′の部分に埋込
コレクタ層３に達する開口を形成する。次に、この開口
を選択的に多結晶シリコン膜８で埋設し、例えばリン原
子を不純物としてイオン注入法などで添加し、９００℃
１０秒のランプアニールの熱処理により抵抗体８とす
る。その後、表面すなわち半導体基板表面に絶縁膜７を
形成し、そこに形成したコンタクトホールを通して各層
に接続する金属電極９を形成する。ここでは、抵抗体８
中のリン原子濃度をコントロールすることにより、例え
ば１００Ωから１００ｋΩまでの間のうちで所定の抵抗
値を得ることができる。
用いて説明する。Ｐ型シリコン基体１上に素子分離用の
Ｐ+ 型埋込層２および不純物濃度が約１０19ｃｍ-3のＮ
+ 型埋込コレクタ層３を形成した基板上に膜厚０．９μ
ｍで不純物濃度が約１０17ｃｍ-3のコレクタとなるＮ型
エピタキシャル層４をエピタキシャル成長法により堆積
する。その後、ベース，エミッタ形成領域以外のエピタ
キシャル層を選択的に酸化して厚い絶縁膜７′を形成す
る。次に不純物濃度が約１０18ｃｍ-3のＰ型ベース層５
をエピタキシャル層内に形成し、Ｐ型ベース層５内に不
純物濃度が約１０20ｃｍ-3のＮ型エミッタ層６を形成し
た後、コレクタ引き出し領域の絶縁膜７′の部分に埋込
コレクタ層３に達する開口を形成する。次に、この開口
を選択的に多結晶シリコン膜８で埋設し、例えばリン原
子を不純物としてイオン注入法などで添加し、９００℃
１０秒のランプアニールの熱処理により抵抗体８とす
る。その後、表面すなわち半導体基板表面に絶縁膜７を
形成し、そこに形成したコンタクトホールを通して各層
に接続する金属電極９を形成する。ここでは、抵抗体８
中のリン原子濃度をコントロールすることにより、例え
ば１００Ωから１００ｋΩまでの間のうちで所定の抵抗
値を得ることができる。
【００１３】先の第１の実施例では、エピタキシャル層
４の形成と同時に多結晶シリコン膜８を形成したため、
高温のエピタキサシャル成長時および後工程の熱処理に
よって高濃度の埋込コレクタ層３からＮ型不純物原子が
多結晶シリコン膜８中に拡散し、低抵抗のコレクタ引き
出し層として抵抗体を使用する場合には有効である。し
かし高抵抗の抵抗値として多結晶シリコン膜８を使用す
る場合には、抵抗値の制御が困難となる場合がある。こ
れに対してこの第２の実施例では高温長時間の熱処理が
ほぼ終了した後、比較的低温で短時間の熱処理のみによ
り抵抗体を形成することが可能であるため、所定の高抵
抗値の抵抗体を形成することが容易になる。また上記の
第２の実施例では抵抗体となる多結晶シリコン膜８を形
成した後にＮ型不純物原子を添加したが、多結晶シリコ
ン膜８を選択成長時にＮ型のヒ素原子あるいはリン原子
を添加したドープ多結晶シリコン膜を形成する方法を用
いてもよい。この場合は金属電極９と埋込コレクタ層３
と間の抵抗体の不純物濃度均一性が良く、この点による
抵抗値のコントロールが容易となる。
４の形成と同時に多結晶シリコン膜８を形成したため、
高温のエピタキサシャル成長時および後工程の熱処理に
よって高濃度の埋込コレクタ層３からＮ型不純物原子が
多結晶シリコン膜８中に拡散し、低抵抗のコレクタ引き
出し層として抵抗体を使用する場合には有効である。し
かし高抵抗の抵抗値として多結晶シリコン膜８を使用す
る場合には、抵抗値の制御が困難となる場合がある。こ
れに対してこの第２の実施例では高温長時間の熱処理が
ほぼ終了した後、比較的低温で短時間の熱処理のみによ
り抵抗体を形成することが可能であるため、所定の高抵
抗値の抵抗体を形成することが容易になる。また上記の
第２の実施例では抵抗体となる多結晶シリコン膜８を形
成した後にＮ型不純物原子を添加したが、多結晶シリコ
ン膜８を選択成長時にＮ型のヒ素原子あるいはリン原子
を添加したドープ多結晶シリコン膜を形成する方法を用
いてもよい。この場合は金属電極９と埋込コレクタ層３
と間の抵抗体の不純物濃度均一性が良く、この点による
抵抗値のコントロールが容易となる。
【００１４】
【発明の効果】以上説明したように本発明は、埋込コレ
クタ層を有するバイポーラトランジスタにおいて、埋込
コレクタ層から基板上の金属電極への引き出しを多結晶
シリコン膜の抵抗体で接続する際に、多結晶シリコン膜
の抵抗体を基板に垂直な縦方向の長さよりも基板に水平
な横方向の長さの長く形成したことにより抵抗体を引き
出し層とし、これにより従来の縦方向に長い場合より
も、同じリソグラフィ技術で低抵抗化が可能であるだけ
でなく、比較的高抵抗の抵抗体として使用した場合に
は、埋込層からの拡散を容易化に制御できるため抵抗値
を安定に形成できないという効果を有する。
クタ層を有するバイポーラトランジスタにおいて、埋込
コレクタ層から基板上の金属電極への引き出しを多結晶
シリコン膜の抵抗体で接続する際に、多結晶シリコン膜
の抵抗体を基板に垂直な縦方向の長さよりも基板に水平
な横方向の長さの長く形成したことにより抵抗体を引き
出し層とし、これにより従来の縦方向に長い場合より
も、同じリソグラフィ技術で低抵抗化が可能であるだけ
でなく、比較的高抵抗の抵抗体として使用した場合に
は、埋込層からの拡散を容易化に制御できるため抵抗値
を安定に形成できないという効果を有する。
【図１】本発明の第１の実施例を示す断面図である。
【図２】図１の平面図である。
【図３】本発明の第２の実施例を示す断面図である。
【図４】従来技術を示す断面図である。
【符号の説明】 １ シリコン基板 ２ Ｐ+ 型埋込層 ３ Ｎ+ 型埋込コレクタ層 ４ エピタキシャル層 ５ ベース層 ６ エミッタ層 ７，７′ 絶縁膜 ８ 多結晶シリコン膜 ９ 金属電極 １０ Ｐ型領域 １１ コレクタ引き出し層
Claims (4)
- 【請求項１】 半導体基体の上表面に形成された第１導
電型の埋込コレクタ領域と、前記埋込コレクタ領域上に
形成され該埋込コレクタ領域よりも低不純物濃度の第１
導電型のコレクタ領域と、前記コレクタ領域の上表面か
ら選択的に形成された第２導電型のベース領域と、前記
ベース領域内に形成された第１導電型のエミッタ領域と
を少くとも有するバイポーラ集積回路装置において、前
記埋込コレクタ領域に一端が接続され、他の一端が表面
の金属電極に接続され、かつ基板面に垂直な方向の長さ
が基板面に水平な方向の少くとも一辺より短く形成され
て成る抵抗体を有することを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
前記抵抗体の側壁が絶縁膜により囲まれていることを特
徴とする半導体装置。 - 【請求項３】 請求項１もしくは請求項２に記載の半導
体装置において、前記抵抗体が多結晶シリコン膜である
ことを特徴とする半導体装置。 - 【請求項４】 埋込コレクタ層および前記埋込コレクタ
層上にエピタキシャル層を有する半導体装置の製造方法
において、少くとも前記埋込コレクタ層上の電極引き出
し領域を含むエピタキシャル層を絶縁膜に変換する工程
と、前記絶縁膜に前記埋込コレクタ層に達する開口を形
成する工程と、前記開口を多結晶シリコン膜で埋設する
工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31449092A JPH06163830A (ja) | 1992-11-25 | 1992-11-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31449092A JPH06163830A (ja) | 1992-11-25 | 1992-11-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163830A true JPH06163830A (ja) | 1994-06-10 |
Family
ID=18053930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31449092A Pending JPH06163830A (ja) | 1992-11-25 | 1992-11-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163830A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222938A (ja) * | 2001-01-25 | 2002-08-09 | Rohm Co Ltd | 半導体装置 |
-
1992
- 1992-11-25 JP JP31449092A patent/JPH06163830A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222938A (ja) * | 2001-01-25 | 2002-08-09 | Rohm Co Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990601 |