JP2751336B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にLDD(Lig
htly Doped Drain)構造を有する半導体装置の製造方法
に関する。
htly Doped Drain)構造を有する半導体装置の製造方法
に関する。
従来のLDD構造を有するMOSトランジスタの製造方法を
第3図(a)乃至(d)を用いて説明する。なおここで
説明するLDD構造とは、ゲート電極が、ソース・ドレイ
ン部の高濃度拡散層に隣接した低濃度拡散層を覆う構造
を意味する。この構造は、低濃度拡散層がゲート電極の
外側に位置する構造よりもホットキャリアによる特性劣
化が少ない事が知られている。
第3図(a)乃至(d)を用いて説明する。なおここで
説明するLDD構造とは、ゲート電極が、ソース・ドレイ
ン部の高濃度拡散層に隣接した低濃度拡散層を覆う構造
を意味する。この構造は、低濃度拡散層がゲート電極の
外側に位置する構造よりもホットキャリアによる特性劣
化が少ない事が知られている。
まず第3図(a)に示すようにP型半導体基板1に素
子分離酸化膜2を形成する。次にゲート酸化膜6を介し
て多結晶シリコン7,酸化膜15を堆積する。次に第3図
(b)に示すように、所定の形状にフォトレジスト16を
形成し、これをマスクとして酸化膜15をエッチングし、
次にフォトレジスト16を除去後、酸化膜15をマスクとし
て多結晶シリコン7を、その膜厚の約半分まで異方性エ
ッチングする。次にリンを低ドーズ量でイオン注入す
る。この時、多結晶シリコン7をエッチングした領域下
の半導体基板にはリンが到達し、一方エッチングしなか
った領域下の半導体基板にはリンが到達しないように多
結晶シリコンのエッチング量及びリンの注入エネルギー
量を決めておく。次に第3図(c)に示すように、酸化
膜を堆積し異方性エッチングにより、多結晶シリコン7
の段差部にのみ酸化膜のスペーサー7をのこす。酸化膜
15および酸化膜のスペーサー17をマスクとして多結晶シ
リコン7およびその下のゲート酸化膜6をエッチングす
る。次に多結晶シリコン7とこれをおおっている酸化膜
15,酸化膜のスペーサー17をマスクとして半導体基板に
ヒ素を高ドーズ量でイオン注入する。次に第3図(d)
に示すように、熱処理を施すと不純物が活性化し、N型
低濃度拡散層5,N型高濃度拡散層8が形成される。次に
酸化膜18を堆積し、N型高濃度拡散層8にコンタクト孔
を開け、アルミ電極10を形成し、ソース,ドレインの電
極とする。
子分離酸化膜2を形成する。次にゲート酸化膜6を介し
て多結晶シリコン7,酸化膜15を堆積する。次に第3図
(b)に示すように、所定の形状にフォトレジスト16を
形成し、これをマスクとして酸化膜15をエッチングし、
次にフォトレジスト16を除去後、酸化膜15をマスクとし
て多結晶シリコン7を、その膜厚の約半分まで異方性エ
ッチングする。次にリンを低ドーズ量でイオン注入す
る。この時、多結晶シリコン7をエッチングした領域下
の半導体基板にはリンが到達し、一方エッチングしなか
った領域下の半導体基板にはリンが到達しないように多
結晶シリコンのエッチング量及びリンの注入エネルギー
量を決めておく。次に第3図(c)に示すように、酸化
膜を堆積し異方性エッチングにより、多結晶シリコン7
の段差部にのみ酸化膜のスペーサー7をのこす。酸化膜
15および酸化膜のスペーサー17をマスクとして多結晶シ
リコン7およびその下のゲート酸化膜6をエッチングす
る。次に多結晶シリコン7とこれをおおっている酸化膜
15,酸化膜のスペーサー17をマスクとして半導体基板に
ヒ素を高ドーズ量でイオン注入する。次に第3図(d)
に示すように、熱処理を施すと不純物が活性化し、N型
低濃度拡散層5,N型高濃度拡散層8が形成される。次に
酸化膜18を堆積し、N型高濃度拡散層8にコンタクト孔
を開け、アルミ電極10を形成し、ソース,ドレインの電
極とする。
上述した従来のLDD構造を有するMOSトランジスタの製
造方法には以下に示す欠点がある。まず、第3図(d)
に示すような多結晶シリコン7を途中までエッチングし
て残膜厚を制御する工程は、多結晶シリコンの堆積膜厚
のバラツキ、およびエッチング速度のバラツキにより非
常に困難である。この残膜厚のバラツキにより、基板に
注入されるリン・イオンの量が変動し、従って低濃度拡
散層の濃度が変動し安定したトランジスタ特性が得られ
なくなる。また多結晶シリコン7上の酸化膜15の膜厚の
わずかなバラツキに於ても表面の反射率が大きく変動
し、フォトレジスト16の寸法が大きく変動することが知
られている。さらに酸化膜のスペーサー17の巾は、スペ
ーサー用の酸化膜成長時の膜厚により決まるが、この膜
厚のバラツキも無視できない。以上の要因により、ゲー
ト電極の精度良い形成が困難である。更にゲート電極の
肩の部分がけずってある分だけゲート電極の断面積が小
さくなり、抵抗が高くなるという問題点もある。以上述
べた様に従来の技術は、微細寸法のMOSトランジスタの
製造方法としては多くの問題点を有している。
造方法には以下に示す欠点がある。まず、第3図(d)
に示すような多結晶シリコン7を途中までエッチングし
て残膜厚を制御する工程は、多結晶シリコンの堆積膜厚
のバラツキ、およびエッチング速度のバラツキにより非
常に困難である。この残膜厚のバラツキにより、基板に
注入されるリン・イオンの量が変動し、従って低濃度拡
散層の濃度が変動し安定したトランジスタ特性が得られ
なくなる。また多結晶シリコン7上の酸化膜15の膜厚の
わずかなバラツキに於ても表面の反射率が大きく変動
し、フォトレジスト16の寸法が大きく変動することが知
られている。さらに酸化膜のスペーサー17の巾は、スペ
ーサー用の酸化膜成長時の膜厚により決まるが、この膜
厚のバラツキも無視できない。以上の要因により、ゲー
ト電極の精度良い形成が困難である。更にゲート電極の
肩の部分がけずってある分だけゲート電極の断面積が小
さくなり、抵抗が高くなるという問題点もある。以上述
べた様に従来の技術は、微細寸法のMOSトランジスタの
製造方法としては多くの問題点を有している。
本発明の目的は、拡散層の濃度制御性が良く、微細寸
法のMOSトランジスタが製造可能な半導体装置の製造方
法を提供することにある。
法のMOSトランジスタが製造可能な半導体装置の製造方
法を提供することにある。
本発明の半導体装置の製造方法は、一導電型の半導体
基板上に高融点金属層及び第1の絶縁膜を形成する工程
と、前記高融点金属層及び第1の絶縁膜に前記一導電型
の半導体基板に達する開孔部を形成する工程と、前記開
孔部を含む基板上に第2の絶縁膜を形成する工程と、前
記第2の絶縁膜状に逆導電型の不純物を含む不純物層を
形成する工程と、前記不純物層を前記開孔部の側壁部に
残存させスペーサを形成する工程と、前記スペーサから
逆導電型の不純物を前記半導体基板内に拡散させ低濃度
逆導電型拡散領域を形成する工程と、前記スペーサを除
去した後に前記開孔部上にゲート絶縁膜及びゲート電極
を形成する工程と、基板上に第3の絶縁膜を形成する工
程と、前記高融点金属層に達するコンタクト孔を形成す
る工程と、前記コンタクト孔を通して前記高融点金属層
に逆導電型の不純物を注入する工程と、前記高融点金属
層から逆導電型の不純物を前記半導体基板に拡散し高濃
度逆導電型拡散領域を形成する工程とを含むことを特徴
とする。
基板上に高融点金属層及び第1の絶縁膜を形成する工程
と、前記高融点金属層及び第1の絶縁膜に前記一導電型
の半導体基板に達する開孔部を形成する工程と、前記開
孔部を含む基板上に第2の絶縁膜を形成する工程と、前
記第2の絶縁膜状に逆導電型の不純物を含む不純物層を
形成する工程と、前記不純物層を前記開孔部の側壁部に
残存させスペーサを形成する工程と、前記スペーサから
逆導電型の不純物を前記半導体基板内に拡散させ低濃度
逆導電型拡散領域を形成する工程と、前記スペーサを除
去した後に前記開孔部上にゲート絶縁膜及びゲート電極
を形成する工程と、基板上に第3の絶縁膜を形成する工
程と、前記高融点金属層に達するコンタクト孔を形成す
る工程と、前記コンタクト孔を通して前記高融点金属層
に逆導電型の不純物を注入する工程と、前記高融点金属
層から逆導電型の不純物を前記半導体基板に拡散し高濃
度逆導電型拡散領域を形成する工程とを含むことを特徴
とする。
次に、本発明について図面を参照して説明する。
第1図(a)乃至(h)は本発明の第1の実施例を説
明するための工程順に示した半導体チップの断面図であ
る。まず第1図(a)に示すように、P型半導体基板1
に素子分離シリコン酸化膜2を形成する。次に第1図
(b)に示すように基板上に酸化膜3を例えば、CVD方
により約5000Å堆積した後に、ゲート電極形成領域に開
孔部を有するフォトレジストをマスクとして、酸化膜3
を異方性エッチングする事により開孔部を形成する。次
に第1図(c)に示すようにCVD法によりPSG膜を例えば
1500Å形成した後、第1図(d)に示すようにこのPSG
膜4を異方性エッチングすることにより酸化膜3の側壁
部にのみ巾が約1000ÅのPSG膜を形成する。次に窒素雰
囲気中で約850℃の熱処理を数分間行う事により、PSG膜
からリンを半導体基板1に拡散させ、N型低濃度拡散層
5を形成する。次に第1図(e)に示すようにPSG膜4
を除去した後、開孔部の半導体基板上にゲート酸化膜6
を形成する。次にゲート電極材料である多結晶シリコン
7を約5000Å堆積する。次にレジスト8を塗布し、表面
を平坦化する。次に第1図(f)に示すようにレジスト
8と多結晶シリコン7のエッチング速度が等しい条件で
エッチバックすることにより開孔部にのみ多結晶シリコ
ン7を残す。第1図(g)に示すように、酸化膜3を除
去し多結晶シリコンをマスクとして半導体基板1にヒ素
を高濃度に例えば5×1015cm-2イオン注入する。活性化
のための熱処理を施すと、N型低濃度拡散層5に隣接し
て、N型高濃度拡散層8が形成される。次に第1図
(h)に示すように絶縁膜として例えばシリコン酸化膜
9を堆積し、N型高濃度拡散層8上にコンタクト孔を開
孔し、アルミ電極10を形成し、ソース・ドレインの電極
とする。
明するための工程順に示した半導体チップの断面図であ
る。まず第1図(a)に示すように、P型半導体基板1
に素子分離シリコン酸化膜2を形成する。次に第1図
(b)に示すように基板上に酸化膜3を例えば、CVD方
により約5000Å堆積した後に、ゲート電極形成領域に開
孔部を有するフォトレジストをマスクとして、酸化膜3
を異方性エッチングする事により開孔部を形成する。次
に第1図(c)に示すようにCVD法によりPSG膜を例えば
1500Å形成した後、第1図(d)に示すようにこのPSG
膜4を異方性エッチングすることにより酸化膜3の側壁
部にのみ巾が約1000ÅのPSG膜を形成する。次に窒素雰
囲気中で約850℃の熱処理を数分間行う事により、PSG膜
からリンを半導体基板1に拡散させ、N型低濃度拡散層
5を形成する。次に第1図(e)に示すようにPSG膜4
を除去した後、開孔部の半導体基板上にゲート酸化膜6
を形成する。次にゲート電極材料である多結晶シリコン
7を約5000Å堆積する。次にレジスト8を塗布し、表面
を平坦化する。次に第1図(f)に示すようにレジスト
8と多結晶シリコン7のエッチング速度が等しい条件で
エッチバックすることにより開孔部にのみ多結晶シリコ
ン7を残す。第1図(g)に示すように、酸化膜3を除
去し多結晶シリコンをマスクとして半導体基板1にヒ素
を高濃度に例えば5×1015cm-2イオン注入する。活性化
のための熱処理を施すと、N型低濃度拡散層5に隣接し
て、N型高濃度拡散層8が形成される。次に第1図
(h)に示すように絶縁膜として例えばシリコン酸化膜
9を堆積し、N型高濃度拡散層8上にコンタクト孔を開
孔し、アルミ電極10を形成し、ソース・ドレインの電極
とする。
上記の実施例に於ては、PSG膜のリン濃度と、その後
の熱処理条件の制御が比較的容易な要因であるため、低
濃度拡散層の濃度の安定した形成が可能であり、安定し
たトランジスタ特性が実現できる。またゲート電極の寸
法が基板上に開けた酸化膜3の開孔部の大きさに自己整
合的に決まるため、寸法の制御性が従来例に比べて優れ
ているという利点を有する。
の熱処理条件の制御が比較的容易な要因であるため、低
濃度拡散層の濃度の安定した形成が可能であり、安定し
たトランジスタ特性が実現できる。またゲート電極の寸
法が基板上に開けた酸化膜3の開孔部の大きさに自己整
合的に決まるため、寸法の制御性が従来例に比べて優れ
ているという利点を有する。
第2図(a)乃至(j)は本発明の第2の実施例を説
明するための工程順に示した半導体チップの断面図であ
る。第2図(a)に示すように、P型半導体基板1に素
子分離酸化膜2を形成する。次に第2図(b)に示すよ
うにゲート電極形成領域に開孔部を有する、約1000Åの
タングステン,チタン,モリブデン等の高融点金属11、
約4000Åの酸化膜12からなる膜を形成する。次に第2図
(c)に示すように、約1000Åの酸化膜13を開孔部を含
む基板全面にCVD法により形成する。酸化膜13に異方性
エッチングを施し、開孔部の側壁に沿って酸化膜のスペ
ーサーを残す。このスペーサーは後で形成するゲート電
極と、高融点金属11を絶縁するために使用する。なお、
第2図(d)では、このスペーサーと酸化膜12は一体に
描いてある。次に第2図(e)に示すように、PSG膜4
を約1500Åに形成し、これをエッチバックして半導体基
板上の開孔部の側壁に沿って巾が約1000ÅのPSG膜4を
形成する。次に第2図(f)に示すように、窒素雰囲気
中で850℃の熱処理を数分行う事によりPSG膜からリンを
半導体基板に拡散させ、N型低濃度拡散層5を形成す
る。次に第2図(g)に示すようにPSG膜を除去した
後、開孔部の半導体基板上にゲート酸化膜を介してゲー
ト電極である多結晶シリコン7を形成する。なお多結晶
シリコン7の形成方法は第1の実施例と同様であるため
省略する。次に高融点金属11及びこの上の酸化膜12のう
ち、ソース・ドレイン拡散層との接触をとるために使用
する領域を除いてエッチング除去する。次に第2図
(h)に示すように層間絶縁膜として酸化膜14を約5000
Å形成する。次にソース・ドレイン拡散層に接続する高
融点金属上にコンタクト孔を開孔し、このコンタクト孔
を通じヒ素を高濃度に例えば1×1016cm-2イオン注入す
る。次に第2図(i)に示すように、窒素処理を例えば
850℃で数分行うと、高融点金属に注入されたヒ素は半
導体基板との接触面を通じて基板内に拡散し、N型高濃
度拡散層8が形成される。ここで高融点金属中における
ヒ素の拡散係数は半導体中における値の数百倍と大きい
ため、半導体基板へのヒ素の拡散は均一に行われる。以
上により、N型低濃度拡散層5に隣接してN型高濃度拡
散層8が形成される。更に、コンタクト部にアルミ電極
10を形成し、ソース・ドレイン電極とする。
明するための工程順に示した半導体チップの断面図であ
る。第2図(a)に示すように、P型半導体基板1に素
子分離酸化膜2を形成する。次に第2図(b)に示すよ
うにゲート電極形成領域に開孔部を有する、約1000Åの
タングステン,チタン,モリブデン等の高融点金属11、
約4000Åの酸化膜12からなる膜を形成する。次に第2図
(c)に示すように、約1000Åの酸化膜13を開孔部を含
む基板全面にCVD法により形成する。酸化膜13に異方性
エッチングを施し、開孔部の側壁に沿って酸化膜のスペ
ーサーを残す。このスペーサーは後で形成するゲート電
極と、高融点金属11を絶縁するために使用する。なお、
第2図(d)では、このスペーサーと酸化膜12は一体に
描いてある。次に第2図(e)に示すように、PSG膜4
を約1500Åに形成し、これをエッチバックして半導体基
板上の開孔部の側壁に沿って巾が約1000ÅのPSG膜4を
形成する。次に第2図(f)に示すように、窒素雰囲気
中で850℃の熱処理を数分行う事によりPSG膜からリンを
半導体基板に拡散させ、N型低濃度拡散層5を形成す
る。次に第2図(g)に示すようにPSG膜を除去した
後、開孔部の半導体基板上にゲート酸化膜を介してゲー
ト電極である多結晶シリコン7を形成する。なお多結晶
シリコン7の形成方法は第1の実施例と同様であるため
省略する。次に高融点金属11及びこの上の酸化膜12のう
ち、ソース・ドレイン拡散層との接触をとるために使用
する領域を除いてエッチング除去する。次に第2図
(h)に示すように層間絶縁膜として酸化膜14を約5000
Å形成する。次にソース・ドレイン拡散層に接続する高
融点金属上にコンタクト孔を開孔し、このコンタクト孔
を通じヒ素を高濃度に例えば1×1016cm-2イオン注入す
る。次に第2図(i)に示すように、窒素処理を例えば
850℃で数分行うと、高融点金属に注入されたヒ素は半
導体基板との接触面を通じて基板内に拡散し、N型高濃
度拡散層8が形成される。ここで高融点金属中における
ヒ素の拡散係数は半導体中における値の数百倍と大きい
ため、半導体基板へのヒ素の拡散は均一に行われる。以
上により、N型低濃度拡散層5に隣接してN型高濃度拡
散層8が形成される。更に、コンタクト部にアルミ電極
10を形成し、ソース・ドレイン電極とする。
上記の第2の実施例に於ては、ソース・ドレイン部の
コンタクトは高融点金属上に開口すればよく、従ってソ
ース・ドレインの拡散層の面積は、かなり小さくするこ
とが可能である。このため拡散層容量が大巾に低減で
き、高速動作が可能になるという利点がある。またソー
ス・ドレイン部をおおう高融点金属の抵抗が低いためト
ランジスタの寄生抵抗が小さく、N型高濃度拡散層の濃
度及び深さを小さくすることが可能である。これは本実
施例に於ては短チャネルトランジスタの実現がより容易
になるということを意味する。また、高融点金属11は、
ソース・ドレイン拡散層部だけでなく素子分離酸化膜2
上に於ける配線としても使用可能であり回路構成上の自
由度が増すという利点も有する。
コンタクトは高融点金属上に開口すればよく、従ってソ
ース・ドレインの拡散層の面積は、かなり小さくするこ
とが可能である。このため拡散層容量が大巾に低減で
き、高速動作が可能になるという利点がある。またソー
ス・ドレイン部をおおう高融点金属の抵抗が低いためト
ランジスタの寄生抵抗が小さく、N型高濃度拡散層の濃
度及び深さを小さくすることが可能である。これは本実
施例に於ては短チャネルトランジスタの実現がより容易
になるということを意味する。また、高融点金属11は、
ソース・ドレイン拡散層部だけでなく素子分離酸化膜2
上に於ける配線としても使用可能であり回路構成上の自
由度が増すという利点も有する。
以上説明したように本発明は、ゲート電極の寸法再現
性が良く、微細MOSトランジスタの製造方法として適し
ている。またトランジスタの信頼性に大きな影響を与え
るソース・ドレイン部の低濃度拡散層の濃度の制御性が
良いという効果も有するばかりでなく、高濃度拡散層の
面積を大巾に低減できるため、拡散層容量及びソース・
ドレイン寄生抵抗が小さくでき、トランジスタの高速動
作が可能になるという効果もある。さらに、高濃度拡散
層の濃度,深さを小さくすることが可能なため、短チャ
ンネルトランジスタに適した製造方法である。
性が良く、微細MOSトランジスタの製造方法として適し
ている。またトランジスタの信頼性に大きな影響を与え
るソース・ドレイン部の低濃度拡散層の濃度の制御性が
良いという効果も有するばかりでなく、高濃度拡散層の
面積を大巾に低減できるため、拡散層容量及びソース・
ドレイン寄生抵抗が小さくでき、トランジスタの高速動
作が可能になるという効果もある。さらに、高濃度拡散
層の濃度,深さを小さくすることが可能なため、短チャ
ンネルトランジスタに適した製造方法である。
第1図(a)乃至(h)は本発明の第1の実施例を説明
するための工程順に示した半導体チップの断面図、第2
図(a)乃至(i)は第2の実施例を説明するための工
程順に示した半導体チップの断面図、第3図(a)乃至
(d)は従来の製造方法を説明するための工程順に示し
た半導体チップの断面である。 1……P型半導体基板、2……素子分離酸化膜、3……
酸化膜、4……PSG膜、5……N型低濃度拡散層、6…
…ゲート酸化膜、7……多結晶シリコン、8……N型高
濃度拡散層、9……酸化膜、10……アルミ電極、11……
高融点金属、12乃至15……酸化膜、16……フォトレジス
ト、17……酸化膜のスペーサー、18……酸化膜。
するための工程順に示した半導体チップの断面図、第2
図(a)乃至(i)は第2の実施例を説明するための工
程順に示した半導体チップの断面図、第3図(a)乃至
(d)は従来の製造方法を説明するための工程順に示し
た半導体チップの断面である。 1……P型半導体基板、2……素子分離酸化膜、3……
酸化膜、4……PSG膜、5……N型低濃度拡散層、6…
…ゲート酸化膜、7……多結晶シリコン、8……N型高
濃度拡散層、9……酸化膜、10……アルミ電極、11……
高融点金属、12乃至15……酸化膜、16……フォトレジス
ト、17……酸化膜のスペーサー、18……酸化膜。
Claims (1)
- 【請求項1】一導電型の半導体基板上に高融点金属層及
び第1の絶縁膜を形成する工程と、前記高融点金属層及
び第1の絶縁膜に前記一導電型の半導体基板に達する開
孔部を形成する工程と、前記開孔部を含む基板上に第2
の絶縁膜を形成する工程と、前記第2の絶縁膜状に逆導
電型の不純物を含む不純物層を形成する工程と、前記不
純物層を前記開孔部の側壁部に残存させスペーサを形成
する工程と、前記スペーサから逆導電型の不純物を前記
半導体基板内に拡散させ低濃度逆導電型拡散領域を形成
する工程と、前記スペーサを除去した後に前記開孔部上
にゲート絶縁膜及びゲート電極を形成する工程と、基板
上に第3の絶縁膜を形成する工程と、前記高融点金属層
に達するコンタクト孔を形成する工程と、前記コンタク
ト孔を通して前記高融点金属層に逆導電型の不純物を注
入する工程と、前記高融点金属層から逆導電型の不純物
を前記半導体基板に拡散し高濃度逆導電型拡散領域を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1052342A JP2751336B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1052342A JP2751336B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02231729A JPH02231729A (ja) | 1990-09-13 |
JP2751336B2 true JP2751336B2 (ja) | 1998-05-18 |
Family
ID=12912128
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1052342A Expired - Lifetime JP2751336B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2751336B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100511907B1 (ko) * | 1999-12-22 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6430270A (en) * | 1987-07-24 | 1989-02-01 | Fujitsu Ltd | Manufacture of insulated-gate semiconductor device |
-
1989
- 1989-03-03 JP JP1052342A patent/JP2751336B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02231729A (ja) | 1990-09-13 |
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