JP2765031B2 - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JP2765031B2 JP2765031B2 JP1088400A JP8840089A JP2765031B2 JP 2765031 B2 JP2765031 B2 JP 2765031B2 JP 1088400 A JP1088400 A JP 1088400A JP 8840089 A JP8840089 A JP 8840089A JP 2765031 B2 JP2765031 B2 JP 2765031B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、MIS型半導体装置の製造方法に関し、特
に、微細化に適したMIS型半導体装置の製造方法に関す
る。
に、微細化に適したMIS型半導体装置の製造方法に関す
る。
［従来の技術］ 従来の微細化したMOSトランジスタの製造方法につい
て、第８図（ａ）〜（ｄ）を参照して説明する。
て、第８図（ａ）〜（ｄ）を参照して説明する。
まず、第８図（ａ）に示すように、Ｐ型半導体基板１
の表面に素子形成領域を区画するフィールド絶縁膜２を
形成し、素子形成領域表面にゲート絶縁膜３を介してゲ
ート電極７を設ける。次に、ゲート電極７およびフィー
ルド絶縁膜２をマスクとしてＮ型不純物を低ドーズ量で
イオン注入し、基板表面に低濃度Ｎ型拡散領域９を形成
する。次に、第８図（ｂ）に示すように、全面にCVD法
でシリコン酸化膜19を堆積する。
の表面に素子形成領域を区画するフィールド絶縁膜２を
形成し、素子形成領域表面にゲート絶縁膜３を介してゲ
ート電極７を設ける。次に、ゲート電極７およびフィー
ルド絶縁膜２をマスクとしてＮ型不純物を低ドーズ量で
イオン注入し、基板表面に低濃度Ｎ型拡散領域９を形成
する。次に、第８図（ｂ）に示すように、全面にCVD法
でシリコン酸化膜19を堆積する。
続いて、第８図（ｃ）に示すように、異方性エッチン
グ法によりゲート電極７の側壁にのみシリコン酸化膜の
スペーサ20を残す。この後、ゲート電極７とスペーサ20
をマスクとして、基板表面に不純物を高ドーズ量でイオ
ン注入し、高濃度Ｎ型拡散領域13を形成する。次に、第
８図（ｄ）に示すように、素子表面に層間絶縁膜として
シリコン酸化膜14を堆積し、コンタクト孔を開孔し、ア
ルミニウム配線15を形成する。
グ法によりゲート電極７の側壁にのみシリコン酸化膜の
スペーサ20を残す。この後、ゲート電極７とスペーサ20
をマスクとして、基板表面に不純物を高ドーズ量でイオ
ン注入し、高濃度Ｎ型拡散領域13を形成する。次に、第
８図（ｄ）に示すように、素子表面に層間絶縁膜として
シリコン酸化膜14を堆積し、コンタクト孔を開孔し、ア
ルミニウム配線15を形成する。
［発明が解決しようとする問題点］ 上述した従来の半導体装置の製造方法では、第８図
（ｄ）に示したように、ソース・ドレインのコンタクト
は高濃度Ｎ型拡散層上に開孔するが、このときアルミニ
ウム配線15と基板１とのリーク防止のためには、コンタ
クト孔とフィールド絶縁膜２との距離を確保する必要が
ある。またアルミニウム配線15とゲート電極７とのショ
ート防止のために、コンタクト孔とゲート電極７との距
離を確保する必要がある。さらに、コンタクト孔は量産
時におけるフォトリソグラフ技術の限界ががあって一定
以下の寸法とすることはできない。これらの理由により
高濃度Ｎ型拡散領域13のチャネル方向の寸法は、ある値
以下に微細化することはできない。従って、ゲート長を
微細化しても、素子全体の面積の低減はあまり期待でき
ない。
（ｄ）に示したように、ソース・ドレインのコンタクト
は高濃度Ｎ型拡散層上に開孔するが、このときアルミニ
ウム配線15と基板１とのリーク防止のためには、コンタ
クト孔とフィールド絶縁膜２との距離を確保する必要が
ある。またアルミニウム配線15とゲート電極７とのショ
ート防止のために、コンタクト孔とゲート電極７との距
離を確保する必要がある。さらに、コンタクト孔は量産
時におけるフォトリソグラフ技術の限界ががあって一定
以下の寸法とすることはできない。これらの理由により
高濃度Ｎ型拡散領域13のチャネル方向の寸法は、ある値
以下に微細化することはできない。従って、ゲート長を
微細化しても、素子全体の面積の低減はあまり期待でき
ない。
さらに、アルミニウム電極15はアルミニウムアロイス
パイクの発生によって基板と短絡する恐れがあるので、
拡散領域13の拡散深さをあまり浅くすることはできな
い。したがって、従来のソース・ドレイン領域の体積は
一定以下にすることができず、そのため拡散層の容量が
大きくなり、素子の高速動作が阻害された。
パイクの発生によって基板と短絡する恐れがあるので、
拡散領域13の拡散深さをあまり浅くすることはできな
い。したがって、従来のソース・ドレイン領域の体積は
一定以下にすることができず、そのため拡散層の容量が
大きくなり、素子の高速動作が阻害された。
また、コンタクト孔からチャネル領域までの間の寄生
抵抗は、前述したようにゲート電極とコンタクト孔との
距離を一定以上確保しなければならないことから、一定
以下に低減させることができない。このため、ゲート電
極の微細化が進むにつれてチャネル抵抗に対する寄生抵
抗の割合が増大し、ゲート電極の微細化による駆動電流
の増加があまり見込めない。
抵抗は、前述したようにゲート電極とコンタクト孔との
距離を一定以上確保しなければならないことから、一定
以下に低減させることができない。このため、ゲート電
極の微細化が進むにつれてチャネル抵抗に対する寄生抵
抗の割合が増大し、ゲート電極の微細化による駆動電流
の増加があまり見込めない。
以上のように、従来技術では、線幅あるいはコンタク
ト孔の孔径を微細化しても素子寸法はそれほど低減でき
ず、また容量および寄生抵抗を減少できないことから、
動作速度の高速化が実現できず、微細化のメリットを十
分に生かせなかった。
ト孔の孔径を微細化しても素子寸法はそれほど低減でき
ず、また容量および寄生抵抗を減少できないことから、
動作速度の高速化が実現できず、微細化のメリットを十
分に生かせなかった。
［問題点を解決するための手段］ 本発明のMIS型半導体装置の製造方法は、第１導電型
の半導体基板上に開孔部を有する絶縁膜を形成する工程
と、前記開孔部にゲート絶縁膜を形成する工程と、全面
に多結晶シリコン層を形成する工程と、前記絶縁膜の開
孔部にできる前記多結晶シリコン層の凹部部分のみを残
して他の多結晶シリコン層を除去することによりゲート
電極を形成する工程と、前記絶縁膜の側壁および前記ゲ
ート電極の側壁に絶縁膜のスペーサを形成する工程と、
高融点金属層または高融点金属のシリサイド層を形成し
第２導電型の不純物を導入する工程と、前記高融点金属
層または高融点金属のシリサイド層を所定の形状にパタ
ーニングしてソース・ドレイン領域の引き出し電極を形
成する工程と、熱処理を施し前記高融点金属層または高
融点金属のシリサイド層中に導入した第２導電型の不純
物を前記半導体基板中に拡散させソース・ドレイン領域
を形成する工程と、を有し、前記開孔部の前記ゲート電
極に覆われず、かつ、ソース・ドレイン領域とはならな
い半導体基板の領域に対し、ソース領域−ドレイン領域
間を分離する処理が加えられることを特徴としている。
の半導体基板上に開孔部を有する絶縁膜を形成する工程
と、前記開孔部にゲート絶縁膜を形成する工程と、全面
に多結晶シリコン層を形成する工程と、前記絶縁膜の開
孔部にできる前記多結晶シリコン層の凹部部分のみを残
して他の多結晶シリコン層を除去することによりゲート
電極を形成する工程と、前記絶縁膜の側壁および前記ゲ
ート電極の側壁に絶縁膜のスペーサを形成する工程と、
高融点金属層または高融点金属のシリサイド層を形成し
第２導電型の不純物を導入する工程と、前記高融点金属
層または高融点金属のシリサイド層を所定の形状にパタ
ーニングしてソース・ドレイン領域の引き出し電極を形
成する工程と、熱処理を施し前記高融点金属層または高
融点金属のシリサイド層中に導入した第２導電型の不純
物を前記半導体基板中に拡散させソース・ドレイン領域
を形成する工程と、を有し、前記開孔部の前記ゲート電
極に覆われず、かつ、ソース・ドレイン領域とはならな
い半導体基板の領域に対し、ソース領域−ドレイン領域
間を分離する処理が加えられることを特徴としている。
［実施例］ 次に、本発明の実施例について、図面を参照して説明
する。
する。
第１図（ａ）〜（ｊ）は、本発明の第１実施例の工程
順を示す半導体装置の縦断面図である。まず、第１図
（ａ）に示すように、Ｐ型半導体基板１の表面にシリコ
ン酸化膜を4000Å堆積し、素子形成領域のシリコン酸化
膜を除去し、残りをフィールド酸化膜２とする。次に、
第１図（ｂ）に示すように、半導体基板１にゲート酸化
膜３を熱酸化法により膜厚200Åに形成した後に、多結
晶シリコン４を4000Å、シリコン酸化膜５を1000Å、順
次堆積する。次いで、第１図（ｃ）に示すように、平坦
化のためにレジスト６を塗布形成する。次に、第１図
（ｄ）に示すようにレジスト６をエッチバックし、多結
晶シリコン４およびシリコン酸化膜５の凹部の底部にの
みレジスト６を残す。続いて、凹部の底部に残ったレジ
スト６をマスクとして、シリコン酸化膜５、多結晶シリ
コン４を異方性エッチングする。レジストを除去する
と、第１図（ｅ）に示すように、半導体基板上の開孔部
内のほぼ中央にゲート電極７が形成される。ゲート電極
７上にはシリコン酸化膜８が載置されている。次いで、
ゲート電極７をマスクとして半導体基板１にリンを１×
1013cm-2イオン注入する。これによって、半導体基板１
に低温度Ｎ型拡散領域９が形成される。次に、第１図
（ｆ）に示すように、シリコン酸化膜10をCVD法により1
500Å堆積し、これを異方性エッチングによりエッチバ
ックすることにより、第１図（ｇ）に示すように、ゲー
ト電極７の側壁およびフィールド酸化膜２の側壁にシリ
コン酸化膜のスペーサ11を形成する。次に、第１図
（ｈ）に示すように、シリサイド層12例えばタングステ
ンシリサイド層をスパッタ法により1000Å堆積する。次
に、シリサイド層12中にヒ素を５×1015cm-2イオン注入
する。次に、第１図（ｉ）に示すように、低濃度Ｎ型拡
散領域９を覆ってフィールド酸化膜２上に伸びるように
シリサイド層12をエッチングする。この後に熱処理を例
えば850℃で10分間行うことにより、シリサイド中のヒ
素を半導体基板中に拡散させ高濃度Ｎ型拡散領域13を形
成する。高濃度Ｎ型拡散領域13は、周囲を低濃度Ｎ型拡
散領域９に囲まれている。高濃度Ｎ型拡散領域13および
低濃度Ｎ型拡散領域９がソースまたはドレイン領域とな
る。
順を示す半導体装置の縦断面図である。まず、第１図
（ａ）に示すように、Ｐ型半導体基板１の表面にシリコ
ン酸化膜を4000Å堆積し、素子形成領域のシリコン酸化
膜を除去し、残りをフィールド酸化膜２とする。次に、
第１図（ｂ）に示すように、半導体基板１にゲート酸化
膜３を熱酸化法により膜厚200Åに形成した後に、多結
晶シリコン４を4000Å、シリコン酸化膜５を1000Å、順
次堆積する。次いで、第１図（ｃ）に示すように、平坦
化のためにレジスト６を塗布形成する。次に、第１図
（ｄ）に示すようにレジスト６をエッチバックし、多結
晶シリコン４およびシリコン酸化膜５の凹部の底部にの
みレジスト６を残す。続いて、凹部の底部に残ったレジ
スト６をマスクとして、シリコン酸化膜５、多結晶シリ
コン４を異方性エッチングする。レジストを除去する
と、第１図（ｅ）に示すように、半導体基板上の開孔部
内のほぼ中央にゲート電極７が形成される。ゲート電極
７上にはシリコン酸化膜８が載置されている。次いで、
ゲート電極７をマスクとして半導体基板１にリンを１×
1013cm-2イオン注入する。これによって、半導体基板１
に低温度Ｎ型拡散領域９が形成される。次に、第１図
（ｆ）に示すように、シリコン酸化膜10をCVD法により1
500Å堆積し、これを異方性エッチングによりエッチバ
ックすることにより、第１図（ｇ）に示すように、ゲー
ト電極７の側壁およびフィールド酸化膜２の側壁にシリ
コン酸化膜のスペーサ11を形成する。次に、第１図
（ｈ）に示すように、シリサイド層12例えばタングステ
ンシリサイド層をスパッタ法により1000Å堆積する。次
に、シリサイド層12中にヒ素を５×1015cm-2イオン注入
する。次に、第１図（ｉ）に示すように、低濃度Ｎ型拡
散領域９を覆ってフィールド酸化膜２上に伸びるように
シリサイド層12をエッチングする。この後に熱処理を例
えば850℃で10分間行うことにより、シリサイド中のヒ
素を半導体基板中に拡散させ高濃度Ｎ型拡散領域13を形
成する。高濃度Ｎ型拡散領域13は、周囲を低濃度Ｎ型拡
散領域９に囲まれている。高濃度Ｎ型拡散領域13および
低濃度Ｎ型拡散領域９がソースまたはドレイン領域とな
る。
次に、第１図（ｊ）に示すように、層間絶縁膜として
例えばシリコン酸化膜14を5000Å堆積し、ソース・ドレ
イン領域からフィールド酸化膜２上に伸びたシリサイド
層12上のシリコン酸化膜14にコンタクト孔を開ける。次
に、コンタクト孔を覆うように電極としてアルミニウム
配線15を形成する。
例えばシリコン酸化膜14を5000Å堆積し、ソース・ドレ
イン領域からフィールド酸化膜２上に伸びたシリサイド
層12上のシリコン酸化膜14にコンタクト孔を開ける。次
に、コンタクト孔を覆うように電極としてアルミニウム
配線15を形成する。
以上の実施例の第１図（ｅ）で示した工程において、
リンを注入した直後はゲート電極の周囲すべてが低濃度
Ｎ型拡散領域になるため、ソース領域とドレイン領域と
を分離する必要がある。分離方法を第１図（ａ）〜
（ｃ）、第３図（ａ）〜（ｃ）に示す。第１図（ａ）〜
（ｃ）は、工程段階を示す半導体の平面図であり、第３
図（ａ）〜（ｃ）は、それぞれの工程におけるＡ−Ａ′
線断面図である。
リンを注入した直後はゲート電極の周囲すべてが低濃度
Ｎ型拡散領域になるため、ソース領域とドレイン領域と
を分離する必要がある。分離方法を第１図（ａ）〜
（ｃ）、第３図（ａ）〜（ｃ）に示す。第１図（ａ）〜
（ｃ）は、工程段階を示す半導体の平面図であり、第３
図（ａ）〜（ｃ）は、それぞれの工程におけるＡ−Ａ′
線断面図である。
第２図（ａ）、第３図（ａ）は、第１図（ｅ）で示し
た工程が終了した後の状態を示す図であって、リンを注
入したことにより、低濃度Ｎ型拡散領域９がゲート電極
７の周囲に形成されている。この状態の半導体装置に対
し、第２図（ｂ）、第３図（ｂ）に示すように、ソース
・ドレイン領域となる領域をレジスト16で覆い、ボロン
をイオン注入する。ボロンのエネルギーとドーズ量は、
低濃度Ｎ型拡散領域９の導電型が打ち消され、低濃度Ｐ
型拡散領域17が形成されるように選ぶ。例えばエネルギ
ーは30KeV、ドーズ量は５×1013cm-2とすればよい。こ
の結果、第２図（ｃ）、第３図（ｃ）に示すように、チ
ャネル方向に垂直な方向のゲート電極端を経由する電流
パスをなくすことができる。これ以降に、第１図（ｆ）
〜（ｊ）の工程を行う。このとき、シリサイド層12を形
成する際は、第２図（ｃ）に破線で示したパターンに形
成すればよい。
た工程が終了した後の状態を示す図であって、リンを注
入したことにより、低濃度Ｎ型拡散領域９がゲート電極
７の周囲に形成されている。この状態の半導体装置に対
し、第２図（ｂ）、第３図（ｂ）に示すように、ソース
・ドレイン領域となる領域をレジスト16で覆い、ボロン
をイオン注入する。ボロンのエネルギーとドーズ量は、
低濃度Ｎ型拡散領域９の導電型が打ち消され、低濃度Ｐ
型拡散領域17が形成されるように選ぶ。例えばエネルギ
ーは30KeV、ドーズ量は５×1013cm-2とすればよい。こ
の結果、第２図（ｃ）、第３図（ｃ）に示すように、チ
ャネル方向に垂直な方向のゲート電極端を経由する電流
パスをなくすことができる。これ以降に、第１図（ｆ）
〜（ｊ）の工程を行う。このとき、シリサイド層12を形
成する際は、第２図（ｃ）に破線で示したパターンに形
成すればよい。
次に、第４図および第５図を参照して、本発明の第２
実施例について説明する。第４図は、第１図（ｉ）に相
当する工程の段階を示す平面図であり、第５図はそのＡ
−Ａ′線断面図である。この実施例では、先の実施例に
おける第１図（ａ）〜（ｈ）の工程はそのまま用いる。
第１図（ｈ）の工程に続けて第１図（ｉ）および第４図
に示すように、シリサイド層12をパターニングし、熱処
理を行う前あるいは熱処理後にシリサイド層12およびゲ
ート電極７をマスクとして半導体基板にボロンをイオン
注入する。ボロンの拡散係数はリンのそれよりも大きい
ため、ボロン・イオン注入時のエネルギー、ドーズ量お
よびイオン注入後の熱処理条件を適当に設定すれば、低
濃度Ｎ型拡散領域はボロンにより打ち消され、低濃度Ｐ
型拡散領域17となる。ボロン・イオン注入の条件は、例
えば30KeV、５×1013cm-2、注入後の熱処理は、例えば9
00℃、10分とすればよい。この結果、第４図のＡ−Ａ′
線断面図は第５図のようになり、ソース・ドレイン領域
間の分離が行われる。
実施例について説明する。第４図は、第１図（ｉ）に相
当する工程の段階を示す平面図であり、第５図はそのＡ
−Ａ′線断面図である。この実施例では、先の実施例に
おける第１図（ａ）〜（ｈ）の工程はそのまま用いる。
第１図（ｈ）の工程に続けて第１図（ｉ）および第４図
に示すように、シリサイド層12をパターニングし、熱処
理を行う前あるいは熱処理後にシリサイド層12およびゲ
ート電極７をマスクとして半導体基板にボロンをイオン
注入する。ボロンの拡散係数はリンのそれよりも大きい
ため、ボロン・イオン注入時のエネルギー、ドーズ量お
よびイオン注入後の熱処理条件を適当に設定すれば、低
濃度Ｎ型拡散領域はボロンにより打ち消され、低濃度Ｐ
型拡散領域17となる。ボロン・イオン注入の条件は、例
えば30KeV、５×1013cm-2、注入後の熱処理は、例えば9
00℃、10分とすればよい。この結果、第４図のＡ−Ａ′
線断面図は第５図のようになり、ソース・ドレイン領域
間の分離が行われる。
この実施例では、先の実施例において第２図（ｂ）に
示すレジスト16を形成する際に必要とした目合せ工程が
不要となるので、工程が簡素化する。
示すレジスト16を形成する際に必要とした目合せ工程が
不要となるので、工程が簡素化する。
次に、第６図および第７図（ａ）、（ｂ）を参照し
て、本発明の第３実施例について説明する。第６図は、
第１図（ｅ）に示す工程段階に相当する段階における平
面図であり、第７図（ｂ）は、そのＡ−Ａ′線断面図で
ある。また、第７図（ａ）は、フィールド酸化膜２の形
成前の状態を示す断面図である。この実施例の、第１、
第２実施例と相違する点は、フィールド酸化膜２を形成
するに先立って、まず、第７図（ａ）に示すように、Ｐ
型半導体基板に溝18を形成し該溝をシリコン酸化膜のよ
うな充填材21で埋める点である。溝18の形成領域は、第
６図に示すように、後で形成するゲート電極のチャネル
方向に垂直な方向の端部が載るように設定しておく。溝
18を充填材で埋めた後に、第１図に示した諸工程が実施
される。この実施例においては、ソース・ドレイン領域
を分離するために絶縁物で埋められた溝を用いているた
め、第１の実施例では必要であったソース・ドレイン領
域分離用のボロン・イオン注入が不必要となる。この実
施例では、シリサイド層のパターニングに先立って熱処
理を行ってもよい。
て、本発明の第３実施例について説明する。第６図は、
第１図（ｅ）に示す工程段階に相当する段階における平
面図であり、第７図（ｂ）は、そのＡ−Ａ′線断面図で
ある。また、第７図（ａ）は、フィールド酸化膜２の形
成前の状態を示す断面図である。この実施例の、第１、
第２実施例と相違する点は、フィールド酸化膜２を形成
するに先立って、まず、第７図（ａ）に示すように、Ｐ
型半導体基板に溝18を形成し該溝をシリコン酸化膜のよ
うな充填材21で埋める点である。溝18の形成領域は、第
６図に示すように、後で形成するゲート電極のチャネル
方向に垂直な方向の端部が載るように設定しておく。溝
18を充填材で埋めた後に、第１図に示した諸工程が実施
される。この実施例においては、ソース・ドレイン領域
を分離するために絶縁物で埋められた溝を用いているた
め、第１の実施例では必要であったソース・ドレイン領
域分離用のボロン・イオン注入が不必要となる。この実
施例では、シリサイド層のパターニングに先立って熱処
理を行ってもよい。
第１、第２実施例では、Ｐ−Ｎ接合でソース・ドレイ
ン領域を分離しているために、Ｐ−Ｎ接合部の容量が存
在する。しかし、この実施例では、この容量が存在しな
いため、先の実施例よりも拡散量容量を低減できるとい
う利点を有する。
ン領域を分離しているために、Ｐ−Ｎ接合部の容量が存
在する。しかし、この実施例では、この容量が存在しな
いため、先の実施例よりも拡散量容量を低減できるとい
う利点を有する。
以上の実施例において、ゲート電極はフィールド酸化
膜に対して自己整合的に形成できるので、精度よく微細
に加工することができる。また、ソース・ドレイン領域
に対するコンタクト孔の寸法は、ゲート電極およびフィ
ールド酸化膜の側壁に形成されたスペーサ間の間隔によ
って決定できるので、フォトリソグラフ技術の限界以下
に微細化することができる。そしてソース・ドレイン領
域をほぼこのコンタクト部分の面積と等しくできるの
で、ソース・ドレイン領域のチャネル方向の長さを例え
ば0.4μ程度にすることができる。而して、従来技術で
はコンタクト孔の寸法が１μｍであるときにソース・ド
レイン領域のチャネル方向の長さを３μｍ以上としなけ
ればならなかったのであるから、本発明によれば、ソー
ス・ドレイン領域の大きさを大幅に縮小できたことにな
る。
膜に対して自己整合的に形成できるので、精度よく微細
に加工することができる。また、ソース・ドレイン領域
に対するコンタクト孔の寸法は、ゲート電極およびフィ
ールド酸化膜の側壁に形成されたスペーサ間の間隔によ
って決定できるので、フォトリソグラフ技術の限界以下
に微細化することができる。そしてソース・ドレイン領
域をほぼこのコンタクト部分の面積と等しくできるの
で、ソース・ドレイン領域のチャネル方向の長さを例え
ば0.4μ程度にすることができる。而して、従来技術で
はコンタクト孔の寸法が１μｍであるときにソース・ド
レイン領域のチャネル方向の長さを３μｍ以上としなけ
ればならなかったのであるから、本発明によれば、ソー
ス・ドレイン領域の大きさを大幅に縮小できたことにな
る。
［発明の効果］ 以上説明したように、本発明によれば、以下の効果を
奏することができる。
奏することができる。
ソース・ドレイン領域引き出し電極（シリサイド層）
は、ゲート電極とフィールド酸化膜間の間隙にスペーサ
を介在させて形成するものであるので、微細にかつ精度
よく形成することができる。
は、ゲート電極とフィールド酸化膜間の間隙にスペーサ
を介在させて形成するものであるので、微細にかつ精度
よく形成することができる。
ソース・ドレイン領域は、ソース・ドレイン領域引き
出し電極に対して自己整合的に形成できるので、ソース
・ドレイン領域とコンタクト領域とほぼ同じ大きさとす
ることができる。従ってソース・ドレイン領域における
寄生抵抗を最低限におさえることができ、ゲート長の短
縮に伴う駆動電流の増大効果を十分に発揮させることが
できる。
出し電極に対して自己整合的に形成できるので、ソース
・ドレイン領域とコンタクト領域とほぼ同じ大きさとす
ることができる。従ってソース・ドレイン領域における
寄生抵抗を最低限におさえることができ、ゲート長の短
縮に伴う駆動電流の増大効果を十分に発揮させることが
できる。
アルミニウムアロイスパイクを発生することができな
いので、ソース・ドレイン領域の拡散深さを浅くするこ
とができる。
いので、ソース・ドレイン領域の拡散深さを浅くするこ
とができる。
、で述べた理由により素子の寸法を微細化するこ
とが可能となり、また、、、で述べた理由によりソ
ース・ドレイン領域の容量が小さくなりかつ寄生抵抗が
減少したことによりトランジスタの動作が高速化され
る。
とが可能となり、また、、、で述べた理由によりソ
ース・ドレイン領域の容量が小さくなりかつ寄生抵抗が
減少したことによりトランジスタの動作が高速化され
る。
第１図（ａ）〜（ｊ）は、本発明の第１実施例の工程順
を示す半導体装置の断面図、第２図（ａ）〜（ｃ）は、
第１実施例のサブ・工程を示す半導体装置の平面図、第
３図（ａ）〜（ｃ）は、それぞれ、第２図（ａ）〜
（ｃ）のＡ−Ａ′線断面図、第４図は、本発明の第２実
施例を説明するための半導体装置の平面図、第５図は、
第４図のＡ−Ａ′線断面図、第６図および第７図は、本
発明の第３実施例を説明するための半導体装置の平面図
と断面図、第８図（ａ）〜（ｄ）は、従来例の工程順を
示す半導体装置の断面図である。 １…Ｐ型半導体基板、２…フィールド酸化膜、３…ゲー
ト酸化膜、４…多結晶シリコン、５、８、10、14、19…
シリコン酸化膜、６、16…レジスト、７…ゲート電極、
９…低濃度Ｎ型拡散領域、11、20…スペーサ、12…シリ
サイド層、13…高濃度Ｎ型拡散領域、15…アルミニウム
配線、17…低濃度Ｐ型拡散領域、18…溝、21…充填材。
を示す半導体装置の断面図、第２図（ａ）〜（ｃ）は、
第１実施例のサブ・工程を示す半導体装置の平面図、第
３図（ａ）〜（ｃ）は、それぞれ、第２図（ａ）〜
（ｃ）のＡ−Ａ′線断面図、第４図は、本発明の第２実
施例を説明するための半導体装置の平面図、第５図は、
第４図のＡ−Ａ′線断面図、第６図および第７図は、本
発明の第３実施例を説明するための半導体装置の平面図
と断面図、第８図（ａ）〜（ｄ）は、従来例の工程順を
示す半導体装置の断面図である。 １…Ｐ型半導体基板、２…フィールド酸化膜、３…ゲー
ト酸化膜、４…多結晶シリコン、５、８、10、14、19…
シリコン酸化膜、６、16…レジスト、７…ゲート電極、
９…低濃度Ｎ型拡散領域、11、20…スペーサ、12…シリ
サイド層、13…高濃度Ｎ型拡散領域、15…アルミニウム
配線、17…低濃度Ｐ型拡散領域、18…溝、21…充填材。
Claims (1)
- 【請求項１】第１導電型の半導体基板上に開孔部を有す
る絶縁膜を形成する工程と、前記開孔部にゲート絶縁膜
を形成する工程と、前記開孔部のほぼ中央に該開孔部に
自己整合されたゲート電極を形成する工程と、前記絶縁
膜の側壁および前記ゲート電極の側壁に絶縁膜のスペー
サを形成する工程と、高融点金属層または高融点金属の
シリサイド層を形成し第２導電型の不純物を導入する工
程と、前記高融点金属層または高融点金属のシリサイド
層を所定の形状にパターニングしてソース・ドレイン領
域の引き出し電極を形成する工程と、熱処理を施し前記
高融点金属層または高融点金属のシリサイド層中に導入
した第２導電型の不純物を前記半導体基板中に拡散させ
てソース・ドレイン領域を形成する工程と、を具備し、 前記開孔部の前記ゲート電極に覆われず、かつ、ソース
・ドレイン領域とはならない半導体基板の領域に対し、
ソース領域−ドレイン領域間を分離する処理が加えられ
ることを特徴とするMIS型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088400A JP2765031B2 (ja) | 1989-04-08 | 1989-04-08 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088400A JP2765031B2 (ja) | 1989-04-08 | 1989-04-08 | Ｍｉｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02267943A JPH02267943A (ja) | 1990-11-01 |
| JP2765031B2 true JP2765031B2 (ja) | 1998-06-11 |
Family
ID=13941745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1088400A Expired - Lifetime JP2765031B2 (ja) | 1989-04-08 | 1989-04-08 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765031B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2809080B2 (ja) * | 1993-12-15 | 1998-10-08 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100315728B1 (ko) * | 1999-12-31 | 2001-12-13 | 박종섭 | 트랜지스터 및 그의 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59500993A (ja) * | 1982-06-01 | 1984-05-31 | ウエスタ−ン エレクトリツク カムパニ−，インコ−ポレ−テツド | 半導体デバイスの製造方法 |
| JPS59181062A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPS62143473A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | 半導体装置 |
| US4788160A (en) * | 1987-03-31 | 1988-11-29 | Texas Instruments Incorporated | Process for formation of shallow silicided junctions |
-
1989
- 1989-04-08 JP JP1088400A patent/JP2765031B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02267943A (ja) | 1990-11-01 |
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