JP3888900B2 - Ｍｏｓ電界効果型トランジスタの製造方法 - Google Patents
Ｍｏｓ電界効果型トランジスタの製造方法 Download PDFInfo
- Publication number
- JP3888900B2 JP3888900B2 JP2002000049A JP2002000049A JP3888900B2 JP 3888900 B2 JP3888900 B2 JP 3888900B2 JP 2002000049 A JP2002000049 A JP 2002000049A JP 2002000049 A JP2002000049 A JP 2002000049A JP 3888900 B2 JP3888900 B2 JP 3888900B2
- Authority
- JP
- Japan
- Prior art keywords
- mask
- conductive layer
- film
- substrate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、細線構造を有するＭＯＳ（metal oxide semiconductor）電界効果型トランジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩ（large scale integrated circuit）の高集積化に伴い、使用されるトランジスタはますます微細化され、現在では０．１５〜０．２５μｍの極めて短いゲート長を有するトランジスタが要求されるまでになってきている。トランジスタを微細化すると、ショートチャネル効果によってしきい値電圧が低下する問題やソース・ドレイン間のパンチスルーの問題がよりきびしくなる。また、パンチスルーを抑制するために、基板の不純物濃度を高濃度化すると、スケーリング則に伴って、ソース・ドレインと基板間の接合リーク、接合容量も増大してしまい、電源電圧の低電圧化を施しても消費電力の増加、性能の低下等の問題を引き起こしてしまう。
【０００３】
これらの問題に対して、これまでに数々の改善案が提案されてきている。
例えば、低消費電力・高速性を維持するためのＳＩＭＯＸ(separation by implanted oxygen）基板等に代表されるようなＳＯＩ（Silicon On Insulator）基板上に形成したトランジスタはそのひとつである。ただし、ＳＯＩ基板の価格はバルクシリコン基板の１０倍程度であり、コスト的な問題から主流の技術には至っていないのが現状である。
また、ショートチャネル効果を抑制し、ソース・ドレイン−基板間の接合容量とソース・ドレイン領域の直列抵抗の低いトランジスタ及びその製造方法が特開平１１−８３７９号公報に提案されている。
【０００４】
以下、特開平１１−８３７９号公報に記載されたトランジスタ及びその製造方法に関して、図４を用いて説明する。
【０００５】
図４（ａ）に示すように、ＳＴＩ（shallow trench isolation）技術により、シリコン基板２０１にトレンチを形成し、このトレンチにシリコン酸化物２０２を埋め込むことにより素子分離領域を形成する。シリコン酸化物２０２のエッチング速度がシリコン基板２０１よりも大きくなるようエッチング速度を選定してシリコン酸化物２０２をエッチングする。これにより、シリコン酸化物２０２の最上部をシリコン基板２０１の最上部よりも５０ｎｍ程度後退させる。
【０００６】
次に、図４（ｂ）に示すように、基板全面に第１のストッパー膜２０２ａを堆積した後、第１のストッパー膜２０２ａをＣＭＰ（Chemical Mechanical Polish）法、レジストエッチバック法等を用いて平坦化する。その結果、図４（ｃ）に示すようにシリコン酸化物２０２が第１のストッパー膜２０２ａでキャップされた構造を形成する。シリコン酸化物２０２の最上部とシリコン基板２０１の最上部との距離は第１のストッパー膜２０２ａの種類やエッチング条件に応じて適宜変更される。
【０００７】
第１のストッパー膜２０２ａは、シリコン基板２０１及びシリコン酸化膜２０２をエッチングする際、エッチングストッパーとしての特性を有する必要があり、例えばシリコン窒化膜等が用いられる。
【０００８】
次に、図４（ｄ）に示すように、シリコン基板２０１の表面に、絶縁膜２０３（シリコン酸化膜、シリコン窒化膜等）を形成する。次いで、基板全面にゲート電極材料２０４（多結晶シリコン、アモルファスシリコン等）と第２のストッパー膜２０４ｂとを順次堆積する。第２のストッパー膜２０４ｂとしては、第１のストッパー膜２０２ａと同一の特性を有する膜が用いられる。
【０００９】
次に、図５（ｅ）に示すように、レジストをマスクとするリソグラフィー法を用いて第２のストッパー膜２０４ｂ、ゲート電極材料２０４及び絶縁膜２０３をパターニングすることにより、ゲート電極２０４ｃを形成する。このとき、ゲート電極２０４ｃ下の絶縁膜２０３はゲート絶縁膜となる。
【００１０】
次に、ＲＩＥ（Reactive Ion Etching）法を用いて、図５（ｅ）のシリコン基板２０１を異方性エッチングすることにより、図５（ｆ）に示すように、ゲート電極と素子分離領域の間に溝２０６を形成する。溝２０６の底部は素子分離領域のシリコン酸化物２０２の最下部よりも上に位置するように調整される。
【００１１】
次に、図５（ｇ）に示すように基板全面に第１の絶縁膜２０７を堆積し、ＣＭＰ法、レジストエッチバック法等を用いて第１の絶縁膜２０７を平坦化する。引き続きＲＩＥ法により基板全面を異方性エッチングし、図５（ｈ）に示すように溝２０６の底部にのみ第１の絶縁膜２０７を厚さ４００ｎｍ程度に残存させる。
【００１２】
次に、図６（ｉ）に示すように、基板全面に第２の絶縁膜２０７ａを厚さ５０ｎｍ程度に堆積し、ＲＩＥ法等を用いて基板全面を異方性エッチングする。なお、ここでの第２の絶縁膜２０７ａの厚さは、溝２０６が完全に埋め込まれないよう第１の絶縁膜２０７が底部に残存した状態での溝２０６の深さより小さく、その溝の深さの半分以上であればよい。
【００１３】
次に、図６（ｊ）に示すように、溝２０６で挟まれたシリコン基板２０１ａの上部表面に形成されるチャネルと、後の工程で溝２０６に埋め込まれるソース・ドレインとを接続するための部分であるシリコン表面２０９を除き、溝２０６の底面とシリコン基板２０１ａの側面とが第１及び第２の絶縁層２０７、２０７ａで覆われた形状となる。なお、シリコン表面２０９の露出幅は５０ｎｍ程度である。
【００１４】
次に、図６（ｋ）に示すように、基板全面に多結晶シリコン等からなる導電層２０８を堆積して溝２０６を埋め込み、通常のＣＭＰ法、レジストエッチバック法を用いてこれを平坦化する。
【００１５】
次に、図６（ｌ）に示すように、ＲＩＥ法等を用いて基板全面を異方性エッチングすることにより、シリコン表面２０９において、シリコン基板２０１ａの上部表面に形成されるチャネルに接続されたソース・ドレイン領域２０５を形成する。
このとき、導電層２０８の最上部は、ゲート絶縁膜２０３及び第１のストッパー膜２０２ａの上部よりも下に位置するようにして、導電層２０８とゲート電極２０４ｃ又は他のＭＯＳトランジスタの導電層との短絡を防止する。
【００１６】
以上の工程により、ショートチャネル効果を抑制し、ソース・ドレイン−基板間の接合容量とソース・ドレインの直列抵抗の低いトランジスタが製造される。
【００１７】
しかしながら、このような方法により製造されるトランジスタでは、ソース・ドレインとゲートとが近接しているので短絡の可能性が非常に高い。さらにソース・ドレインとチャネルとの接続部分の幅は、かなりの量の酸化膜を異方性エッチングすることにより調整されるが、このエッチングは時間エッチングのため、制御性が悪く、幅は不安定で特性のバラツキが生じやすいという問題がある。
【００１８】
また、そのような製造方法では、工程があまりにも長くかつ複雑である。そしてエッチバックと異方性エッチングを繰り返し行うため、膜厚の制御は難しく、特に埋め込み酸化膜の残膜制御は困難である。また、ゲート電極の形成方法自体は特に改善されておらず、微細なトランジスタを形成するには適していない。
【００１９】
上記問題に鑑み、本発明者は、ソース・ドレインとゲート電極とが構造上絶縁膜で完全に分離され、ソース・ドレインとチャネルとの接続部分が素子分離領域を形成する際の半導体基板のエッチングにより形成されるトランジスタを開発した。これにより、ソース・ドレイン及びゲート電極間での短絡の可能性がなく、また、エッチング量が少なく、短いエッチング時間でソース・ドレインとチャネルとの接続部分とを形成できるので、接続部の幅のバラツキを小さく抑えることができる。また、ソース・ドレインを形成するための溝掘り工程も必要なく、工程簡略にも寄与する。さらに、本発明の方法によれば、すべて既存の技術を用いているため、従来の装置を使用できる。
【００２１】
【課題を解決するための手段】
本発明によれば、半導体基板上に耐酸化膜を成膜し、耐酸化膜をパターニングして素子形成領域に配置させることにより耐酸化マスクを形成する工程と、耐酸化マスクをマスクとして用いて半導体基板をエッチングする工程と、耐酸化マスクとエッチングされた基板との側壁に第１のサイドウォールスペーサーを形成し、耐酸化マスク及び第１のサイドウォールスペーサーをマスクとして用いて半導体基板をさらにエッチングする工程と、耐酸化マスクをマスクとして用いて半導体基板の素子分離領域にフィールド酸化膜を形成する工程と、第１のサイドウォールスペーサーを除去してエッチングされた基板の側壁を露出させた後、半導体基板上全面に第１導電層を形成する工程と、熱処理及び / 又はイオン注入により、耐酸化マスク下の半導体基板内に第１導電層に接して第１導電層と同じ導電型の不純物層を形成する工程と、第１導電層をパターニングして、耐酸化マスクの一部が露出するように溝を設けつつ、第１導電層を素子形成領域上から素子分離領域上に配置させることによりソース／ドレインを形成する工程と、ソース／ドレインの側壁に第２のサイドウォールスペーサーを形成する工程と、第２のサイドウォールスペーサーをマスクとして用いて溝内に露出した耐酸化マスク下の不純物層に第１導電層と異なる導電型の不純物を注入し、チャネル領域を形成する工程と、第２のサイドウォールスペーサーをマスクとして用いて溝内に露出した耐酸化マスクを除去してチャネル領域上の半導体基板を露出させ、チャネル領域上に第２絶縁膜を形成し、さらに第２導電層を堆積して溝を埋め込む工程と、第２導電層をパターニングして、チャネル領域上に第２絶縁膜を介して第２導電層を配置させてゲート電極を形成する工程とを含むことを特徴とするＭＯＳ電界効果型トランジスタの製造方法が提供される。
【００２２】
【発明の実施の形態】
本発明のＭＯＳ電界効果型トランジスタ（以下、単に「トランジスタ」と略称する）において使用できる半導体基板としては、特に限定されず、公知の基板をいずれも使用することができる。例えば、シリコン基板、Ｇｅ、Ｓｎ、Ｓｅ等の元素半導体や、ＧａＡｓ、ＧａＰ、ＡｌＧａＡｓ等の化合物半導体、ＳｎＯ2、ＺｎＯ等の酸化物半導体等が挙げられる。中でもシリコン基板が好ましい。この基板はｐ型又はｎ型の導電型を有していてもよい。ここで、半導体基板がシリコン基板の場合、ｐ型を与える不純物としてはホウ素等が挙げられ、ｎ型を与える不純物としてはリン、ヒ素等が挙げられる。
【００２３】
本発明における半導体基板は、素子分離領域としてフィールド酸化膜を形成することにより素子分離領域及び素子形成領域が規定される。なお、素子分離領域を形成する前に、素子分離領域となる半導体基板が若干エッチングされるため、素子分離領域表面が素子形成領域表面より低くなる。すなわち素子形成領域が凸状になり、その側面が露出する。その露出量は目的とするトランジスタの大きさにより適宜調整され、５〜１０ｎｍ程度が好ましく、７〜９ｎｍ程度がさらに好ましい。
【００２４】
本発明のトランジスタにおけるソース／ドレインは、それぞれ素子形成領域の側壁を覆う導電層により形成される。導電層としては、半導体基板とは反対の導電型の多結晶シリコン又は単結晶シリコンが挙げられる。
【００２５】
ソース／ドレインは基板上に配置する導電層によってのみ形成されていてもよいが、凸状半導体基板の側面で導電層と接するように基板内に形成された不純物拡散層をさらに有していることが好ましい。
また、ソース／ドレインの間にゲート電極が埋め込まれるように形成される場合は、ソース／ドレインを素子形成領域上から素子分離領域上に形成すると、ゲート長を小さくできるので好ましい。
【００２６】
ソース／ドレインの厚さは、直列抵抗を低くし、ソース／ドレインとゲート電極との短絡を防ぎ、メタル配線と接続するためのコンタクト孔を形成する際にマージンを取りやすいことからなるべく厚くするのが好ましく、例えば５０〜１５０ｎｍ程度に調整される。
【００２７】
半導体基板上には、ゲート絶縁膜を介してゲート電極が形成される。
ゲート絶縁膜としては、熱酸化法、ＣＶＤ法又はスパッタ法により形成されたシリコン酸化膜、ＣＶＤ法又はスパッタ法により形成されたシリコン窒化膜及びこれらの積層膜等が挙げられる。その膜厚は３〜１５ｎｍ程度が好ましい。
【００２８】
ゲート電極としては、ＣＶＤ法等により形成された多結晶シリコン、シリサイド及びそれらの積層体（ポリサイド）等からなるシリコン系膜や、蒸着法等により形成されたアルミニウム、銅及びそれらの合金等からなる金属膜が挙げられる。ゲート電極の厚さは１０〜５０ｎｍ程度が好ましい。
【００２９】
ゲート電極は、側壁にサイドウォールスペーサーが形成されたソース／ドレインの間に埋め込まれるように形成されるのが好ましい。これによりゲート長は、平坦な基板上にフォトリソグラフィ等の通常の方法でゲート電極をパターニングした場合よりも加工限界を超えて小さくでき、具体的には０．３〜０．５μｍ程度、好ましくは０．３〜０．４μｍ程度に形成できる。
【００３０】
以下、本発明のトランジスタ及びその製造方法を、実施形態に基づき図面を参照しながら詳細に説明する。なお、この実施形態は、本発明の１形態を示すものであるから、これにより本発明が限定されることはない。
【００３１】
図２及び図３は本発明の１実施形態であるｎＭＯＳ電界効果型トランジスタの製造方法を示す工程断面図である。
【００３２】
まず、図２（ａ）に示すように、ｐ型シリコン基板（若しくはｐ型ウエル）１０１上に、耐酸化膜としての熱酸化膜１０２を５〜１５ｎｍ程度、シリコン窒化膜１０３を５０〜１５０ｎｍ程度及びシリコン酸化膜１０４を５０〜１００ｎｍ程度に順次堆積する。
【００３３】
次に、図２（ｂ）に示すように、フォトリソグラフィ等の公知の方法により、熱酸化膜１０２、シリコン窒化膜１０３及びシリコン酸化膜１０４を、素子形成領域にのみ残るようパターニングして耐酸化マスクを形成する。続いて、ｐ型シリコン基板１０１も公知の方法によりエッチングする。ｐ型シリコン基板１０１のエッチング量は、図２（ｂ）中のαで示され、目的とするトランジスタのサイズにより適宜調整されるが、５〜１０ｎｍ程度が好ましく、７〜９ｎｍ程度がさらに好ましい。
【００３４】
次に、図２（ｃ）に示すように、ＣＶＤ（chemical vapor deposition）法等の公知の方法により、基板全面に酸化膜を堆積した後、エッチバックすることにより耐酸化マスク及びエッチングされた基板の側壁に第１のサイドウォールスペーサー１０５を形成する。
【００３５】
エッチバックの際、ｐ型シリコン基板１０１もエッチングされる。ｐ型シリコン基板１０１のエッチング量は、図２（ｃ）中のβで示され、次のフィールド酸化膜の厚さにより適宜調整され、例えば５０〜１００ｎｍ程度に調整される。
【００３６】
次に、図２（ｄ）に示すように、９５０〜１１００℃で熱酸化することにより、ｐ型シリコン基板１０１の耐酸化マスクが形成されていない部分（素子分離領域）にフィールド酸化膜１０６を２００〜４００ｎｍ程度に成長させる。
【００３７】
次に、シリコン酸化膜１０４及びシリコン窒化膜１０３をエッチング除去し、第１のサイドウォールスペーサー１０５もフッ酸を含む水溶液でウエットエッチングして除去する。
【００３８】
次に、ソース・ドレインとチャネルの接続を確実にする必要がある場合は、基板全面にリンをエネルギー１０〜３０ｋｅｖ程度、注入量１０13〜５×１０13／ｃｍ2程度で注入する。特性上不必要であれば、省略してもかまわない。なお、チャネル下については、後で注入するしきい値電圧設定用のホウ素によりキャンセルされる。
【００３９】
次に、基板全面にリンドープポリシリコン層１０７（第１導電層）を５０〜１００ｎｍ程度に、酸化膜１０８（第１絶縁膜）を１０〜１００ｎｍ程度に順次堆積する（以下、リンドープポリシリコン層１０７及び酸化膜１０８の積層膜を「複合膜」という）。次に、基板全面にヒ素を、エネルギー５０〜１５０ｋｅｖ程度、注入量１０15／ｃｍ2程度にてポリシリコン中に注入し、熱処理する。これにより１０７ａを形成する。なお、ここでのイオン注入を省略し、熱処理によりリンドープポリシリコン層からの固相拡散により１０７ａを形成してもよい。ヒ素の注入は、熱処理に伴うポリシリコン中からのリンの拡散によるポリシリコンの抵抗増加を防ぐためのものであり、不要であれば省略してもかまわない。
【００４０】
次に、図３（ｅ）に示すように、素子形成領域に残存する熱酸化膜１０２の一部が露出するように溝を設けつつ、素子形成領域上から素子分離領域上に残存するように複合膜をパターニングする。素子形成領域内での溝は、図３（ｅ）中のγで示され、この部分がゲート形成領域となる。なお、γの大きさは、目的とするトランジスターのサイズにより適宜調整され、０．３〜０．５μｍ程度が好ましく、０．３〜０．４μｍ程度がさらに好ましい。
【００４１】
次に、図３（ｆ）に示すように、基板全面にＣＶＤ酸化膜を５０〜１５０ｎｍ程度に堆積し、エッチバックすることにより、複合膜の側壁に第２のサイドウォールスペーサー１０９を形成する。
【００４２】
次に、しきい値電圧設定用にホウ素を、エネルギー１０〜２０ｋｅｖ程度、注入量１０13〜１０14／ｃｍ2程度で注入する。また、同時にリン及び／又はヒ素の注入により形成された不純物層１０７ａがｐ型シリコン基板１０１の素子形成領域内に形成される。溝における露出された熱酸化膜１０２をエッチング除去する。
【００４３】
次に、図３（ｇ）に示すように、８００〜９００℃で熱酸化して、溝において露出したｐ型シリコン基板１０１表面に熱酸化膜１００（第２絶縁膜）を３〜５ｎｍ程度に成長させる。次に、基板全面にリンドープポリシリコン層１１０（第２導電層）を５０〜１５０ｎｍ程度に堆積して溝を埋め込み、フォトリソグラフィ等の公知の方法によりパターニングして、素子形成領域上であって溝を含む領域にゲート電極１１０を形成する。
【００４４】
次に、図３（ｈ）に示すように、公知の方法を用いて、基板全面にシリコン酸化膜よりなる層間絶縁膜１１１を形成し、リンドープポリシリコン層１０７（第２導電層）に到達するコンタクト孔１１２を所定の個所に形成する。次に、基板全面にメタル膜を堆積してコンタクト孔１１２を埋め込み、フォトリソグラフィー、エッチング工程を経て、メタル膜をコンタクト孔１１２を含む領域に残存するようにパターニングしてメタル配線１１３を形成する。
【００４５】
メタル膜及びメタル配線を構成する材料としては、例えばアルミニウム、チタン、それらの合金等が挙げられる。合金の具体例としては、ＡｌＣｕ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＴｉＮ、ＴｉＷ等が挙げられる。
【００４６】
以上の工程により、本発明のｎＭＯＳ電界効果型トランジスタが製造される。
なお、本実施形態では第１及び第２導電層をリンドープポリシリコン層としたが、導電性層ならいずれも用いることができ、例えばポリサイド、シリサイド、金属等を用いることもできる。また、第１及び第２絶縁膜は、シリコン酸化膜、シリコン窒化膜又はこれらの積層膜のいずれであってもよい。
【００４７】
また、本実施形態はｎＭＯＳ電界効果型トランジスタの製造方法について説明したが、極性を変えればｐＭＯＳ電界効果型トランジスタにも適用できる。
また、所望の特性を得るために、素子形成領域内外に適宜イオン注入を施すことも可能である。
【００４８】
【発明の効果】
以上のように本発明のＭＯＳ電界効果型トランジスタは、活性領域と素子分離領域の境界部分で、素子形成領域の側壁において半導体基板が僅かに露出し、その露出した部分を含む領域にソース／ドレインが形成される。このため、ソース／ドレインと半導体基板の接する部分を小さく調整でき、かつソース／ドレイン下には厚いフィールド酸化膜を形成できるため、寄生容量・接合リークの増加を抑えることができる。
【００４９】
また、ソース／ドレインを厚く設定できるため、直列抵抗を下げるとともに、メタル配線接続用のコンタクト孔を層間絶縁膜に形成するときのマージンを確保することができる。
【００５０】
また、ソース及びドレインの間に、サイドウォールスペーサーを介して導電膜を埋め込むことによりゲート電極が形成されることから、ゲート電極を小さく形成できる。またソース及びドレインと半導体基板とは、素子分離領域の側面の僅かな部分で接しており、かつソース及びドレインを厚くできることから、露出した基板部分はゲート電極と離れており、ソース／ドレインとゲートとの間で短絡が起こる問題もなくなる。
【００５１】
また、本発明の製造方法によれば、素子分離領域の形成時にソース／ドレインと半導体基板のチャネルとの接続部分を形成するため、従来のように、ソース／ドレインを形成するための溝掘り工程が不要となる。
また、加工限界を超えた微細なゲート長を有するトランジスターを製造することができる。
【図面の簡単な説明】
【図１】本発明のトランジスタの構造を示す断面図である。
【図２】本発明のトランジスタの製造方法を示す工程断面図である。
【図３】本発明のトランジスタの製造方法を示す工程断面図である。
【図４】従来のトランジスタの製造方法を示す工程断面図である。
【図５】従来のトランジスタの製造方法を示す工程断面図である。
【図６】従来のトランジスタの製造方法を示す工程断面図である。
【符号の説明】
１００ 熱酸化膜（第２絶縁膜）
１０１ ｐ型シリコン基板（もしくはｐ型ウエル）
１０２、１０４、２０２ シリコン酸化膜
１０３ シリコン窒化膜
１０５ サイドウォールスペーサー
１０６ フィールド酸化膜
１０７ リンドープポリシリコン層（第１導電層）
１０７ａ リン又はリンとヒ素の不純物層
１０８ ＣＶＤ酸化膜（第１絶縁膜）
１０９ 第２のサイドウォール
１１０ リンドープポリシリコン層（ゲート電極）
１１１ 層間絶縁膜（シリコン酸化膜）
１１２ コンタクト孔
１１３ メタル配線
２０１ シリコン基板
２０１ａ 溝２０６に挟まれたシリコン基板
２０２ａ 第１のストッパー絶縁膜
２０３ 絶縁膜
２０４ 多結晶シリコンゲート電極
２０４ｂ 第２のストッパー絶縁膜
２０６ ソース・ドレインとなる領域に形成された溝
２０７ 溝の側壁に形成された絶縁膜
２０７ａ 溝の側壁絶縁膜の異方性エッチングのマスクとなる絶縁膜
２０８ 溝に埋め込まれる多結晶シリコン膜
２０９ チャネルと接続するための溝側壁のシリコン表面
α 第１のシリコンエッチング量
β 第２のシリコンエッチング量
γ ゲート形成領域
【発明の属する技術分野】
本発明は、細線構造を有するＭＯＳ（metal oxide semiconductor）電界効果型トランジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩ（large scale integrated circuit）の高集積化に伴い、使用されるトランジスタはますます微細化され、現在では０．１５〜０．２５μｍの極めて短いゲート長を有するトランジスタが要求されるまでになってきている。トランジスタを微細化すると、ショートチャネル効果によってしきい値電圧が低下する問題やソース・ドレイン間のパンチスルーの問題がよりきびしくなる。また、パンチスルーを抑制するために、基板の不純物濃度を高濃度化すると、スケーリング則に伴って、ソース・ドレインと基板間の接合リーク、接合容量も増大してしまい、電源電圧の低電圧化を施しても消費電力の増加、性能の低下等の問題を引き起こしてしまう。
【０００３】
これらの問題に対して、これまでに数々の改善案が提案されてきている。
例えば、低消費電力・高速性を維持するためのＳＩＭＯＸ(separation by implanted oxygen）基板等に代表されるようなＳＯＩ（Silicon On Insulator）基板上に形成したトランジスタはそのひとつである。ただし、ＳＯＩ基板の価格はバルクシリコン基板の１０倍程度であり、コスト的な問題から主流の技術には至っていないのが現状である。
また、ショートチャネル効果を抑制し、ソース・ドレイン−基板間の接合容量とソース・ドレイン領域の直列抵抗の低いトランジスタ及びその製造方法が特開平１１−８３７９号公報に提案されている。
【０００４】
以下、特開平１１−８３７９号公報に記載されたトランジスタ及びその製造方法に関して、図４を用いて説明する。
【０００５】
図４（ａ）に示すように、ＳＴＩ（shallow trench isolation）技術により、シリコン基板２０１にトレンチを形成し、このトレンチにシリコン酸化物２０２を埋め込むことにより素子分離領域を形成する。シリコン酸化物２０２のエッチング速度がシリコン基板２０１よりも大きくなるようエッチング速度を選定してシリコン酸化物２０２をエッチングする。これにより、シリコン酸化物２０２の最上部をシリコン基板２０１の最上部よりも５０ｎｍ程度後退させる。
【０００６】
次に、図４（ｂ）に示すように、基板全面に第１のストッパー膜２０２ａを堆積した後、第１のストッパー膜２０２ａをＣＭＰ（Chemical Mechanical Polish）法、レジストエッチバック法等を用いて平坦化する。その結果、図４（ｃ）に示すようにシリコン酸化物２０２が第１のストッパー膜２０２ａでキャップされた構造を形成する。シリコン酸化物２０２の最上部とシリコン基板２０１の最上部との距離は第１のストッパー膜２０２ａの種類やエッチング条件に応じて適宜変更される。
【０００７】
第１のストッパー膜２０２ａは、シリコン基板２０１及びシリコン酸化膜２０２をエッチングする際、エッチングストッパーとしての特性を有する必要があり、例えばシリコン窒化膜等が用いられる。
【０００８】
次に、図４（ｄ）に示すように、シリコン基板２０１の表面に、絶縁膜２０３（シリコン酸化膜、シリコン窒化膜等）を形成する。次いで、基板全面にゲート電極材料２０４（多結晶シリコン、アモルファスシリコン等）と第２のストッパー膜２０４ｂとを順次堆積する。第２のストッパー膜２０４ｂとしては、第１のストッパー膜２０２ａと同一の特性を有する膜が用いられる。
【０００９】
次に、図５（ｅ）に示すように、レジストをマスクとするリソグラフィー法を用いて第２のストッパー膜２０４ｂ、ゲート電極材料２０４及び絶縁膜２０３をパターニングすることにより、ゲート電極２０４ｃを形成する。このとき、ゲート電極２０４ｃ下の絶縁膜２０３はゲート絶縁膜となる。
【００１０】
次に、ＲＩＥ（Reactive Ion Etching）法を用いて、図５（ｅ）のシリコン基板２０１を異方性エッチングすることにより、図５（ｆ）に示すように、ゲート電極と素子分離領域の間に溝２０６を形成する。溝２０６の底部は素子分離領域のシリコン酸化物２０２の最下部よりも上に位置するように調整される。
【００１１】
次に、図５（ｇ）に示すように基板全面に第１の絶縁膜２０７を堆積し、ＣＭＰ法、レジストエッチバック法等を用いて第１の絶縁膜２０７を平坦化する。引き続きＲＩＥ法により基板全面を異方性エッチングし、図５（ｈ）に示すように溝２０６の底部にのみ第１の絶縁膜２０７を厚さ４００ｎｍ程度に残存させる。
【００１２】
次に、図６（ｉ）に示すように、基板全面に第２の絶縁膜２０７ａを厚さ５０ｎｍ程度に堆積し、ＲＩＥ法等を用いて基板全面を異方性エッチングする。なお、ここでの第２の絶縁膜２０７ａの厚さは、溝２０６が完全に埋め込まれないよう第１の絶縁膜２０７が底部に残存した状態での溝２０６の深さより小さく、その溝の深さの半分以上であればよい。
【００１３】
次に、図６（ｊ）に示すように、溝２０６で挟まれたシリコン基板２０１ａの上部表面に形成されるチャネルと、後の工程で溝２０６に埋め込まれるソース・ドレインとを接続するための部分であるシリコン表面２０９を除き、溝２０６の底面とシリコン基板２０１ａの側面とが第１及び第２の絶縁層２０７、２０７ａで覆われた形状となる。なお、シリコン表面２０９の露出幅は５０ｎｍ程度である。
【００１４】
次に、図６（ｋ）に示すように、基板全面に多結晶シリコン等からなる導電層２０８を堆積して溝２０６を埋め込み、通常のＣＭＰ法、レジストエッチバック法を用いてこれを平坦化する。
【００１５】
次に、図６（ｌ）に示すように、ＲＩＥ法等を用いて基板全面を異方性エッチングすることにより、シリコン表面２０９において、シリコン基板２０１ａの上部表面に形成されるチャネルに接続されたソース・ドレイン領域２０５を形成する。
このとき、導電層２０８の最上部は、ゲート絶縁膜２０３及び第１のストッパー膜２０２ａの上部よりも下に位置するようにして、導電層２０８とゲート電極２０４ｃ又は他のＭＯＳトランジスタの導電層との短絡を防止する。
【００１６】
以上の工程により、ショートチャネル効果を抑制し、ソース・ドレイン−基板間の接合容量とソース・ドレインの直列抵抗の低いトランジスタが製造される。
【００１７】
しかしながら、このような方法により製造されるトランジスタでは、ソース・ドレインとゲートとが近接しているので短絡の可能性が非常に高い。さらにソース・ドレインとチャネルとの接続部分の幅は、かなりの量の酸化膜を異方性エッチングすることにより調整されるが、このエッチングは時間エッチングのため、制御性が悪く、幅は不安定で特性のバラツキが生じやすいという問題がある。
【００１８】
また、そのような製造方法では、工程があまりにも長くかつ複雑である。そしてエッチバックと異方性エッチングを繰り返し行うため、膜厚の制御は難しく、特に埋め込み酸化膜の残膜制御は困難である。また、ゲート電極の形成方法自体は特に改善されておらず、微細なトランジスタを形成するには適していない。
【００１９】
上記問題に鑑み、本発明者は、ソース・ドレインとゲート電極とが構造上絶縁膜で完全に分離され、ソース・ドレインとチャネルとの接続部分が素子分離領域を形成する際の半導体基板のエッチングにより形成されるトランジスタを開発した。これにより、ソース・ドレイン及びゲート電極間での短絡の可能性がなく、また、エッチング量が少なく、短いエッチング時間でソース・ドレインとチャネルとの接続部分とを形成できるので、接続部の幅のバラツキを小さく抑えることができる。また、ソース・ドレインを形成するための溝掘り工程も必要なく、工程簡略にも寄与する。さらに、本発明の方法によれば、すべて既存の技術を用いているため、従来の装置を使用できる。
【００２１】
【課題を解決するための手段】
本発明によれば、半導体基板上に耐酸化膜を成膜し、耐酸化膜をパターニングして素子形成領域に配置させることにより耐酸化マスクを形成する工程と、耐酸化マスクをマスクとして用いて半導体基板をエッチングする工程と、耐酸化マスクとエッチングされた基板との側壁に第１のサイドウォールスペーサーを形成し、耐酸化マスク及び第１のサイドウォールスペーサーをマスクとして用いて半導体基板をさらにエッチングする工程と、耐酸化マスクをマスクとして用いて半導体基板の素子分離領域にフィールド酸化膜を形成する工程と、第１のサイドウォールスペーサーを除去してエッチングされた基板の側壁を露出させた後、半導体基板上全面に第１導電層を形成する工程と、熱処理及び / 又はイオン注入により、耐酸化マスク下の半導体基板内に第１導電層に接して第１導電層と同じ導電型の不純物層を形成する工程と、第１導電層をパターニングして、耐酸化マスクの一部が露出するように溝を設けつつ、第１導電層を素子形成領域上から素子分離領域上に配置させることによりソース／ドレインを形成する工程と、ソース／ドレインの側壁に第２のサイドウォールスペーサーを形成する工程と、第２のサイドウォールスペーサーをマスクとして用いて溝内に露出した耐酸化マスク下の不純物層に第１導電層と異なる導電型の不純物を注入し、チャネル領域を形成する工程と、第２のサイドウォールスペーサーをマスクとして用いて溝内に露出した耐酸化マスクを除去してチャネル領域上の半導体基板を露出させ、チャネル領域上に第２絶縁膜を形成し、さらに第２導電層を堆積して溝を埋め込む工程と、第２導電層をパターニングして、チャネル領域上に第２絶縁膜を介して第２導電層を配置させてゲート電極を形成する工程とを含むことを特徴とするＭＯＳ電界効果型トランジスタの製造方法が提供される。
【００２２】
【発明の実施の形態】
本発明のＭＯＳ電界効果型トランジスタ（以下、単に「トランジスタ」と略称する）において使用できる半導体基板としては、特に限定されず、公知の基板をいずれも使用することができる。例えば、シリコン基板、Ｇｅ、Ｓｎ、Ｓｅ等の元素半導体や、ＧａＡｓ、ＧａＰ、ＡｌＧａＡｓ等の化合物半導体、ＳｎＯ2、ＺｎＯ等の酸化物半導体等が挙げられる。中でもシリコン基板が好ましい。この基板はｐ型又はｎ型の導電型を有していてもよい。ここで、半導体基板がシリコン基板の場合、ｐ型を与える不純物としてはホウ素等が挙げられ、ｎ型を与える不純物としてはリン、ヒ素等が挙げられる。
【００２３】
本発明における半導体基板は、素子分離領域としてフィールド酸化膜を形成することにより素子分離領域及び素子形成領域が規定される。なお、素子分離領域を形成する前に、素子分離領域となる半導体基板が若干エッチングされるため、素子分離領域表面が素子形成領域表面より低くなる。すなわち素子形成領域が凸状になり、その側面が露出する。その露出量は目的とするトランジスタの大きさにより適宜調整され、５〜１０ｎｍ程度が好ましく、７〜９ｎｍ程度がさらに好ましい。
【００２４】
本発明のトランジスタにおけるソース／ドレインは、それぞれ素子形成領域の側壁を覆う導電層により形成される。導電層としては、半導体基板とは反対の導電型の多結晶シリコン又は単結晶シリコンが挙げられる。
【００２５】
ソース／ドレインは基板上に配置する導電層によってのみ形成されていてもよいが、凸状半導体基板の側面で導電層と接するように基板内に形成された不純物拡散層をさらに有していることが好ましい。
また、ソース／ドレインの間にゲート電極が埋め込まれるように形成される場合は、ソース／ドレインを素子形成領域上から素子分離領域上に形成すると、ゲート長を小さくできるので好ましい。
【００２６】
ソース／ドレインの厚さは、直列抵抗を低くし、ソース／ドレインとゲート電極との短絡を防ぎ、メタル配線と接続するためのコンタクト孔を形成する際にマージンを取りやすいことからなるべく厚くするのが好ましく、例えば５０〜１５０ｎｍ程度に調整される。
【００２７】
半導体基板上には、ゲート絶縁膜を介してゲート電極が形成される。
ゲート絶縁膜としては、熱酸化法、ＣＶＤ法又はスパッタ法により形成されたシリコン酸化膜、ＣＶＤ法又はスパッタ法により形成されたシリコン窒化膜及びこれらの積層膜等が挙げられる。その膜厚は３〜１５ｎｍ程度が好ましい。
【００２８】
ゲート電極としては、ＣＶＤ法等により形成された多結晶シリコン、シリサイド及びそれらの積層体（ポリサイド）等からなるシリコン系膜や、蒸着法等により形成されたアルミニウム、銅及びそれらの合金等からなる金属膜が挙げられる。ゲート電極の厚さは１０〜５０ｎｍ程度が好ましい。
【００２９】
ゲート電極は、側壁にサイドウォールスペーサーが形成されたソース／ドレインの間に埋め込まれるように形成されるのが好ましい。これによりゲート長は、平坦な基板上にフォトリソグラフィ等の通常の方法でゲート電極をパターニングした場合よりも加工限界を超えて小さくでき、具体的には０．３〜０．５μｍ程度、好ましくは０．３〜０．４μｍ程度に形成できる。
【００３０】
以下、本発明のトランジスタ及びその製造方法を、実施形態に基づき図面を参照しながら詳細に説明する。なお、この実施形態は、本発明の１形態を示すものであるから、これにより本発明が限定されることはない。
【００３１】
図２及び図３は本発明の１実施形態であるｎＭＯＳ電界効果型トランジスタの製造方法を示す工程断面図である。
【００３２】
まず、図２（ａ）に示すように、ｐ型シリコン基板（若しくはｐ型ウエル）１０１上に、耐酸化膜としての熱酸化膜１０２を５〜１５ｎｍ程度、シリコン窒化膜１０３を５０〜１５０ｎｍ程度及びシリコン酸化膜１０４を５０〜１００ｎｍ程度に順次堆積する。
【００３３】
次に、図２（ｂ）に示すように、フォトリソグラフィ等の公知の方法により、熱酸化膜１０２、シリコン窒化膜１０３及びシリコン酸化膜１０４を、素子形成領域にのみ残るようパターニングして耐酸化マスクを形成する。続いて、ｐ型シリコン基板１０１も公知の方法によりエッチングする。ｐ型シリコン基板１０１のエッチング量は、図２（ｂ）中のαで示され、目的とするトランジスタのサイズにより適宜調整されるが、５〜１０ｎｍ程度が好ましく、７〜９ｎｍ程度がさらに好ましい。
【００３４】
次に、図２（ｃ）に示すように、ＣＶＤ（chemical vapor deposition）法等の公知の方法により、基板全面に酸化膜を堆積した後、エッチバックすることにより耐酸化マスク及びエッチングされた基板の側壁に第１のサイドウォールスペーサー１０５を形成する。
【００３５】
エッチバックの際、ｐ型シリコン基板１０１もエッチングされる。ｐ型シリコン基板１０１のエッチング量は、図２（ｃ）中のβで示され、次のフィールド酸化膜の厚さにより適宜調整され、例えば５０〜１００ｎｍ程度に調整される。
【００３６】
次に、図２（ｄ）に示すように、９５０〜１１００℃で熱酸化することにより、ｐ型シリコン基板１０１の耐酸化マスクが形成されていない部分（素子分離領域）にフィールド酸化膜１０６を２００〜４００ｎｍ程度に成長させる。
【００３７】
次に、シリコン酸化膜１０４及びシリコン窒化膜１０３をエッチング除去し、第１のサイドウォールスペーサー１０５もフッ酸を含む水溶液でウエットエッチングして除去する。
【００３８】
次に、ソース・ドレインとチャネルの接続を確実にする必要がある場合は、基板全面にリンをエネルギー１０〜３０ｋｅｖ程度、注入量１０13〜５×１０13／ｃｍ2程度で注入する。特性上不必要であれば、省略してもかまわない。なお、チャネル下については、後で注入するしきい値電圧設定用のホウ素によりキャンセルされる。
【００３９】
次に、基板全面にリンドープポリシリコン層１０７（第１導電層）を５０〜１００ｎｍ程度に、酸化膜１０８（第１絶縁膜）を１０〜１００ｎｍ程度に順次堆積する（以下、リンドープポリシリコン層１０７及び酸化膜１０８の積層膜を「複合膜」という）。次に、基板全面にヒ素を、エネルギー５０〜１５０ｋｅｖ程度、注入量１０15／ｃｍ2程度にてポリシリコン中に注入し、熱処理する。これにより１０７ａを形成する。なお、ここでのイオン注入を省略し、熱処理によりリンドープポリシリコン層からの固相拡散により１０７ａを形成してもよい。ヒ素の注入は、熱処理に伴うポリシリコン中からのリンの拡散によるポリシリコンの抵抗増加を防ぐためのものであり、不要であれば省略してもかまわない。
【００４０】
次に、図３（ｅ）に示すように、素子形成領域に残存する熱酸化膜１０２の一部が露出するように溝を設けつつ、素子形成領域上から素子分離領域上に残存するように複合膜をパターニングする。素子形成領域内での溝は、図３（ｅ）中のγで示され、この部分がゲート形成領域となる。なお、γの大きさは、目的とするトランジスターのサイズにより適宜調整され、０．３〜０．５μｍ程度が好ましく、０．３〜０．４μｍ程度がさらに好ましい。
【００４１】
次に、図３（ｆ）に示すように、基板全面にＣＶＤ酸化膜を５０〜１５０ｎｍ程度に堆積し、エッチバックすることにより、複合膜の側壁に第２のサイドウォールスペーサー１０９を形成する。
【００４２】
次に、しきい値電圧設定用にホウ素を、エネルギー１０〜２０ｋｅｖ程度、注入量１０13〜１０14／ｃｍ2程度で注入する。また、同時にリン及び／又はヒ素の注入により形成された不純物層１０７ａがｐ型シリコン基板１０１の素子形成領域内に形成される。溝における露出された熱酸化膜１０２をエッチング除去する。
【００４３】
次に、図３（ｇ）に示すように、８００〜９００℃で熱酸化して、溝において露出したｐ型シリコン基板１０１表面に熱酸化膜１００（第２絶縁膜）を３〜５ｎｍ程度に成長させる。次に、基板全面にリンドープポリシリコン層１１０（第２導電層）を５０〜１５０ｎｍ程度に堆積して溝を埋め込み、フォトリソグラフィ等の公知の方法によりパターニングして、素子形成領域上であって溝を含む領域にゲート電極１１０を形成する。
【００４４】
次に、図３（ｈ）に示すように、公知の方法を用いて、基板全面にシリコン酸化膜よりなる層間絶縁膜１１１を形成し、リンドープポリシリコン層１０７（第２導電層）に到達するコンタクト孔１１２を所定の個所に形成する。次に、基板全面にメタル膜を堆積してコンタクト孔１１２を埋め込み、フォトリソグラフィー、エッチング工程を経て、メタル膜をコンタクト孔１１２を含む領域に残存するようにパターニングしてメタル配線１１３を形成する。
【００４５】
メタル膜及びメタル配線を構成する材料としては、例えばアルミニウム、チタン、それらの合金等が挙げられる。合金の具体例としては、ＡｌＣｕ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＴｉＮ、ＴｉＷ等が挙げられる。
【００４６】
以上の工程により、本発明のｎＭＯＳ電界効果型トランジスタが製造される。
なお、本実施形態では第１及び第２導電層をリンドープポリシリコン層としたが、導電性層ならいずれも用いることができ、例えばポリサイド、シリサイド、金属等を用いることもできる。また、第１及び第２絶縁膜は、シリコン酸化膜、シリコン窒化膜又はこれらの積層膜のいずれであってもよい。
【００４７】
また、本実施形態はｎＭＯＳ電界効果型トランジスタの製造方法について説明したが、極性を変えればｐＭＯＳ電界効果型トランジスタにも適用できる。
また、所望の特性を得るために、素子形成領域内外に適宜イオン注入を施すことも可能である。
【００４８】
【発明の効果】
以上のように本発明のＭＯＳ電界効果型トランジスタは、活性領域と素子分離領域の境界部分で、素子形成領域の側壁において半導体基板が僅かに露出し、その露出した部分を含む領域にソース／ドレインが形成される。このため、ソース／ドレインと半導体基板の接する部分を小さく調整でき、かつソース／ドレイン下には厚いフィールド酸化膜を形成できるため、寄生容量・接合リークの増加を抑えることができる。
【００４９】
また、ソース／ドレインを厚く設定できるため、直列抵抗を下げるとともに、メタル配線接続用のコンタクト孔を層間絶縁膜に形成するときのマージンを確保することができる。
【００５０】
また、ソース及びドレインの間に、サイドウォールスペーサーを介して導電膜を埋め込むことによりゲート電極が形成されることから、ゲート電極を小さく形成できる。またソース及びドレインと半導体基板とは、素子分離領域の側面の僅かな部分で接しており、かつソース及びドレインを厚くできることから、露出した基板部分はゲート電極と離れており、ソース／ドレインとゲートとの間で短絡が起こる問題もなくなる。
【００５１】
また、本発明の製造方法によれば、素子分離領域の形成時にソース／ドレインと半導体基板のチャネルとの接続部分を形成するため、従来のように、ソース／ドレインを形成するための溝掘り工程が不要となる。
また、加工限界を超えた微細なゲート長を有するトランジスターを製造することができる。
【図面の簡単な説明】
【図１】本発明のトランジスタの構造を示す断面図である。
【図２】本発明のトランジスタの製造方法を示す工程断面図である。
【図３】本発明のトランジスタの製造方法を示す工程断面図である。
【図４】従来のトランジスタの製造方法を示す工程断面図である。
【図５】従来のトランジスタの製造方法を示す工程断面図である。
【図６】従来のトランジスタの製造方法を示す工程断面図である。
【符号の説明】
１００ 熱酸化膜（第２絶縁膜）
１０１ ｐ型シリコン基板（もしくはｐ型ウエル）
１０２、１０４、２０２ シリコン酸化膜
１０３ シリコン窒化膜
１０５ サイドウォールスペーサー
１０６ フィールド酸化膜
１０７ リンドープポリシリコン層（第１導電層）
１０７ａ リン又はリンとヒ素の不純物層
１０８ ＣＶＤ酸化膜（第１絶縁膜）
１０９ 第２のサイドウォール
１１０ リンドープポリシリコン層（ゲート電極）
１１１ 層間絶縁膜（シリコン酸化膜）
１１２ コンタクト孔
１１３ メタル配線
２０１ シリコン基板
２０１ａ 溝２０６に挟まれたシリコン基板
２０２ａ 第１のストッパー絶縁膜
２０３ 絶縁膜
２０４ 多結晶シリコンゲート電極
２０４ｂ 第２のストッパー絶縁膜
２０６ ソース・ドレインとなる領域に形成された溝
２０７ 溝の側壁に形成された絶縁膜
２０７ａ 溝の側壁絶縁膜の異方性エッチングのマスクとなる絶縁膜
２０８ 溝に埋め込まれる多結晶シリコン膜
２０９ チャネルと接続するための溝側壁のシリコン表面
α 第１のシリコンエッチング量
β 第２のシリコンエッチング量
γ ゲート形成領域
Claims (2)
- 半導体基板上に耐酸化膜を成膜し、耐酸化膜をパターニングして素子形成領域に配置させることにより耐酸化マスクを形成する工程と、
耐酸化マスクをマスクとして用いて半導体基板をエッチングする工程と、
耐酸化マスクとエッチングされた基板との側壁に第１のサイドウォールスペーサーを形成し、耐酸化マスク及び第１のサイドウォールスペーサーをマスクとして用いて半導体基板をさらにエッチングする工程と、
耐酸化マスクをマスクとして用いて半導体基板の素子分離領域にフィールド酸化膜を形成する工程と、
第１のサイドウォールスペーサーを除去してエッチングされた基板の側壁を露出させた後、半導体基板上全面に第１導電層を形成する工程と、
熱処理及び / 又はイオン注入により、耐酸化マスク下の半導体基板内に第１導電層に接して第１導電層と同じ導電型の不純物層を形成する工程と、
第１導電層をパターニングして、耐酸化マスクの一部が露出するように溝を設けつつ、第１導電層を素子形成領域上から素子分離領域上に配置させることによりソース／ドレインを形成する工程と、
ソース／ドレインの側壁に第２のサイドウォールスペーサーを形成する工程と、
第２のサイドウォールスペーサーをマスクとして用いて溝内に露出した耐酸化マスク下の不純物層に第１導電層と異なる導電型の不純物を注入し、チャネル領域を形成する工程と、
第２のサイドウォールスペーサーをマスクとして用いて溝内に露出した耐酸化マスクを除去してチャネル領域上の半導体基板を露出させ、チャネル領域上に第２絶縁膜を形成し、さらに第２導電層を堆積して溝を埋め込む工程と、
第２導電層をパターニングして、チャネル領域上に第２絶縁膜を介して第２導電層を配置することによりゲート電極を形成する工程
とを含むことを特徴とするＭＯＳ電界効果型トランジスタの製造方法。 - 第２導電層がリンドープの多結晶シリコンである請求項１に記載のＭＯＳ電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002000049A JP3888900B2 (ja) | 2002-01-04 | 2002-01-04 | Ｍｏｓ電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002000049A JP3888900B2 (ja) | 2002-01-04 | 2002-01-04 | Ｍｏｓ電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003204059A JP2003204059A (ja) | 2003-07-18 |
| JP3888900B2 true JP3888900B2 (ja) | 2007-03-07 |
Family
ID=27640565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002000049A Expired - Fee Related JP3888900B2 (ja) | 2002-01-04 | 2002-01-04 | Ｍｏｓ電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3888900B2 (ja) |
-
2002
- 2002-01-04 JP JP2002000049A patent/JP3888900B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003204059A (ja) | 2003-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11842965B2 (en) | Backside power rail structure and methods of forming same | |
| EP0480635B1 (en) | Thin film transistor and a method of manufacturing thereof | |
| EP0166218B1 (en) | Silicon-on-insulator transistors | |
| TWI390666B (zh) | 絕緣體上半導體裝置之製造方法 | |
| JP3860672B2 (ja) | トランジスタの製造方法およびその製造方法によって製造されたトランジスタ | |
| US4980306A (en) | Method of making a CMOS device with trench isolation device | |
| US20080001183A1 (en) | Silicon-on-insulator (SOI) junction field effect transistor and method of manufacture | |
| US11664374B2 (en) | Backside interconnect structures for semiconductor devices and methods of forming the same | |
| US11810917B2 (en) | Self-aligned etch in semiconductor devices | |
| JP3132435B2 (ja) | 半導体装置の製造方法 | |
| CN100356579C (zh) | 半导体器件及其制造方法 | |
| JP2891237B2 (ja) | Ｓｏｉ構造の半導体装置およびその製造方法 | |
| JP2007005575A (ja) | 半導体装置およびその製造方法 | |
| WO2007126488A2 (en) | Method for fabricating a semiconductor component including a high capacitance per unit area capacitor | |
| JP2003298047A (ja) | 半導体装置及びその製造方法 | |
| TW201005943A (en) | Transistor with contact over gate active area | |
| US7416934B2 (en) | Semiconductor device | |
| JP2023097349A (ja) | デバイスおよび半導体デバイスを製造するための方法（密度スケーリングのための背面電源レールおよび配電網） | |
| JP2005116592A (ja) | 電界効果トランジスタ | |
| JP3888900B2 (ja) | Ｍｏｓ電界効果型トランジスタの製造方法 | |
| JP2012039003A (ja) | 半導体装置 | |
| JP2011228596A (ja) | 半導体装置及びその製造方法 | |
| US20240072052A1 (en) | Dielectric Walls for Complementary Field Effect Transistors | |
| US6521517B1 (en) | Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer | |
| JP4880149B2 (ja) | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040728 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060817 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060822 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061018 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061114 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061128 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091208 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111208 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |