JP2023097349A - デバイスおよび半導体デバイスを製造するための方法（密度スケーリングのための背面電源レールおよび配電網） - Google Patents

デバイスおよび半導体デバイスを製造するための方法（密度スケーリングのための背面電源レールおよび配電網） Download PDF

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Abstract

【課題】標準ＣＭＯＳセルなどの標準セルのセル間間隔およびセル高さを減少させるように構成される半導体集積回路デバイス、およびそのような半導体デバイスを製造する方法を提供する。【解決手段】デバイスは、第１の相互接続構造と、第２の相互接続構造と、第１のトランジスタを含む第１のセルと、第２のトランジスタを含む第２のセルと、第１のトランジスタのソース／ドレイン素子を第１の相互接続構造に接続する第１のコンタクトと、第２のトランジスタのソース／ドレイン素子を第２の相互接続構造に接続する第２のコンタクトとを有する。第１のセルは第２のセルに隣接して配置され、第１のトランジスタは第２のトランジスタに隣接して配置される。第１および第２のセルは、第１および第２の相互接続構造の間に配置される。【選択図】図１Ａ

Description

本開示は、一般に、半導体集積回路の密度スケーリングのための技術に関し、特に、標準ＣＭＯＳ（相補型金属酸化膜半導体）セルなどの標準セルのセル間間隔およびセル高さを減少させるための技術に関する。典型的には、複雑なロジック設計は、標準セルから構築された直立セルを使用して構築される。したがって、ロジックの継続的なスケーリングは、標準セルのサイズを減少させることによって達成される。半導体プロセス技術の継続的な革新により、より高い集積密度およびデバイスのスケーリングが可能になっている。半導体業界が７ｎｍ技術ノード以降に向かうにつれて、ナノシートＦＥＴデバイス、ナノワイヤＦＥＴデバイス、縦型ＦＥＴデバイス、フィン型ＦＥＴデバイスなどの非平面半導体電界効果トランジスタ（ＦＥＴ）デバイス構造により、デバイス幅（またはＦＥＴチャネル幅）が増加し、したがって、所与のフットプリント面積あたりの駆動電流が増加する一方で、ＦＥＴデバイスをより小さな寸法（より小さなフットプリント）にスケーリングすることが可能になった。ＦＥＴデバイスおよびその他の構造レベルのスケーリングブースタのスケーリングにより、標準セルのセル高さを減少させることができるが、そのようなセル高さの減少は、バックエンド（ＢＥＯＬ）相互接続構造の電源および信号配線に接続するためのピンアクセスポイントの数の減少を引き起こし、これにより、配線可能性の低下のために、ブロックレベルの面積のスケーリングが制限される可能性がある。
これはビアのネットワークを含み、半導体チップ上の集積回路に電源を供給するために、チップの正電源（ＶＤＤ）および負電源（ＶＳＳ）端子に接続された配線である、電源供給網によって半導体チップに電源が供給される。一部の従来の半導体集積回路設計では、電源供給網の一部であるＶＤＤおよびＶＳＳ電源レールは、バックエンド（ＢＥＯＬ）相互接続構造の下層（例えば、Ｍｉｎｔ層およびＭ１層）に実装される。そのような設計は、ＢＥＯＬ相互接続構造の下層で電源レールに接続されている、隣接するセルの隣接するＦＥＴデバイスの隣接するソース／ドレインコンタクトの短絡を防ぐために、隣接するセルのＦＥＴデバイス間に十分な横方向のセル間隔（例えば、Ｎ－Ｎ間隔、またはＰ－Ｐ間隔）が存在しなければならないため、例えば、セル間間隔を減少させることに関して、スケーリングの課題を提供する。したがって、高密度集積設計は、ＢＥＯＬ回路の相互接続設計における輻輳に悩まされ、信頼性の問題を引き起こす可能性がある。
一部の従来の半導体集積回路設計では、集積密度を高めるために標準セル高さが減少するために、埋め込み電源レールを構造スケーリングブースタとして利用している。例えば、埋め込み電源レール（例えば、埋め込みＶＤＤレールおよび埋め込みＶＳＳレール）をフロントエンド（ＦＥＯＬ）の一部として製造して、ＢＥＯＬ相互接続構造のＭｉｎｔ層およびＭ１層の信号トラック用の空間を解放し（それによって、セル高さを減少させることができる）、ピッチスケーリングにより、ＢＥＯＬ抵抗の増加に悩まされる高集積設計で低抵抗の局所的な電源分配を提供できる。しかし、ＦＥＯＬプロセスモジュール内の埋め込み電源レールを集積して高密度スケーリングを実現することは、様々な理由で困難である。
例えば、いくつかの従来のスキームでは、埋め込み電源レールは、隣接するセル間のセル境界領域の半導体基板にトレンチをエッチングすることによってＦＥＯＬプロセスモジュールの一部として形成され、トレンチをライナおよび金属材料で埋めて、半導体基板の前面に高アスペクト比の埋め込み電源レール（ＢＰＲ）を形成する。そのようなスキームにより、セル間間隔が５０ナノメートル（ｎｍ）以下である場合に、例えば、５ｎｍの比較的薄い埋め込み電源レールの形成をもたらし、比較的高い抵抗を有する埋め込み電源レールをもたらす。さらに、そのような従来の設計は、埋め込み電源レール（ＶＢＰＲ）をミドルオブライン（ＭＯＬ）プロセスモジュールの一部として形成される前面ソース／ドレインコンタクトに接続するために、埋め込み電源レールを接続する前面ビアコンタクトを形成することをさらに含む。したがって、これらの設計は、隣接するセルの隣接するＦＥＴデバイスのソース／ドレインコンタクトへのそのようなビアコンタクトの短絡を防ぎながら、隣接するセルの隣接するＦＥＴデバイス間に十分な横方向のセル間隔（例えば、Ｎ－Ｎ間隔およびＰ－Ｐ間隔）が存在し、前面ソース／ドレインコンタクトを埋め込み電源レールに接続するビアコンタクトに十分な空間を提供しなければならないため、例えば、セル高さおよびセル間間隔を減少させることに関して、スケーリングの課題を提供する。したがって、ＶＢＰＲは、前面ソース／ドレインコンタクトとＢＰＲとの間の比較的高い抵抗接続を提供する、高アスペクト比のビアコンタクト（例えば、狭くて高い）を備える。さらに、ＢＥＯＬ相互接続構造のより高い金属レベルから前面電源供給を行うＦＥＯＬ埋め込み電源レールを実装する従来の設計では、埋め込み電源レールからＢＥＯＬ相互接続構造への接続を提供するために、ＭＯＬモジュールの一部として追加の前面ビアコンタクトを形成する必要がある。
さらに、いくつかの従来の半導体集積回路設計は、背面配電網によって提供される電源供給と併せて埋め込み電源レールを利用する。そのような従来の設計では、背面プロセスによって埋め込み電源レールのサイズを大きくできるが、そのような設計では、埋め込み電源レールをミドルオブライン（ＭＯＬ）プロセスモジュールの一部として形成される前面ＭＯＬソース／ドレインコンタクトに接続するために、埋め込み電源レールを接続する前面ビアコンタクトを依然として利用している。したがって、これらの設計は、そのようなビアコンタクトが、隣接するセルの隣接するＦＥＴデバイスのソース／ドレインコンタクトに短絡するのを防ぎながら、隣接するセルの隣接するＦＥＴデバイス間に十分な横方向のセル間隔（例えば、Ｎ－Ｎ間隔およびＰ－Ｐ間隔）が存在し、前面ソース／ドレインコンタクトを埋め込み電源レールに接続するビアコンタクトに十分な空間を提供しなければならないため、例えば、セル高さおよびセル間間隔を減少させることに関して、スケーリングの課題を提供する。
次に、標準ＣＭＯＳセルなどの標準セルのセル間間隔およびセル高さを減少させるように構成される半導体集積回路デバイス、およびそのような半導体デバイスを製造する方法に関して、例示的な実施形態をさらに詳細に説明する。
例えば、例示的な実施形態は、第１の相互接続構造と、第２の相互接続構造と、第１のトランジスタを含む第１のセルと、第２のトランジスタを含む第２のセルと、第１のトランジスタのソース／ドレイン素子を第１の相互接続構造に接続する第１のコンタクトと、第２のトランジスタのソース／ドレイン素子を第２の相互接続構造に接続する第２のコンタクトとを有するデバイスを備える。第１のセルは第２のセルに隣接して配置され、第１のトランジスタは第２のトランジスタに隣接して配置される。第１および第２のセルは、第１および第２の相互接続構造の間に配置される。
有利なことに、第２の相互接続構造の実装および、第１の相互接続構造への第１のコンタクトの接続および第２の相互接続構造への第２のコンタクトの接続は、隣接する第１および第２のトランジスタ間のセル間間隔が減少させるため、第１および第２のコンタクト間の潜在的な短絡接続を回避する。
別の例示的な実施形態は、第１のトランジスタを有する第１のセル、第２のトランジスタを有する第２のセル、および分離構造を有するデバイスを備える。第１および第２のセルは互いに隣接して配置され、第１および第２のトランジスタは互いに隣接して配置される。分離構造は、第１および第２のセル間のセル境界領域に配置される。分離構造は、第１のトランジスタの第１のアクティブチャネル構造および第２のトランジスタの第２のアクティブチャネル構造上に配置された第１の部分および第１および第２のアクティブチャネル構造の間に配置された第２の部分を有する。分離構造の第１の部分は、第１および第２のアクティブチャネル構造の間の間隔に実質的に等しい第１の幅を有する。分離構造の第２の部分は、第１の幅より小さい第２の幅を有する。分離構造の第２の部分と第１および第２のアクティブチャネル構造のそれぞれとの間の空間は、第１および第２のトランジスタのゲート延在長さを画定する。
有利なことに、第１および第２のセル間のセル境界領域に配置された分離構造の実装により、第１および第２のセル間のセル間間隔を減少させることが可能になる。いくつかの実施形態では、分離構造は、第１および第２のセルの第１および第２のトランジスタの隣接する第１および第２のアクティブチャネル構造間の誘電体分離の厚さおよび位置合わせの精密制御、ならびに、第１および第２のトランジスタのゲート延在の精密制御を可能にする自己整合プロセスを使用して形成される。第１および第２のセル間のセル境界領域に配置された分離構造の実装により、自己整合分離構造の下部のより狭い部分によって、隣接する第１および第２のセル間に存在する明確に画定されたセル間間隔に影響を与えることなく、隣接するセル間の金属ゲート電極を分離するために実装され得るレイトゲートカットプロセスの公差を緩和することを可能にする。
別の例示的な実施形態は、第１のトランジスタを含む第１のセル、および第２のトランジスタを含む第２のセルを有するデバイスを備える。第１および第２のセルは、互いに隣接して配置される。第１および第２のトランジスタは、第１および第２のトランジスタの間に配置された絶縁壁を有するフォークシート型電界効果トランジスタ対を有する。絶縁壁は、第１および第２のセル間のセル境界に位置合わせされる。絶縁壁の幅は、第１および第２のセル間のセル間間隔を画定する。
有利なことに、第１および第２のセル間のセル境界に位置合わせされた絶縁壁を有するフォークシート型電界効果トランジスタ対の実装は、第１および第２のセル間のセル間間隔を減少させることを可能にする。いくつかの実施形態では、絶縁壁は、絶縁壁の厚さおよび位置合わせの精密制御を可能にし、したがって、フォークシート型電界効果トランジスタ対間のセル境界領域における誘電体分離の精密制御を可能にする自己整合プロセスを使用して形成される。第１および第２のセル間のセル境界領域に配置された絶縁壁の実装により、第１および第２のセル間のセル境界に位置合わせされたフォークシート型電界効果トランジスタ対の絶縁壁によって、隣接する第１および第２のセル間に存在する明確に画定されたセル間間隔に影響を与えることなく、隣接するセル間の金属ゲート電極を分離するために実装され得るレイトゲートカットプロセスの公差を緩和することを可能にする。
別の例示的な実施形態は、半導体デバイスを製造する方法を備える。第１および第２のセルが基板上に形成される。第１のセルは第１のトランジスタを有し、第２のセルは第２のトランジスタを有する。第１および第２のセルは互いに隣接して配置され、第１および第２のトランジスタは互いに隣接して配置される。第１のトランジスタのソース／ドレイン素子に接続する第１のコンタクトが形成される。第１のコンタクトに接続される第１の相互接続構造が形成される。基板をエッチングして、第２のトランジスタのソース／ドレイン素子の背面を露出する開口部を形成する。第２のコンタクトは、第２のトランジスタのソース／ドレイン素子に接続する開口部内に形成される。第２のコンタクトに接続される第２の相互接続構造が形成される。
別の例示的な実施形態は、半導体デバイスを製造する方法を備える。第１のトランジスタの第１のナノシートチャネル構造および第２のトランジスタの第２のナノシートチャネル構造が基板上に形成される。第１および第２のナノシートチャネル構造は、互いに隣接して配置され、それぞれの第１および第２のトランジスタを含む第１および第２のセル間のセル間間隔を画定する空間によって分離される。コンフォーマル犠牲スペーサ層が、第１および第２のナノシートチャネル構造の隣接する側壁上に形成される。第１および第２のナノシートチャネル構造の側壁上のコンフォーマル犠牲スペーサ層の間に誘電体分離構造が形成される。第１および第２のナノシートチャネル構造の側壁上のコンフォーマル犠牲スペーサ層は、選択的にエッチング除去されて、誘電体分離構造と第１および第２のナノシートチャネル構造の側壁との間に空間を形成し、空間は、第１および第２のトランジスタのゲート延在長さを画定する。空間は金属材料で埋められて、第１のトランジスタの第１の金属ゲート構造および第２のトランジスタの第２の金属ゲート構造を形成する。
他の実施形態は、添付の図面と併せて読まれる、以下の実施形態の詳細な説明において説明される。
本開示の例示的な実施形態による、密度スケーリングを可能にするために背面電源レールおよび背面配電網を実装する半導体集積回路デバイスの概略図である。 本開示の例示的な実施形態による、密度スケーリングを可能にするために背面電源レールおよび背面配電網を実装する半導体集積回路デバイスの概略図である。
本発明の一実施形態による、図１Ａおよび図１Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、半導体基板、絶縁層、および絶縁層上に形成されたナノシート積層構造を有する製造の初期段階における半導体集積回路デバイスの初期デバイス構造の概略側断面図である。
本発明の一実施形態による、図１Ａおよび図１Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、パターニングされたナノシート積層構造を形成するために、図２のナノシート積層構造をパターニングすることによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。 本発明の一実施形態による、図１Ａおよび図１Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、パターニングされたナノシート積層構造を形成するために、図２のナノシート積層構造をパターニングすることによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。
本発明の一実施形態による、図１Ａおよび図１Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、ダミーゲート構造を形成してトランジスタデバイスのソース／ドレイン素子を形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。 本発明の一実施形態による、図１Ａおよび図１Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、ダミーゲート構造を形成してトランジスタデバイスのソース／ドレイン素子を形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。 本発明の一実施形態による、図１Ａおよび図１Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、ダミーゲート構造を形成してトランジスタデバイスのソース／ドレイン素子を形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。
本発明の一実施形態による、図１Ａおよび図１Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、層間誘電体層を形成してゲートカットプロセスを実行し、置換金属ゲートプロセスを実行することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。 本発明の一実施形態による、図１Ａおよび図１Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、層間誘電体層を形成してゲートカットプロセスを実行し、置換金属ゲートプロセスを実行することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。
本発明の一実施形態による、図１Ａおよび図１Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、前面ゲートコンタクトおよびソース／ドレインコンタクトを形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。 本発明の一実施形態による、図１Ａおよび図１Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、前面ゲートコンタクトおよびソース／ドレインコンタクトを形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。 本発明の一実施形態による、図１Ａおよび図１Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、前面ゲートコンタクトおよびソース／ドレインコンタクトを形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。
本発明の一実施形態による、図１Ａおよび図１Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、図６Ａ、図６Ｂ、および図６Ｃの中間デバイス構造の前面に第１の相互接続構造（例えば、ＢＥＯＬ相互接続構造）を形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略側断面図である。
本発明の一実施形態による、図１Ａおよび図１Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、背面ソース／ドレインコンタクトおよび図７の中間デバイス構造の背面上に完全な背面電源供給構造を有する第２の相互接続構造を形成する背面プロセスモジュールを実行することによって構築される、半導体集積回路デバイスの次の中間構造の概略側断面図である。
本開示の別の例示的な実施形態による、密度スケーリングを可能にするために背面電源レールおよび背面配電網を実装する半導体集積回路デバイスの概略側断面図である。
本開示の別の例示的な実施形態による、密度スケーリングを可能にするために背面電源レールおよび背面配電網を実装する半導体集積回路デバイスの概略図である。 本開示の別の例示的な実施形態による、密度スケーリングを可能にするために背面電源レールおよび背面配電網を実装する半導体集積回路デバイスの概略図である。
本開示の例示的な実施形態による、図１０Ａおよび図１０Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、半導体基板、絶縁層、絶縁層上に配置された複数のパターニングされたナノシート積層構造、およびパターニングされたナノシート積層構造の上に配置されたハードマスク層を有する、製造の中間段階における半導体集積回路デバイスの中間デバイス構造の概略側断面図である。
本開示の例示的な実施形態による、図１０Ａおよび図１０Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、パターニングされたナノシート積層構造の側壁に犠牲スペーサ層を形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略側断面図である。
本開示の例示的な実施形態による、図１０Ａおよび図１０Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、パターニングされたナノシート積層構造の間に自己整合誘電体分離素子を形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略側断面図である。
本開示の例示的な実施形態による、図１０Ａおよび図１０Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、ダミーゲート構造を形成してトランジスタデバイスのソース／ドレイン素子を形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。 本開示の例示的な実施形態による、図１０Ａおよび図１０Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、ダミーゲート構造を形成してトランジスタデバイスのソース／ドレイン素子を形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。 本開示の例示的な実施形態による、図１０Ａおよび図１０Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、ダミーゲート構造を形成してトランジスタデバイスのソース／ドレイン素子を形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。
本開示の例示的な実施形態による、図１０Ａおよび図１０Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、層間誘電体層を形成してダミーゲートを金属ゲートで置換するために置換金属ゲートプロセスを実行することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。 本開示の例示的な実施形態による、図１０Ａおよび図１０Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、層間誘電体層を形成してダミーゲートを金属ゲートで置換するために置換金属ゲートプロセスを実行することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。
本開示の例示的な実施形態による、図１０Ａおよび図１０Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、隣接するセル内のトランジスタデバイスの金属ゲート構造を分離するために、自己整合誘電体分離素子上に上部ゲートカット素子を形成するレイトゲートカットプロセスを実行することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。 本開示の例示的な実施形態による、図１０Ａおよび図１０Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、隣接するセル内のトランジスタデバイスの金属ゲート構造を分離するために、自己整合誘電体分離素子上に上部ゲートカット素子を形成するレイトゲートカットプロセスを実行することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。 本開示の例示的な実施形態による、図１０Ａおよび図１０Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、隣接するセル内のトランジスタデバイスの金属ゲート構造を分離するために、自己整合誘電体分離素子上に上部ゲートカット素子を形成するレイトゲートカットプロセスを実行することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。
本開示の別の例示的な実施形態による、密度スケーリングを可能にするために背面電源レールおよび背面配電網を実装する半導体集積回路デバイスの概略図である。 本開示の別の例示的な実施形態による、密度スケーリングを可能にするために背面電源レールおよび背面配電網を実装する半導体集積回路デバイスの概略図である。
本開示の例示的な実施形態による、図１７Ａおよび図１７Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、半導体基板、絶縁層、絶縁層上に配置された複数のパターニングされたナノシート積層構造、およびパターニングされたナノシート積層構造の上に配置されたハードマスク層を有する、製造の中間段階における半導体集積回路デバイスの中間構造の概略側断面図である。
本開示の例示的な実施形態による、図１７Ａおよび図１７Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、パターニングされたナノシート積層構造の側壁に犠牲スペーサ層を形成し、さらに、フォークシートトランジスタのトランジスタ対のためのナノシートチャネル構造を形成するために、ナノシート積層構造をパターニングすることによって構築される、半導体集積回路デバイスの次の中間構造を示す概略側断面図である。
本開示の例示的な実施形態による、図１７Ａおよび図１７Ｂの半導体集積回路デバイスを製造するための方法を概略的に示す。本開示の例示的な実施形態による、パターニングされたナノシート積層構造の間に自己整合誘電体分離素子を形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略側断面図である。
次に、標準ＣＭＯＳセルなどの標準セルのセル間間隔およびセル高さを減少させるために、背面配電網、背面電源レール、および背面ソース／ドレインコンタクトを有する半導体集積回路デバイス、およびそのような半導体デバイスを製造する方法に関して、例示的な実施形態をさらに詳細に説明する。例示の目的で、本発明の例示的な実施形態は、ナノシートＦＥＴデバイスを有する相補型トランジスタ構造に関連して論じられる。しかし、本明細書で論じる例示的な実施形態は、ナノワイヤＦＥＴなどの様々なタイプのゲートオールアラウンド（ＧＡＡ）ＦＥＴデバイス、およびアクティブチャネル層のすべての側面の周りに形成されるゲート構造を有する他のタイプのＧＡＡ ＦＥＴデバイスに容易に適用可能であることを理解されたい。さらに、本明細書で開示される例示的な技術は、フィン型ＦＥＴ（ＦｉｎＦＥＴ）デバイスで実装できる。
添付の図面に示される様々な層、構造、および領域は、縮尺通りには描かれていない概略図であることを理解されたい。さらに、説明を簡単にするために、半導体デバイスまたは構造を形成するために一般に使用されるタイプの１つまたは複数の層、構造、および領域は、所与の図面に明示的に示され得ない。これは、明示的に示されていない層、構造、および領域が実際の半導体構造から省かれていることを意味するものではない。さらに、本明細書で論じる実施形態は、本明細書で示し説明する特定の材料、特徴、およびプロセスステップに限定されないことを理解されたい。特に、半導体プロセスステップに関して、本明細書で提供される説明は、機能的な半導体集積回路デバイスを形成するために必要とされ得るすべてのプロセスステップを包含することを意図していないことが強調されるべきである。むしろ、例えば、湿式洗浄ステップおよびアニーリングステップなど、半導体デバイスを形成する際に一般に使用される特定のプロセスステップは、説明を簡潔にするために、本明細書では意図的に説明しない。
同一または類似の参照番号は、同一または類似の特徴、要素、または構造を示すために図面全体で使用され、したがって、同一または類似の特徴、要素、または構造の詳細な説明は、各図面について繰り返されないことを理解されたい。さらに、厚さ、幅、パーセンテージ、範囲などに関して本明細書で使用される「約」または「実質的に」という用語は、正確ではないが、近いまたは近似であることを示すことを意味する。例えば、本明細書で使用される「約」または「実質的に」という用語は、記載された量の１％未満など、わずかな誤差が存在することを意味する。側面または表面の「上に」特徴（例えば、層）を形成することを説明するために本明細書で使用される「上に」という語句は、特徴（例えば、層）が、暗黙の側面または表面の「直接上に」（すなわち、直接接触して）形成され得ること、または、特徴（例えば、層）が、特徴（例えば、層）と暗黙の側面または表面との間に配置された１つまたは複数の追加の層を有する暗黙の側面または表面の「上に間接的に」形成され得ることを意味する。
図面全体に示される半導体構造の異なる構造方向に空間的文脈を提供するために、ＸＹＺデカルト座標が各図面に示されている。本明細書で使用される用語「垂直」または「垂直方向」または「垂直高さ」は、図面に示されるデカルト座標のＺ方向を示し、本明細書で使用される用語「水平」または「水平方向」または「横方向」は、図面に示されるデカルト座標のＸ方向もしくはＹ方向、またはその両方を示す。
図１Ａおよび図１Ｂは、本開示の例示的な実施形態による、密度スケーリングを可能にするために背面電源レールおよび背面配電網を実装する半導体集積回路デバイス１００の概略図である。より具体的には、図１Ａは、図１Ｂの線１Ａ－１Ａに沿った半導体集積回路デバイス１００の概略側断面図（Ｘ－Ｚ平面）であり、図１Ｂは、図１Ａの線１Ｂ－１Ｂに沿った半導体デバイスの概略平面図である。半導体集積回路デバイス１００は、第１のセルＣ１、第２のセルＣ２、および第３のセルＣ３を含む複数のセルを備える。説明を容易にするために、図１Ａおよび図１Ｂは、第１のセルＣ１の完全なセル高さＣＨと、第２および第３のセルＣ２およびＣ３のセルの半高さを示す。第１のセルＣ１は、第２のセルＣ２と第３のセルＣ３との間に配置される。本明細書で論じる例示的な実施形態では、セルＣ１、Ｃ２、およびＣ３は、ＣＭＯＳセルを有する。
セルＣ１、Ｃ２、およびＣ３は、絶縁基板層１０５（例えば、埋め込み酸化物（ＢＯＸ）層１０５）上に配置された、複数のナノシートＦＥＴデバイス１２０－１、１２０－２、１２０－３、および１２０－４を有する。いくつかの実施形態では、ナノシートＦＥＴデバイス１２０－１および１２０－２は、Ｎ型ナノシートＦＥＴデバイス（ＮＦＥＴデバイス）を有し、ナノシートＦＥＴデバイス１２０－３および１２０－４は、Ｐ型ナノシートＦＥＴデバイス（ＰＦＥＴデバイス）を有する。より具体的には、図１Ａおよび図１Ｂに示す例示的な実施形態では、第２のセルＣ２は、複数のＮＦＥＴデバイス１２０－１（セルＣ２の隣接するＰＦＥＴデバイスは図示せず）を有し、第１のセルＣ１は、複数のＮＦＥＴデバイス１２０－２および複数のＰＦＥＴデバイス１２０－３を有し、第３のセルＣ３は、複数のＰＦＥＴデバイス１２０－４（セルＣ３の隣接するＮＦＥＴデバイスは図示せず）を有する。ＮＦＥＴデバイス１２０－１および１２０－２は、ソース／ドレイン素子１２２を有し、ＰＦＥＴデバイス１２０－３および１２０－４は、ソース／ドレイン素子１２４を有する。
図１Ｂにさらに示すように、半導体集積回路デバイス１００は、セルＣ１、Ｃ２、およびＣ３を跨いでＸ方向に延在する複数のゲート構造Ｇ１、Ｇ２、およびＧ３を有する。いくつかの実施形態では、ゲート構造Ｇ１、Ｇ２、およびＧ３は、ゲート側壁スペーサ１３４、ゲートカット素子１３７、およびゲートキャッピング層１３８によってカプセル化された置換金属ゲート（ＲＭＧ）構造、例えば、Ｈｉｇｈ－ｋ金属ゲート（ＨＫＭＧ）構造を有する。図１Ｂに示すように、例示的な実施形態では、第１のセルＣ１のＮＦＥＴデバイス１２０－２は、ＰＦＥＴデバイス１２０－３の隣接するものと共通の金属ゲート構造を共有する。異なるセルＣ１、Ｃ２、およびＣ３のゲート構造Ｇ１、Ｇ２、およびＧ３は、隣接するセル間のセル境界領域に形成されるゲートカット素子１３７によって分離される。
例示的な実施形態では、ナノシートＦＥＴデバイス１２０－１、１２０－２、１２０－３、および１２０－４はそれぞれ、３つのアクティブナノシートチャネル層１１２、１１４、および１１６（図１Ａを参照）を有する積層ナノシートチャネル構造を有する。特に、ＮＦＥＴデバイス１２０－１および１２０－２はそれぞれ、それぞれの金属ゲート構造によってカプセル化され、ゲート構造Ｇ１、Ｇ２、およびＧ３の反対側のソース／ドレイン素子１２２に接続される積層ナノシートチャネル構造を有する。同様に、ＰＦＥＴデバイス１２０－３および１２０－４はそれぞれ、それぞれの金属ゲート構造によってカプセル化され、ゲート構造Ｇ１、Ｇ２、およびＧ３の反対側のソース／ドレイン素子１２４の間に配置される積層ナノシートチャネル構造を有する。
さらに図１Ａおよび図１Ｂに示すように、半導体集積回路デバイス１００の前面は、第１の絶縁層１４０、第２の絶縁層１４２、前面ゲートコンタクト１５１、１５２、および１５３、前面ソース／ドレインコンタクト１６０、１６１、１６２、および１６３、ならびにＢＥＯＬ相互接続構造１７０を有する。ＢＥＯＬ相互接続構造１７０は、複数のレベルの配線、および異なる配線レベル間で配線を接続するビア構造を有する。例えば、図１Ａに示すように、ＢＥＯＬ相互接続構造１７０は、第１のメタライゼーションレベルを有する誘電体層１７１および１７２、ならびに第１のレベルのメタライゼーション上に配置された追加のＢＥＯＬメタライゼーションレベル１７３を有する。
より具体的には、誘電体層１７１は、その中に形成された複数のビアコンタクト１７４および１７５を有し、誘電体層１７２は、所与のピッチＰを有する複数の金属トラックＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、およびＴ８を有する第１のメタライゼーションレベルＭ１（またはＭ０またはＭｉｎｔと示されることもある初期メタライゼーションレベル）を有する。いくつかの実施形態では、金属トラックＴ１～Ｔ８は、ナノシートＦＥＴデバイス１２０－１、１２０－２、１２０－３、および１２０－４への、からの、およびそれらの間で信号を分配するローカル相互接続を提供し、一方、ＢＥＯＬ相互接続構造１７０のいくつかの上部金属レベル１７３は、セミグローバル配線およびグローバル配線を有する。図１Ａに示すように、ビアコンタクト１７４および１７５は、それぞれの前面ソース／ドレインコンタクト１６０および１６１を、第１のメタライゼーションレベルのそれぞれの対応する金属トラックＴ３およびＴ６に接続する。特に示していないが、誘電体層１７１は、ゲートコンタクト１５１、１５２、および１５３、ならびにソース／ドレインコンタクト１６２および１６３を第１のメタライゼーションレベルの金属トラックに接続する他のビアコンタクトを有する。
図１Ａおよび図１Ｂにさらに示すように、半導体集積回路デバイス１００の背面は、背面ソース／ドレインコンタクト１８１、１８２、１８３、および１８４（絶縁基板層１０５に形成される）、ならびに完全な背面電源供給構造１９０を有する。背面電源供給構造１９０は、絶縁基板層１０５上に形成された背面誘電体層１９２、背面誘電体層１９２内に形成された複数の背面電源レール１９４および１９６、ならびに背面配電網１９８を有する。図１Ａおよび図１Ｂの例示的な実施形態では、背面ソース／ドレインコンタクト１８１および１８３は、セルＣ１およびＣ２のＮＦＥＴデバイスのソース／ドレイン素子１２２を背面電源レール１９４に接続し、背面ソース／ドレインコンタクト１８２および１８４は、セルＣ１およびＣ３のＰＦＥＴデバイスのソース／ドレイン素子１２４を背面電源レール１９４に接続する。
背面配電網１９８は、正の電源電圧（例えば、ＶＤＤ）および負の電源電圧（例えば、ＶＳＳ、グランド（ＧＮＤ）＝０Ｖ）を背面電源レール１９４および１９６に分配するように構成されている１つまたは複数のレベルの配線を有する。例えば、例示的な実施形態では、背面配電網１９８は、負の供給電圧（ＶＳＳ）を背面電源レール１９４に接続し、正の供給電圧（ＶＤＤ）を背面電源レール１９６に接続する。この構成では、背面ソース／ドレインコンタクト１８１および１８４（背面電源レール１９４に接続されている）は、第１および第２のセルＣ１およびＣ２内のいくつかのＮＦＥＴデバイスのいくつかのソース／ドレイン素子１２２をＶＳＳ（またはグランド）に接続し、背面ソース／ドレインコンタクト１８２および１８４は、第１および第３のセルＣ１およびＣ３内のいくつかのＰＦＥＴデバイスのいくつかのソース／ドレイン素子１２４をＶＤＤに接続する。
図１Ａおよび図１Ｂに示すような、ＣＭＯＳセルＣ１、Ｃ２、およびＣ３の例示的なレイアウト、ならびに前面および背面ソース／ドレインコンタクトなどの構成は、例示の目的で提示されていることを理解されたい。ＣＭＯＳセルＣ１、Ｃ２、およびＣ３のレイアウト、ならびに前面および背面ソース／ドレインコンタクトの構成は、所与の回路構成に実装される標準ＣＭＯＳセルのタイプおよび使用される半導体技術のタイプ（例えば、ナノシートＦＥＴデバイス、ＦｉｎＦＥＴデバイスなど）によって異なる。例えば、ＣＭＯＳセルＣ１、Ｃ２、およびＣ３は、ブール論理関数（例えば、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲなど）、記憶機能（例えば、ラッチ、フリップフロップなど）、または、加算器、マルチプレクサ、メモリなどのようなより複雑な標準セル（マクロセル）を提供するトランジスタおよび相互接続構造のグループを有する標準セルを有し得る。
図１Ａおよび図１Ｂは、セルＣ１、Ｃ２、およびＣ３が４トラックのセル高さ（ＣＨ）を有する例示的な実施形態を示す。本明細書で使用される標準セルの「セル高さ」という用語は、第１のセル境界と第２のセル境界との間に配置される平行なトラック（例えば、金属トラック）の数を示し、第１および第２のセル境界間の距離は、標準セルのセル高さを画定することに留意されたい。例えば、図１Ａに示すように、セルＣ１とＣ２との間の第１のセル境界Ｂ１、およびセルＣ１とＣ３との間の第２のセル境界Ｂ２を定める垂直の破線が示されている。ピッチＰの金属トラックＴ３、Ｔ４、Ｔ５、およびＴ６に関して、第１のセルのセル高さ（ＣＨ）は、１／２Ｐ＋Ｐ＋Ｐ＋１／２Ｐ＝４Ｐ（例えば、４つの金属トラック）である。
さらに図１Ａに示すように、第１のセルＣ１のセル高さ（ＣＨ）を画定する別の方法は、ＣＨ＝２ＣＢ＋Ｓ１＋２ＷＧであり、Ｓ１は、セルＣ１のＮＦＥＴデバイス１２０－２とＰＦＥＴデバイス１２０－３との間のＮからＰまでの間隔を示し、ＣＢは１／２Ｓ２（Ｓ２は隣接するセル間のセル間間隔を示す）であるセル境界空間を示し、ＷＧは、セルＣ１のＮＦＥＴデバイス１２０－２およびＰＦＥＴデバイス１２０－３のゲート幅（ＮＦＥＴデバイスおよびＰＦＥＴデバイスのゲート幅ＷＧは等しいと仮定する）を示す。隣接するセルＣ１とＣ２との間のセル間間隔Ｓ２は、ＮＦＥＴデバイスデバイス１２０－１および１２０－２の積層ナノシートチャネル層の間のＮからＮまでの間隔を表し、隣接するセルＣ１とＣ３との間のセル間間隔Ｓ２は、ＰＦＥＴデバイスデバイス１２０－３および１２０－４の積層ナノシートチャネル層の間のＰからＰまでの間隔を表す。
図１Ａおよび図１Ｂに示す例示的なデバイスアーキテクチャは、隣接するセル内のソース／ドレインコンタクトＦＥＴデバイス間の潜在的な短絡を回避しながら、高密度集積のために隣接するセル間のセル間間隔Ｓ２の減少を可能にする。隣接するセル間のセル間間隔Ｓ２の減少は、セル間のセル境界間隔ＣＢをより小さくし、したがって、セルのセル高さの減少をもたらす。実際、図１Ａに示すように、セルＣ２のＮＦＥＴデバイス１２０－１のソース／ドレイン素子１２２は、背面ソース／ドレインコンタクト１８１を通して背面電源供給構造１９０に接続され、隣接するセルＣ１の隣接するＮＦＥＴデバイス１２０－２のソース／ドレイン素子１２２は、前面コンタクト１６０を通して前面ＢＥＯＬ相互接続構造１７０に接続される。さらに、セルＣ３のＰＦＥＴデバイス１２０－４のソース／ドレイン素子１２４は、背面ソース／ドレインコンタクト１８２を通して背面電源供給構造１９０に接続され、隣接するセルＣ１の隣接するＰＦＥＴデバイス１２０－３のソース／ドレイン素子１２４は、前面コンタクト１６１を通して前面ＢＥＯＬ相互接続構造１７０に接続される。この構成により、隣接するセルの隣接するトランジスタのソース／ドレインコンタクトの短絡を防止しながら、セル間間隔Ｓ２のスケーリングが可能になる。
図１Ａおよび図１Ｂに示す例示的なデバイスアーキテクチャは、上記で論じた従来の構造に勝る様々な利点を提供する。例えば、上記で述べたように、信号および電源供給の両方にＢＥＯＬ相互接続構造を利用する従来の設計は、輻輳およびＦＥＯＬソース／ドレイン素子をＢＥＯＬ相互接続構造に接続するＭＯＬソース／ドレインコンタクトの輻輳に起因する配線可能性の低下に悩まされる。さらに、隣接するセル間のセル間間隔のスケーリングは、隣接するセルの隣接するトランジスタのソース／ドレイン素子に接続される前面ソース／ドレインコンタクトの短絡を防ぐために十分な量のセル間間隔が必要であるという点で制限される。
さらに、上記で述べたように、いくつかの従来の設計は、セルのトランジスタの下の半導体基板に形成される前面埋め込み電源レールを利用し、埋め込み電源レールへのコンタクトは、前面ソース／ドレインコンタクトを横方向に延在させ、前面ソース／ドレインコンタクトの延在部分を、隣接するトランジスタ間で埋め込み電源レールまで延在するＦＥＯＬビアを使用して、埋め込み電源レールに接続することによって達成される。例えば、図１Ａのセルアーキテクチャを有する従来のデバイス構成では、背面電源レール１９４および１９６は、半導体基板内に配置された電源レールを比較的狭くし、背面ソース／ドレインコンタクト１８１および１８２は利用されない。
代わりに、セルＣ２のＮＦＥＴデバイス１２０－１のソース／ドレイン素子１２２は、ＩＬＤ層１４０および１４２にセルＣ２とＣ１との間の間隔Ｓ２の一部と重なる延在部分を有する前面ＭＯＬソース／ドレインコンタクトを形成することによって、埋め込み電源レールに接続され、ビアコンタクトは、ＭＯＬソース／ドレインコンタクトの延在部分を埋め込み電源レールに接続する。この場合、ビアコンタクトは、セルＣ２とＣ１との間の空間Ｓ２に配置される。同様に、セルＣ３のＰＦＥＴデバイス１２０－４のソース／ドレイン素子１２４は、ＩＬＤ層１４０および１４２にセルＣ１とＣ３との間の間隔Ｓ２の一部と重なる延在部分を有する前面ＭＯＬソース／ドレインコンタクトを形成することによって、埋め込み電源レールに接続され、ビアコンタクトは、ＭＯＬソース／ドレインコンタクトの延在部分を埋め込み電源レールに接続する。この場合、ビアコンタクトは、セルＣ３とＣ１との間の空間Ｓ２に配置される。隣接するセル間の間隔Ｓ２にビアコンタクトを形成する必要性は、セル間のスケーリングに重大な制限を課す。さらに、前面ソース／ドレインコンタクトおよび対応するビアコンタクトの延在部分の使用により、セル間間隔が減少されるため、コンタクトが短絡し、隣接するセル内の隣接するＦＥＴデバイス間の寄生結合が増加する可能性がある。
図２～図８は、本開示の例示的な実施形態による、背面電源レールおよび背面配電網を有する半導体集積回路デバイスを製造する方法を概略的に示す。特に、例示の目的で、図２～図８は、図１Ａおよび図１Ｂの半導体集積回路デバイス１００を製造する方法を概略的に示す。はじめに、図２は、半導体基板１０２と、絶縁層１０５と、絶縁層１０５上に形成されたナノシート積層構造１１０とを有する製造の初期段階における半導体集積回路デバイスの初期デバイス構造の概略側断面図（Ｘ－Ｚ平面）である。ナノシート積層構造１１０は、エピタキシャル半導体層１１１、１１２、１１３、１１４、１１５、１１６、および１１７の積層を有し、その後パターニングされて複数のナノシートＦＥＴデバイスを形成する。特に、ナノシート積層構造１１０は、犠牲ナノシート層１１１、１１３、１１５、および１１７、ならびにアクティブナノシートチャネル層１１２、１１４、および１１６を有し、各アクティブナノシートチャネル層１１２、１１４、および１１６は、ナノシート積層構造１１０内の犠牲ナノシート層の間に配置される。
半導体基板１０２は、一般的な基板層として示されているが、半導体基板１０２は、異なるタイプの半導体基板構造および材料のうちの１つを含み得ることを理解されたい。例えば、いくつかの実施形態では、半導体基板１０２は、限定されないが、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、または、シリコンゲルマニウム合金、化合物半導体材料（例えば、ＩＩＩ－Ｖ）などのようなバルク半導体製造プロセスで一般的に使用される他のタイプの半導体基板材料を含む、結晶性半導体材料から形成されるバルク半導体基板（例えば、ウェーハ）である。各図面において、Ｘ－Ｙ平面は、処理される半導体基板１０２（例えば、ウエーハ）の平面に平行な平面を表すことに留意されたい。
いくつかの実施形態では、半導体基板１０２は絶縁体上半導体（ＳＯＩ）基板であり、絶縁層１０５はＳＯＩ基板の埋め込み酸化物（ＢＯＸ）層である。例えば、いくつかの実施形態では、ＳＯＩ基板１０２は、薄いＢＯＸ層１０５によってバルク基板から分離された単結晶シリコンの層を有し得る。いくつかの実施形態では、第１の犠牲半導体層１１１（または犠牲ナノシート層１１１）は、ＢＯＸ層１０４上の単結晶シリコン層をＳｉＧｅ層に変換することによって形成される。より具体的には、いくつかの実施形態では、変換プロセスは、単結晶シリコン層を薄くすること、続いて、単結晶シリコン層上にエピタキシＳｉＧｅを成長させること、続いて、薄いＳｉ／ＳｉＧｅ層をＳｉＯ２でキャップされたＳｉＧｅ層に変換するためのＳｉＧｅ縮合によって行うことができる。最後に、ＳｉＯ２が除去され、残ったＳｉＧｅ層が第１の犠牲層１１１になる。
ナノシート積層構造１１０のエピタキシャル半導体層を順次成長させる。例えば、犠牲ナノシート層１１１上にアクティブナノシートチャネル層１１２をエピタキシャル成長させ、アクティブナノシートチャネル層１１２上に犠牲ナノシート層１１３をエピタキシャル成長させ、犠牲ナノシート層１１３上にアクティブナノシートチャネル層１１４をエピタキシャル成長させ、アクティブナノシートチャネル層１１４上に犠牲ナノシート層１１５をエピタキシャル成長させ、犠牲ナノシート層１１５上にアクティブナノシートチャネル層１１６をエピタキシャル成長させ、アクティブナノシートチャネル層１１６上に犠牲ナノシート層１１７をエピタキシャル成長させる。
いくつかの実施形態では、ナノシート積層構造１１０のエピタキシャル半導体層は、化学蒸着（ＣＶＤ）、有機金属化学蒸着（ＭＯＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、分子線エピタキシ（ＭＢＥ）、気相エピタキシ（ＶＰＥ）、液相エピタキシ（ＬＰＥ）、有機金属分子線エピタキシ（ＭＯＭＢＥ）、急速熱化学蒸着（ＲＴＣＶＤ）、低エネルギプラズマ蒸着（ＬＥＰＤ）、超高真空化学蒸着（ＵＨＶＣＶＤ）、大気圧化学蒸着（ＡＰＣＶＤ）、または所与のプロセスフローに適した他の既知のエピタキシャル成長技術などの既知の方法を使用してエピタキシャル成長させる、単結晶（ｓｉｎｇｌｅ ｃｒｙｓｔａｌ）（単結晶（ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ））半導体材料を有する。
ナノシート積層１１０のエピタキシャル半導体層１１１～１１７を形成するために利用される材料のタイプは、結晶性半導体層の適切な（例えば、欠陥のない）エピタキシャル成長を保証するために、半導体層の材料間に十分な格子整合を提供すると同時に、ナノシートＦＥＴデバイスのタイプ（Ｐ型またはＮ型）、および半導体層間の所望のレベルのエッチング選択性などの様々な要因に依存する。例えば、いくつかの実施形態では、ナノシート積層構造１１０のアクティブナノシートチャネル層１１２、１１４、および１１６は、エピタキシャルシリコン（または結晶Ｓｉ）から形成される。
アクティブナノシートチャネル層１１２、１１４、および１１６が結晶Ｓｉから形成される場合、（アクティブナノシートチャネル層１１２、１１４、および１１６を解放するために、その後エッチング除去される犠牲層として機能する）犠牲ナノシート層１１１、１１３、１１５、および１１７は、エピタキシャルシリコンゲルマニウム（ＳｉＧｅ）合金から形成できる。これにより、犠牲ナノシート層１１１、１１３、１１５、および１１７のエピタキシャルＳｉＧｅ材料を、その後のプロセスステップでアクティブナノシートチャネル層１１２、１１４、および１１６のエピタキシャルＳｉ材料に対して選択的にエッチングして、アクティブナノシートチャネル層１１２、１１４、および１１６を「解放」することが可能になる。他の実施形態では、アクティブナノシートチャネル層１１２、１１４、および１１６は、（デバイス性能のために最適化された）所望のＧｅ濃度を有するエピタキシャルＳｉＧｅ材料から形成でき、犠牲ナノシート層１１１、１１３、１１５、および１１７は、アクティブナノシートチャネル層１１２、１１４、および１１６に対して選択的にエッチングできる犠牲半導体材料（例えば、Ｓｉ）から形成できる。ナノシート積層構造１１０は、３つのアクティブナノシートチャネル層１１２、１１４、および１１６を含むように示されているが、本発明の他の実施形態では、ナノシート積層構造１１０は、３つより多くのアクティブナノシートチャネル層で製造できる。
ナノシート積層構造１１０の犠牲ナノシート層１１１、１１３、および１１５の厚さは、Ｈｉｇｈ－ｋ誘電体材料および仕事関数金属がその後形成されるアクティブナノシートチャネル層１１２、１１４、および１１６の上下の間隔サイズ（またはチャネル間隔）を画定する。アクティブナノシートチャネル層１１２、１１４、および１１６の上下の空間に配置された間隔サイズおよび仕事関数材料のタイプは、ナノシートＦＥＴデバイスの閾値電圧（Ｖｔ）を部分的に定義する。いくつかの実施形態では、犠牲ナノシート層１１１、１１３、１１５、および１１７の厚さは、約６ｎｍから約２０ｎｍの範囲である。
次に、図３Ａおよび図３Ｂは、本開示の例示的な実施形態による、パターンニングされたナノシート積層構造を形成するために、図２のナノシート積層構造１１０をパターニングすることによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。より具体的には、図３Ａおよび図３Ｂは、図２のナノシート積層構造１１０をパターニングして、セル内の相補型トランジスタのゲート幅ＷＧを画定する複数のパターニングされたナノシート積層構造１１０－１、１１０－２、１１０－３、および１１０－４を形成する製造プロセスの次の段階を概略的に示す。図３Ａは、中間半導体構造の概略平面図（Ｘ－Ｙ平面）であり、図３Ｂは、図３Ａに示す線３Ｂ－３Ｂに沿った中間半導体構造の概略側断面図（Ｘ－Ｚ平面）である。
いくつかの実施形態では、ナノシート積層構造１１０（図２）上にエッチングマスク（例えば、リソグラフィマスクまたはハードマスク）を形成することによってパターニングプロセスが実行され、エッチングマスクは、パターニングされたナノシート積層構造１１０－１、１１０－２、１１０－３、および１１０－４の画像を含む。次いで、ナノシート積層構造１１０は、１つまたは複数のドライエッチングプロセス（例えば、反応性イオンエッチング（ＲＩＥ））のシーケンスを使用してエッチングされ、ナノシート積層構造１１０の層を通して、埋め込まれた絶縁層１０５（またはＢＯＸ層１０５）までエッチダウンされ、パターニングされたナノシート積層構造１１０－１、１１０－２、１１０－３、および１１０－４を形成する。エッチングマスクは、限定されないが、フォトリソグラフィプロセス、または側壁像転写（ＳＩＴ）プロセス、自己整合ダブルパターニング（ＳＡＤＰ）プロセス、自己整合クアドルプルパターニング（ＳＡＱＰ）などのようなマルチパターニングプロセスを含む任意の適切なパターニングプロセスを使用して形成できる。エッチングは、ナノシート積層構造１１０のエピタキシャル半導体層の材料をエッチングするのに適した化学エッチングを使用した１つまたは複数の順次ドライエッチングプロセスを使用して実行できる。
次に、図４Ａ、図４Ｂ、および図４Ｃは、本開示の例示的な実施形態による、ダミーゲート構造を形成し、ＦＥＴデバイスのソース／ドレイン素子を形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。特に、図４Ａは、中間デバイス構造の概略平面図（Ｘ－Ｙ平面）であり、図４Ｂは、図４Ａに示す線４Ｂ－４Ｂに沿った中間デバイス構造の概略側断面図（Ｙ－Ｚ平面）であり、図４Ｃは、図４Ａに示す線４Ｃ－４Ｃに沿って得られた半導体構造の概略側断面図（Ｘ－Ｚ平面）である。
特に、図４Ａに概略的に示すように、複数のゲート構造Ｇ１、Ｇ２、およびＧ３がセルを跨いで形成される。ゲート形成プロセス中、パターニングされたナノシート積層構造１１０－１、１１０－２、１１０－３、および１１０－４（図３Ａに示すようなもの）は、さらに（Ｙ方向に）パターニングされ、セルＣ１およびＣ２内の個々のＮＦＥＴデバイス１２０－１および１２０－２のための個々のナノシート積層構造を形成し、セルＣ１およびＣ３内の個々のＰＦＥＴデバイス１２０－３および１２０－４のための個々のナノシート積層構造を形成する。ナノシート積層構造１１０－１、１１０－２、１１０－３、および１１０－４の追加のパターニングは、図４Ａおよび図４Ｂに示すように、セル内の相補型トランジスタのゲート長ＬＧを画定する。
図４Ａ、図４Ｂ、および図４Ｃに示すように、ゲート構造Ｇ１、Ｇ２、およびＧ３は、ダミーゲート１３０（例えば、コンフォーマル酸化物層およびダミーゲート電極層（例えば、犠牲ポリシリコン材料またはアモルファスシリコン材料））を有する。さらに、ゲート構造Ｇ１、Ｇ２、およびＧ３は、ゲートキャッピング層１３２、ゲート側壁スペーサ１３４、および埋め込み側壁スペーサ１３６を有する。いくつかの実施形態では、ダミーゲート１３０は、コンフォーマルダミーゲート酸化物層およびダミーゲート電極層（例えば、犠牲ポリシリコン材料またはアモルファスシリコン材料）を有する。以下でさらに詳細に説明するように、ダミーゲート１３０はその後、置換金属ゲート（ＲＭＧ）プロセスの一部として除去され、Ｈｉｇｈ－ｋゲート誘電体材料および金属材料と置換されて、ナノシートＦＥＴデバイスのためのＨｉｇｈ－ｋ金属ゲート構造を形成する。
図４Ａ、図４Ｂ、および図４Ｃに示す中間デバイス構造は、当業者に周知の方法を使用して製造される。例えば、図３Ａおよび図３Ｂに示す半導体構造の全面にわたって酸化シリコンの薄いコンフォーマル層が堆積され、酸化シリコンのコンフォーマル層上にポリシリコン（あるいは、アモルファスシリコン）の層がブランケット堆積され、次いで、既知の技術を使用して平坦化される。ハードマスク層は、誘電体材料の層または誘電体材料（例えば、ＳｉＮ、ＳｉＯＣＮ、ＳｉＢＣＮ）の複数の層を堆積することによって、ポリシリコン層の平坦化された表面上に形成される。次いで、ハードマスク層をパターニングして、ゲート構造Ｇ１、Ｇ２、およびＧ３の画像を定義するゲートキャッピング層１３２を形成する。次いで、ゲートキャッピング層１３２をエッチングハードマスクとして利用して、犠牲ポリシリコンおよび酸化物層を、（パターニングされたナノシート積層構造１１０－１、１１０－２、１１０－３、および１１０ー４のエピタキシャル材料に対して選択的に）ＢＯＸ層１０５まで異方性エッチング（例えば、ＲＩＥ）し、それによってダミーゲート１３０を形成する。
次いで、ゲート側壁スペーサ１３４は、半導体構造の全面にわたって誘電体材料のコンフォーマル層を堆積することによって形成される。誘電体材料のコンフォーマル層は、ＳｉＮ、ＳｉＢＣＮ、ＳｉＣＯＮ、またはＦＥＴデバイスの絶縁ゲート側壁スペーサを形成するために一般的に使用される他のタイプのＬｏｗ－ｋ誘電体材料から形成でき、原子層堆積（ＡＬＤ）、ＣＶＤおよびＰＶＤなどの既知の技術を使用して堆積できる。次いで、誘電体材料のコンフォーマル層は、ＲＩＥなどの異方性ドライエッチングプロセスを実行することによってパターニングされ、誘電体材料のコンフォーマル層を垂直方向（Ｚ方向）にエッチダウンする。このエッチングプロセスは、パターニングされたナノシート積層構造１１０－１、１１０－２、１１０－３、および１１０－４の半導体材料に対して選択的に実行される。エッチングプロセスは、図４Ａ～図４Ｃに示すように、ダミーゲート１３０およびゲートキャッピング層１３２を囲むゲート側壁スペーサ１３４の形成をもたらす。ゲート側壁スペーサ１３４は、ナノシートＦＥＴデバイスのゲート領域を画定する。ゲート側壁スペーサ１３４を形成した後、ゲート構造に隣接するソース／ドレイン領域内のナノシート積層構造１１０－１、１１０－２、１１０－３、および１１０－４の露出部分を、ＢＯＸ層１０５の上面までエッチダウンするために、異方性ドライエッチングプロセス（例えば、ＲＩＥ）が実行される。図４Ａに示すように、エッチングプロセスにより、ＰＦＥＴおよびＮＦＥＴデバイスの個々のナノシートチャネル構造が形成される。
次に、犠牲ナノシート層１１１、１１３、１１５、および１１７の露出した端部は、ゲート側壁スペーサ１３４の厚さによって画定される深さまで凹むように、ＮＦＥＴデバイスおよびＰＦＥＴデバイスの個々のナノシートチャネル構造の犠牲ナノシート層１１１、１１３、１１５、および１１７の露出した側壁表面を、時限エッチングプロセスを使用して横方向に凹ませる。いくつかの実施形態では、横方向のエッチングプロセスは、アクティブナノシートチャネル層１１２、１１４、および１１６の半導体材料（例えば、Ｓｉ）およびその他の露出した素子（例えば、ゲートキャッピング層１３２およびゲート側壁スペーサ１３４）に対して選択的に、犠牲ナノシート層１１１、１１３、１１５、１１７の半導体材料（例えば、ＳｉＧｅ）をエッチングするのに適したエッチング溶液を使用した等方性ウェットエッチングプロセスを使用して実行できる。いくつかの実施形態では、等方性ドライプラズマエッチングプロセスは、犠牲ナノシート層１１１、１１３、１１５、および１１７の露出した側壁表面を、アクティブナノシートチャネル層１１２、１１４、および１１６、およびその他の露出した素子に対して選択的に横方向にエッチングするために実行できる。
製造プロセスの次のフェーズは、ＮＦＥＴおよびＰＦＥＴデバイスのナノシートチャネル構造の側壁の凹部内に埋め込みゲート側壁スペーサ１３６を形成することを有する。いくつかの実施形態では、埋め込みゲート側壁スペーサ１３６は、ゲート側壁スペーサ１３４を形成するために使用されるのと同じ誘電体材料から形成される。例えば、埋め込みゲート側壁スペーサ１３６は、ＳｉＮ、ＳｉＢＣＮ、ＳｉＣＯ、ＳｉＢＣＮ、ＳｉＣＯＮ、またはゲート構造Ｇ１、Ｇ２、およびＧ３のゲート側壁スペーサ１３４を形成するために使用される任意の他のタイプの誘電体材料（例えば、５未満のｋを有するＬｏｗ－ｋ誘電体材料、ｋは比誘電率）から形成できる。いくつかの実施形態では、埋め込みゲート側壁スペーサ１３６は、凹部が誘電体材料で埋められるまで誘電体材料のコンフォーマル層を堆積し、続いて、エッチバックして余分な誘電体材料をゲート構造および基板から除去することによって形成される。誘電体材料は、凹部が誘電体材料で十分に埋められるように、ＡＬＤなどの高度にコンフォーマルな堆積プロセスを使用して堆積される。誘電体材料のコンフォーマル層は、等方性（ウェットまたはドライ）エッチングプロセスを使用してエッチバックして、余分な誘電体材料を除去する一方で、誘電体材料を凹部に残して、埋め込みゲート側壁スペーサ１３６を形成できる。ウェットエッチングプロセスには、限定されないが、バッファードフッ酸（ＢＨＦ）、希フッ酸（ＤＨＦ）、フッ硝酸（ＨＮＡ）、リン酸、エチレングリコールで希釈したＨＦ（ＨＦＥＧ）、塩酸（ＨＣｌ）、またはそれらの任意の組み合わせが含まれ得る。
埋め込みゲート側壁スペーサ１３６の形成に続いて、ＮＦＥＴデバイス１２０－１および１２０－２のソース／ドレイン素子１２２を、第１のエピタキシプロセスを使用して、ＮＦＥＴデバイスのアクティブナノシートチャネル層１１２、１１４、および１１６の露出した側壁表面上にエピタキシャル成長させ、ＰＦＥＴデバイス１２０－３および１２０－４のソース／ドレイン素子１２４を、第１のエピタキシプロセスとは別の第２のエピタキシプロセスを使用して、ＰＦＥＴデバイスのアクティブナノシートチャネル層１１２、１１４、および１１６の露出した側壁表面上にエピタキシャル成長させる。第１のエピタキシプロセスでは、ＮＦＥＴデバイス１２０－１および１２０－２のアクティブナノシートチャネル層１１２、１１４、および１１６の露出した側壁表面は、ソース／ドレイン素子１２２のエピタキシャル成長の種となるための表面積を提供する。第２のエピタキシプロセスでは、ＰＦＥＴデバイス１２０－３および１２０－４のアクティブナノシートチャネル層１１２、１１４、および１１６の露出した側壁表面は、ソース／ドレイン素子１２４のエピタキシャル成長の種となるための表面積を提供する。ＮＦＥＴデバイスのソース／ドレイン素子１２２が、ＰＦＥＴデバイスのソース／ドレイン素子１２４の形成前に形成される場合、ソース／ドレイン素子１２２は、ＰＦＥＴデバイスのソース／ドレイン素子１２４を形成するために使用されるエピタキシプロセスからソース／ドレイン素子１２２を保護するために、コンフォーマル誘電体ライナ層およびパターニングされた有機層によって覆われ、逆もまた同様である。
いくつかの実施形態では、図４Ａに示すように、エピタキシャル材料が（Ｘ方向およびＺ方向に）結合し、隣接するゲート構造の間（例えば、隣接するゲートＧ１とＧ２の間、および隣接するゲートＧ２とＧ３の間）に結合したソース／ドレイン素子１２２を形成するように、ＮＦＥＴデバイス１２０－１および１２０－２のアクティブナノシートチャネル層１１２、１１４および１１６の露出した端部上でのソース／ドレイン素子１２２のエピタキシャル成長が実行される。同様に、エピタキシャル材料が（Ｘ方向およびＺ方向に）結合し、隣接するゲート構造の間に結合したソース／ドレイン素子１２４を形成するように、ＰＦＥＴデバイス１２０－３および１２０－４のアクティブナノシートチャネル層１１２、１１４、および１１６の露出した端部上でのソース／ドレイン素子１２４のエピタキシャル成長が実行される。他の実施形態では、ソース／ドレイン素子１２２および１２４のエピタキシャル成長が実行され、隣接するゲート構造間に別個の結合されていないソース／ドレイン素子が形成される。
ソース／ドレイン素子１２２および１２４は、ＣＶＤ、ＭＯＣＶＤ、ＬＰＣＶＤ、ＭＢＥ、ＶＰＥ、ＬＰＥ、ＭＯＭＢＥ、ＲＴＣＶＤ、ＬＥＰＤ、ＵＨＶＣＶＤ、ＡＰＣＶＤ、または所与のプロセスフローに適した他の既知のエピタキシャル成長技術などの既知の方法を使用してエピタキシャル成長させることができる。トランジスタのソース／ドレイン素子を形成するために利用されるエピタキシャル半導体材料のタイプは、例えば、トランジスタのタイプ（例えば、Ｎ型またはＰ型）、およびアクティブナノシートチャネル層１１２、１１４、および１１６のエピタキシャル材料に依存する。例えば、ＰＦＥＴデバイスの場合、アクティブナノシートチャネル層１１２、１１４、および１１６がエピタキシャルＳｉから形成される場合、ソース／ドレイン素子１２４は、エピタキシャルＳｉＧｅ材料（比較的高いＧｅ濃度を有する）、またはホウ素ドープＳｉＧｅ（Ｂ：ＳｉＧｅ）エピタキシャル材料、または他の適切なエピタキシャル材料から形成できる。一方、ＮＦＥＴデバイスの場合、アクティブナノシートチャネル層１１２、１１４、および１１６がエピタキシャルＳｉから形成される場合、ソース／ドレイン素子１２２は、炭素ドープシリコン（Ｓｉ：Ｃ）エピタキシャル材料、またはリンドープシリコン（Ｓｉ：Ｐ）エピタキシャル材料、または他の適切なエピタキシャル材料から形成できる。
ソース／ドレイン素子１２２および１２４は、既知の技術を使用してドープできる。例えば、いくつかの実施形態では、ソース／ドレイン素子１２２および１２４は、ソース堆積ガス（すなわち、Ｓｉ含有もしくはＧｅ含有ソースガス、またはその両方）にドーパントガスを添加することによって、エピタキシャル成長プロセス中に「ｉｎ－ｓｉｔｕ」ドープされる。例示的なドーパントガスは、Ｐ型ＦＥＴ用のホウ素（Ｂ）またはガリウム（Ｇａ）含有ガス、またはＮ型ＦＥＴ用のリン（Ｐ）またはヒ素（Ａｓ）含有ガス（例えば、ＰＨ３またはＡｓＨ３など）を含み得て、気相中の不純物の濃度が、エピタキシャル成長した半導体材料中の不純物の濃度を決定する。他の実施形態では、ソース／ドレイン素子１２２および１２４にドーパントを追加するために、「ｅｘ－ｓｉｔｕ」プロセスが実行され得る。例えば、「ｅｘ－ｓｉｔｕ」プロセスは、イオン注入、気相ドーピング、プラズマドーピング、プラズマ浸漬イオン注入、クラスタドーピング、注入ドーピング、液相ドーピング、固相ドーピング、またはこれらの技術の任意の適切な組み合わせによって実行できる。
いくつかの実施形態では、ソース／ドレイン素子１２２および１２４を覆う保護ライナを形成するために、誘電体材料のコンフォーマル層が堆積される。例えば、保護ライナは、ゲートキャッピング層１３２およびゲート側壁スペーサ１３４の誘電体材料に対してエッチング選択性を有する、例えば、ＳｉＯＣ、ＳｉＣＮ、ＳｉＮ、ＳｉＢＣＮなどの誘電体材料から形成できる。
次に、図５Ａおよび図５Ｂは、本開示の例示的な実施形態による、層間誘電体層を形成してゲートカットプロセスを実行し、置換金属ゲートプロセスを実行することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。より具体的には、図５Ａおよび図５Ｂは、それぞれ、第１のＩＬＤ層１４０を形成してから、隣接するセル間のセル境界領域にゲートカット素子１３７を形成してゲートＧ１、Ｇ２、Ｇ３をカット（分離）するゲートカットプロセスを実行した後の、およびダミーゲート１３０および犠牲ナノシート層１１１、１１３、１１５および１１７の代わりにＨｉｇｈ－ｋ金属ゲート１５０を形成した後の、図４Ｂおよび図４Ｃに示す中間構造の概略側断面図である。図５Ａおよび図５Ｂに示す中間デバイス構造は、既知の技術を使用して形成される。例えば、ソース／ドレイン素子１２２および１２４の形成に続いて、プロセスフローは、セルＣ１、Ｃ２、およびＣ３のＮＦＥＴデバイス１２０－１および１２０－２ならびにＰＦＥＴデバイス１２０－３および１２０－４をカプセル化するための第１のＩＬＤ層１４０の形成を続ける。いくつかの実施形態では、ＩＬＤ層１４０は、半導体構造上に誘電体／絶縁材料のブランケット層を堆積し、ゲートキャッピング層１３２まで誘電体／絶縁材料の層を平坦化し、それによって、第１のＩＬＤ層１４０を形成することによって形成される。
第１のＩＬＤ層１４０は、限定されないが、酸化シリコン、窒化シリコン、酸窒化シリコン、ＳｉＣＯＨ、ＳｉＣＨ、ＳｉＣＮＨ、または他のタイプのシリコンベースのＬｏｗ－ｋ誘電体（例えば、ｋが約４．０未満）、多孔性誘電体、既知のＵＬＫ（ｕｌｔｒａ－ｌｏｗ－ｋ）誘電体材料（ｋが約２．５未満）、またはそれらの材料の任意の適切な組み合わせを含む、半導体プロセス技術で一般に利用される任意の適切な絶縁／誘電体材料を有し得る。ＩＬＤ層１４０の誘電体／絶縁材料は、例えば、ＡＬＤ、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、またはスピンオン堆積などの既知の堆積技術を使用して堆積される。いくつかの実施形態では、誘電体／絶縁材料の層は、ＣＭＰなどの標準平坦化プロセスを使用して平坦化され、過剰な誘電体／絶縁体をゲートキャッピング層１３２の上面まで除去する。
ＩＬＤ層１４０の形成に続いて、隣接するセル間のゲート構造を分離するために、セル境界領域でゲートＧ１、Ｇ２、およびＧ３をカットするゲートカットプロセスが実行される。いくつかの実施形態では、ゲートＧ１、Ｇ２、およびＧ３は、従来のリソグラフィプロセスおよびエッチングプロセスを使用してカットされ、続いて、誘電体充填プロセスおよび平坦化プロセス（例えば、ＣＭＰ）が行われる。ゲートカットプロセスにより、図５Ｂに示すように、ゲートカット素子１３７が形成される。ゲートカット素子１３７は、ナノシートチャネル構造（例えば、アクティブナノシートチャネル層１１２、１１４、および１１６の積層）の幅の端部の間に十分な量の空間（ゲート延在領域Ｇｅｘｔ）が存在するように、目標幅ＧＴで形成される。いくつかの実施形態では、ゲートカット素子１３７は、ゲートキャッピング層１３２もしくはゲート側壁スペーサ１３４、またはその両方と同一または類似の誘電体材料から形成される。
ゲートカットプロセスに続いて、ダミーゲート１３０および犠牲ナノシート層１１１、１１３、１１５および１１７を、既知の技術を使用してＨｉｇｈ－ｋ金属ゲート１５０（例えば、ＨＫＭＧ構造）で置換するために、置換金属ゲートプロセスが実行される。例えば、いくつかの実施形態では、ダミーゲート１３０は、ダミーゲート１３０を露出させるために、ゲートキャッピング層１３２を除去すること、およびダミーゲート１３０を除去するために、いくつかのエッチングプロセスを実行することを有するプロセスフローを使用して除去される。より具体的には、いくつかの実施形態では、ゲートキャッピング層１３２は、ダミーゲート１３０の上面まで半導体構造の表面を（例えば、ＣＭＰを介して）平坦化することによって除去される。他の実施形態では、ゲートキャッピング層１３２（例えば、ＳｉＮ）の誘電体材料は、ゲート側壁スペーサ１３４（例えば、ＳｉＢＣＮ）、ゲートカット素子１３７、およびＩＬＤ層１４０（例えば、酸化シリコン）の材料に対して選択的にエッチング除去して、下にあるダミーゲート１３０を露出させることができる。上記で述べたように、ダミーゲート１３０がそれぞれダミーゲート電極層（例えば、犠牲ポリシリコン層、またはアモルファスシリコン層）およびダミーゲート酸化物層を有するいくつかの実施形態では、ダミーゲート電極およびゲート酸化物層は、既知のエッチング技術および化学エッチングを使用してエッチング除去される。
例えば、ゲート電極層の犠牲ポリシリコン材料は、水酸化アンモニウム（ＮＨ４ＯＨ）、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、またはＳＦ６プラズマを含む適切な化学エッチングを使用した選択的ドライエッチングまたはウェットエッチングプロセスを使用して除去できる。ダミーポリゲート層のエッチングは、例えばダミーゲート酸化物層に対して選択的であり、それによって、アクティブナノシートチャネル層１１２、１１４、１１６がポリエッチングプロセス中にエッチングされないように保護する。ポリシリコン材料が除去された後、例えばアクティブナノシートチャネル層１１２、１１４、および１１６に対して選択的にダミーゲート酸化物層をエッチング除去するために、酸化物エッチングプロセスが実行される。このようにして、アクティブナノシートチャネル層１１２、１１４、および１１６を損傷することなく、ダミーゲート１３０の犠牲材料（例えば、ダミーポリシリコンおよび酸化物層）をエッチング除去できる。
ダミーゲート１３０を除去した後、エッチングプロセスを実行して、ＮＦＥＴおよびＰＦＥＴデバイスのナノシートチャネル構造の犠牲ナノシート層１１１、１１３、１１５、および１１７を選択的にエッチング除去し、それによって、ナノシートチャネル構造のアクティブナノシートチャネル層１１２、１１４、および１１６を解放し、それによって、側壁スペーサ１３４の間の領域、およびアクティブナノシートチャネル層１１２、１１４、および１１６の間および隣接する空間にオープンゲート領域を形成する。犠牲ナノシート層１１１、１１３、１１５、および１１７（例えば、エピタキシャルＳｉＧｅ層）は、アクティブナノシートチャネル層１１２、１１４、および１１６（例えば、エピタキシャルＳｉ層）に対して選択的にエッチング除去できる。いくつかの実施形態では、犠牲ナノシート層１１１、１１３、１１５、および１１７のＳｉＧｅ材料は、アクティブナノシートチャネル層１１２、１１４、および１１６のエピタキシャルＳｉ材料に対して高度に選択的に犠牲ナノシート層１１１、１１３、１１５、および１１７のエピタキシャルＳｉＧｅ材料をエッチングするために過酸化水素（Ｈ２Ｏ２）を含む気相ＨＣｌ（塩酸）またはウェットエッチング溶液を使用して（高いエッチング選択性で）選択的にエッチングできる。気相ＨＣｌ（塩酸）は、例えば、アクティブナノシートチャネル層１１２、１１４、および１１６が、犠牲ナノシート層１１１、１１３、１１５、および１１７のエピタキシャルＳｉＧｅ材料よりも低いＧｅ濃度を有するエピタキシャルＳｉまたはエピタキシャルＳｉＧｅから形成される場合に、高いエッチング選択性を提供する。
次に、置換金属ゲート１５０（例えば、Ｈｉｇｈ－ｋ金属ゲート）は、（ｉ）アクティブナノシートチャネル層１１２、１１４、および１１６の表面をコンフォーマルに覆うために、半導体構造の露出した表面上にＨｉｇｈ－ｋゲート誘電体材料の１つまたは複数のコンフォーマル層を堆積させることと、（ｉｉ）仕事関数金属の１つまたは複数の層を堆積して、Ｈｉｇｈ－ｋゲート誘電体を覆い、オープンゲート領域の残りの空間を埋めて、金属ゲート電極層を形成することを有するプロセスによって形成される。いくつかの実施形態では、Ｈｉｇｈ－ｋゲート誘電体層は、好ましくは、約３．９以上の誘電率を有するＨｉｇｈ－ｋ誘電体材料から形成される。例えば、ゲート誘電体材料には、限定されないが、酸化ハフニウム、酸化ハフニウムシリコン、酸窒化ハフニウムシリコン、酸化ハフニウムジルコニウムなどの金属酸化物、およびそれらの窒化膜が含まれ得る。他の実施形態では、Ｈｉｇｈ－ｋ誘電体は、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化シリコンジルコニウム、酸窒化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化タンタルスカンジウム鉛、および亜鉛ニオブ酸鉛を有し得る。Ｈｉｇｈ－ｋ誘電体材料は、ランタン、アルミニウムなどのドーパントをさらに含み得る。本発明の１つの実施形態では、コンフォーマルＨｉｇｈ－ｋゲート誘電体層は、約０．５ｎｍ～約２．０ｎｍの範囲の厚さで形成され、これは対象とする用途に応じて変化する。Ｈｉｇｈ－ｋゲート誘電体材料のコンフォーマル層は、ゲート誘電体材料の高いコンフォーマリティが可能になる、例えば、ＡＬＤなどの既知の方法を使用して堆積される。
当技術分野で知られているように、Ｈｉｇｈ－ｋゲート誘電体材料の使用は、そのような誘電体材料が典型的にはシリコン層と良好にインターフェースしないという点で問題となり得る。例えば、Ｈｉｇｈ－ｋゲート誘電体材料はシリコン表面を不動態化せず、その結果、多数の界面トラップおよび電荷、ならびにデバイス性能を低下させる可能性のあるその他の問題が発生する。したがって、１つの例示的な実施形態では、Ｈｉｇｈ－ｋ誘電体材料を堆積してＨｉｇｈ－ｋゲート誘電体層を形成する前に、アクティブナノシートチャネル層１１２、１１４、および１１６の露出したシリコン表面を洗浄するために、チャネル前洗浄プロセスが実行され、次いで、続いてアクティブナノシートチャネル層１１２、１１４、１１６の露出した表面上に極薄界面酸化シリコン層を成長させるための酸化プロセスが行われる。界面酸化シリコン層の形成は任意選択のステップであり、本発明の他の実施形態では、ＨＫＭＧ構造のＨｉｇｈ－ｋ誘電体材料は、最初に薄い界面酸化物層を形成することなく、アクティブナノシートチャネル層の露出したシリコン表面上に形成できることを理解されたい。
いくつかの実施形態では、界面酸化シリコン層は、オゾンを含むオゾン化脱イオン水中での化学酸化プロセス、および適切な酸化温度、脱イオン水中のオゾン濃度、および化学酸化プロセス時間を使用して形成され、薄い界面酸化シリコン層を形成する。界面層は、アクティブナノシートチャネル層１１２、１１４、および１１６の露出したシリコン表面を酸化して、約５オングストロームから約１０オングストロームの範囲（すなわち、約０．５ｎｍから約１ｎｍまで）の範囲の厚さを有する薄い界面酸化シリコン層を形成することによって形成される。
いくつかの実施形態では、金属ゲート１５０は、Ｈｉｇｈ－ｋゲート誘電体層上にコンフォーマルに堆積された１つまたは複数の仕事関数金属層で形成される。仕事関数金属層は、限定されないが、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、およびＡｌ含有合金（例えば、ＴｉＡｌＣ、ＴｉＡｌ、およびＡｌＣ、またはその窒化合金）を含む、１つまたは複数のタイプの金属材料を有し得る。他の実施形態では、仕事関数金属層は、Ｚｒ、Ｗ、Ｈｆ、Ｔｉ、Ａｌ、Ｒｕ、Ｐａ、ＺｒＡｌ、ＷＡｌ、ＴａＡｌ、ＨｆＡｌ、ＴａＣ、ＴｉＣ、ＴａＭｇＣの組成物または合金、およびＦＥＴデバイスの目標仕事関数を得るために一般的に使用される仕事関数金属の他のタイプ、組成物、または合金を含む金属材料を有し得る。仕事関数金属層は、堆積された仕事関数金属層の高いコンフォーマリティを可能にする、ＡＬＤ、ＣＶＤなどの既知の方法を使用してコンフォーマルに堆積される。
いくつかの実施形態では、仕事関数金属層は、アクティブナノシートチャネル層１１２、１１４、および１１６の上下の空間を完全に埋める。実際、アクティブナノシートチャネル層１１２、１１４、および１１６間の初期間隔が比較的小さい場合（例えば、７ｎｍから１０ｎｍ）、Ｈｉｇｈ－ｋ誘電体層の形成後、２つ以上の仕事関数金属層の積層のコンフォーマル堆積により、空間がゲート誘電体材料および仕事関数金属で埋まるように、アクティブナノシートチャネル層１１２、１１４、および１１６の上下の空間を埋める（すなわち、ピンチオフ）ことができる。これは、ＬＧが約１５ｎｍ以下である短チャネル長ナノシートＦＥＴデバイスには十分である。
さらに、いくつかの実施形態では、ＦＥＴデバイスのアクティブナノシートチャネル層１１６の上のオープンゲート領域の残りの部分は、アクティブナノシートチャネル層１１６の上のオープンゲート領域が仕事関数金属層で完全に埋められるまで、最後に堆積された仕事関数金属層の堆積プロセスを継続することによって、仕事関数金属で埋めることができる。他の実施形態では、オープンゲート領域の残りの部分をタングステン、ルテニウム、コバルト、銅、アルミニウムなどの低抵抗金属材料で埋めて、仕事関数金属から離れた金属ゲート電極を形成できる。
金属ゲート１５０（例えば、ＨＫＭＧ構造）を形成する誘電体材料および金属材料の堆積に続いて、ＣＭＰプロセスを実行して、半導体構造の表面をＩＬＤ層１４０まで研磨し、それによって、ＩＬＤ層１４０上のゲート誘電体層、仕事関数層、およびゲート電極層の過剰部分を除去する。金属ゲート１５０の形成に続いて、いくつかの実施形態では、第２のＩＬＤ層１４２を形成する前に、金属ゲート１５０の上面を覆うためにゲートキャッピング層１３８が形成される。例えば、金属ゲート１５０の形成に続いて、エッチングプロセスを実行して、金属ゲート１５０の上面をＩＬＤ層１４０の上面より下の目標レベルまで凹ませることができる。次いで、図５Ａおよび図５Ｂに示すように、誘電体材料の層を半導体デバイス構造の表面上に堆積させて、金属ゲート１５０の凹んだ表面の上の領域を誘電体材料で埋めて、半導体デバイス構造をＩＬＤ層１４０の表面まで平坦化して、過剰な誘電体材料を除去し、それによってゲートキャッピング層１３８を形成する。ゲートキャッピング層１３８は、ＳｉＮまたはＳｉＢＣＮなどの誘電体材料から形成できる。
次に、図６Ａ、図６Ｂ、および図６Ｃは、本開示の例示的な実施形態による、前面ゲートコンタクトおよびソース／ドレインコンタクトを形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。図６Ａは、第１のＩＬＤ層１４０上に第２のＩＬＤ層１４２を形成し、セルＣ１内のそれぞれの対応する金属ゲート構造にゲートコンタクト１５１、１５２、および１５３を形成し、前面ソース／ドレインコンタクト１６０、１６１、１６２、および１６３を形成することから得られる中間デバイス構造の概略平面図である。図６Ｂは、図６Ａの線６Ｂ－６Ｂに沿った中間デバイス構造の概略側断面図であり、図６Ｃは、図６Ａの線６Ｃ－６Ｃに沿った中間デバイス構造の概略側断面図である。図６Ａに示すように、ゲートコンタクト１５１、１５２、および１５３は、ゲート構造Ｇ１、Ｇ２、およびＧ３を跨いでＹ方向に延在する金属トラックＴ１～Ｔ８（図１Ａ）の所望のものにゲートコンタクト１５１、１５２、および１５３が接続できるように、互いにオフセットして形成される。図６Ａ、図６Ｂ、および図６Ｃに示す中間デバイス構造は、任意の適切なミドルオブライン（ＭＯＬ）プロセスモジュールおよび材料を使用して形成され、ＭＯＬ前面ゲートコンタクト１５１、１５２、および１５３ならびに前面ソース／ドレインコンタクト１６０、１６１、１６２、および１６３を形成する。
例えば、前面ゲートコンタクト１５１、１５２、および１５３、および前面ソース／ドレインコンタクト１６０、１６１、１６２、および１６３は、第１および第２のＩＬＤ層１４０および１４２をパターニング／エッチングして、ＩＬＤ層１４２内に金属ゲート１５０までのビア開口部を形成し、ソース／ドレイン素子１２２および１２４の一部を露出させる（およびソース／ドレイン素子１２２および１２４上の保護ライナの露出部分をエッチング除去する）ために、ＩＬＤ層１４２および１４０内にビア開口部を形成することを有するプロセスによって形成され、次いで、ビア開口部を金属材料で埋めて、前面ゲートコンタクト１５１、１５２および１５３，ならびに前面ソース／ドレインコンタクト１６０、１６１、１６２、および１６３を形成する。いくつかの実施形態では、ソース／ドレインコンタクト１６０、１６１、１６２、および１６３を形成する前に、ビア開口部内のエピタキシャルソース／ドレイン素子の露出した表面上にシリサイドコンタクト層を形成するために、サリサイド化プロセスがビア開口部を金属材料で埋める前に実行される。一般に、サリサイドプロセスは、アニーリングプロセスによって金属シリサイドコンタクトを形成するために、金属薄膜とソース／ドレイン素子のエピタキシャル材料との反応を伴う。
いくつかの実施形態では、ゲートコンタクト１５１、１５２、および１５３，ならびにソース／ドレインコンタクト１６０、１６１、１６２、および１６３は、ビア開口部の表面を覆うために薄いコンフォーマル拡散バリア層を堆積させ、続いて、拡散バリア層上に金属材料を堆積させてビア開口部を埋めることによって形成される。いくつかの実施形態では、金属材料は、限定されないが、タングステンまたはコバルトを含む、ＭＯＬコンタクトを形成するための任意の適切な材料を有する。拡散バリア層は、前面ＭＯＬコンタクトを形成するために使用される金属材料を酸化する可能性がある、例えば、ＩＬＤ層１４０および１４２からの酸素の外方拡散を防ぐと同時に、コンタクトの金属材料がＩＬＤ層１４０および１４２の周囲の材料に拡散するのを防ぐ。例えば、拡散バリア層は、薄いコンフォーマル層チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、または、前面ＭＯＬコンタクトを形成する金属材料の外方拡散を防ぐための拡散バリアとしての使用に適している任意の他の材料であり得る。
次に、図７は、本開示の例示的な実施形態による、図６Ａ、図６Ｂ、および図６Ｃの中間デバイス構造の前面に相互接続構造（例えば、ＢＥＯＬ相互接続構造）を形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略側断面図である。より具体的には、図７は、ＢＥＯＬ相互接続構造１７０がＩＬＤ層１４２上に形成される製造プロセスの次の段階を概略的に示す。上記で述べたように、ＢＥＯＬ相互接続構造１７０は、複数のレベルの配線および異なる配線レベル間で配線を接続するビア構造を有する。例えば、ＢＥＯＬ相互接続構造１７０は、第１のレベルのビア１７４および１７５、ならびに金属（信号）トラックＴ１～Ｔ８が形成される誘電体層１７１および１７２、ならびに第１のレベルのメタライゼーション上に配置されたより高いＢＥＯＬメタライゼーションレベル１７３を有する。ＢＥＯＬ相互接続構造は、任意の適切なＢＥＯＬプロセスモジュールを使用して製造でき、その詳細は当業者には周知である。
次に、図８は、本開示の例示的な実施形態による、背面ソース／ドレインコンタクトおよび図７の中間デバイス構造の背面上に完全な背面電源供給構造を有する背面相互接続構造を形成する背面プロセスモジュールを実行することによって構築される、半導体集積回路デバイスの次の中間構造の概略側断面図である。背面プロセスモジュールは、背面プロセスを容易にするためにハンドラ基板１７８（例えば、ハンドラウェーハ）をＢＥＯＬ相互接続構造１７０に結合することから始まる。いくつかの実施形態では、ハンドラ基板１７８は、高分子結合技術（例えば、圧着または熱圧着）または他の適切な技術を使用して、ＢＥＯＬ相互接続構造１７０に一時的に結合される。ハンドラ基板１７８は、半導体基板またはガラス基板、または所与の用途に適した任意のタイプの基板材料を有し得る。
背面プロセスモジュールの次の段階は、半導体基板１０２を除去してＢＯＸ層１０５の背面表面を露出させることを有する。半導体基板１０２は、機械的研削、研磨、エッチング、または研削、研磨、およびエッチングの任意の組み合わせなどの既知の技術を使用して除去される。例えば、背面研削／研磨プロセスを最初に実行して半導体基板１０２の大部分を除去し、続いて半導体基板１０２の残りの部分を選択的にエッチングしてＢＯＸ層１０５の背面表面を露出させるエッチングプロセスを実行する。
次に、ＢＯＸ層１０５をパターニングして、いくつかのＮＦＥＴデバイスのいくつかのソース／ドレイン素子１２２を露出させ、セルＣ１、Ｃ２、およびＣ２のいくつかのＰＦＥＴデバイスのいくつかのソース／ドレイン素子１３４を露出させるために、ビアホールを形成する。ビアホールは、金属材料で埋められ、例えば、背面ソース／ドレインコンタクト１８１および１８２を形成する。次いで、背面電源供給構造１９０は、背面誘電体層１９２（例えば、酸化シリコン、Ｌｏｗ－ｋ誘電体材料など）をＢＯＸ層１０５上に形成し、背面誘電体層１９２をパターニングしてトレンチを形成し、トレンチを金属材料で埋めて、例えば、背面電源レール１９４および１９５を形成することを有するプロセスによって構築される。背面ソース／ドレインコンタクト１８１および１８２、ならびに背面電源レール１９４および１９５は、任意の適切な金属材料を使用して形成できる。さらに、エッチングされたビアホールおよびトレンチは、拡散バリア層および接着層として機能する１つまたは複数の薄いコンフォーマルライナ層で覆うことができる。背面配電網１９８は、例えば、ＢＥＯＬ製造技術を使用して、背面誘電体層１９２および背面電源レール上に形成される。いくつかの実施形態では、背面配電網１９８は、ＦＥＯＬ層の正および負の電源電圧能動構成要素を分配するように構成される。背面配電網１９８の形成により、図１Ａおよび図１Ｂに示すような半導体集積回路デバイス１００が得られる。いくつかの実施形態では、ハンドラ基板１７８は除去されず、最終構造の一部として残る。
図９は、本開示の別の例示的な実施形態による、密度スケーリングを可能にするために背面電源レールおよび背面配電網を実装する半導体集積回路デバイスの概略側断面図である。より具体的には、図９は、セルＣ１のＰＦＥＴデバイス１２０－３のソース／ドレイン素子１２４を隣接するセルＣ３の金属トラックＴ８に接続できるようにするために、前面ソース／ドレインコンタクト１６１はローカル（横方向）相互接続ワイヤ２６１に接続されることを除いて、図１Ａおよび図１Ｂの半導体集積回路デバイス１００に類似する半導体集積回路デバイス２００の概略側断面図である。
図９の例示的な実施形態は、背面ソース／ドレインコンタクトによって背面電源供給構造１９０に接続される（したがって、前面ソース／ドレインコンタクトを有しない）ソース／ドレイン素子素の上の前面ＭＯＬ層内に存在する未使用の空間を利用する。この点での、セルＣ１、Ｃ２、およびＣ３は、１つのセルのソース／ドレイン素子を隣接するセルの金属（信号）トラックに接続できるようにするために、セル境界（例えば、境界Ｂ１およびＢ２）を跨いで延在するＭＯＬ層の横配線で形成できる。図９の実施形態は、ローカルＭＯＬ輻輳を回避するためのローカル相互接続ルーティングのための柔軟なフレームワークを提供し、４トラックセルＣ１、Ｃ２、およびＣ３は、他の隣接するセル内の追加の信号トラックを利用できる。
上記で論じたように、本開示の例示的な実施形態は、前面ソース／ドレインコンタクトを埋め込み電源線に接続するためのＦＥＯＬビアコンタクトの使用を排除するために、完全な背面電源供給フレームワークと併せて背面ソース／ドレインコンタクトを実装し、これにより、隣接するセル間のセル間間隔Ｓ２の大幅なスケーリングをし、したがって、セル高さを減少させることが可能になる。隣接するセル間のセル間間隔Ｓ２のさらに積極的なスケーリングに対するさらなる課題は、ゲートカットの公差および「ゲート延在」要件に関連付けられた制限である。当技術分野で知られているように、ナノシートＦＥＴデバイスの場合、ゲート延在部（Ｇｅｘｔ）は、ゲート幅ＷＧ（またはナノシート幅）を画定する積層ナノシートチャネル構造の側面を越えて延在するゲート材料の距離／長さを指す。
例えば、上記で論じたように、図５Ｂは、ナノシートＦＥＴデバイスのゲート延在部Ｇｅｘｔが、ナノシート積層構造の幅の端部とゲートカット素子１３７の側壁との間に存在する空間の長さを示すことを示す。ゲート延在部Ｇｅｘｔは、ゲートカットプロセスにより形成されるゲートカット素子１３７のサイズ（ＧＴ）および位置合わせに依存する。図５Ｂにさらに示すように、隣接するセルＣ２およびＣ１内のＮＦＥＴデバイス１２０－１および１２０－２の間のセル間間隔Ｓ２は、ゲートカット素子１３７の幅（ＧＴ）および隣接するＮＦＥＴデバイス１２０－１および１２０－２のゲート延在部Ｇｅｘｔに等しい。同様に、隣接するセルＣ１およびＣ３内のＰＦＥＴデバイス１２０－３および１２０－４の間のセル間間隔Ｓ２は、ゲートカット素子１３７の幅（ＧＴ）および隣接するＰＦＥＴデバイス１２０－３および１２０－４のゲート延在部Ｇｅｘｔに等しい。
セル間間隔Ｓ２が拡大縮小するにつれて、ゲートカットＧＴを適切に位置合わせして、ナノシートＦＥＴデバイスの適切な動作に十分なゲート延在部Ｇｅｘｔが存在することを保証することがより困難になる。理想的には、ゲート延在部Ｇｅｘｔが１０ｎｍで、ゲートカットＧＴが１５ｎｍの場合、約３５ｎｍのセル間間隔が望ましい。しかし、ゲートカットプロセスの結果として形成されるゲートカット素子１３７のサイズおよび位置合わせに関するゲートカットＧＴの公差のために、例えば、約４３ｎｍの目標セル間間隔は、ゲートカットＧＴがわずかにずれている場合、ゲート延在部が１０ｎｍ以上になるようにするには、１４ｎｍの目標ゲート延在部Ｇｅｘｔおよび１５ｎｍの目標ゲートカットＧＴが必要である。以下でさらに詳細に説明するように、本開示の例示的な実施形態は、ゲート延在部Ｇｅｘｔのサイズ、および隣接するナノシートＦＥＴデバイスのナノシート積層間の誘電体分離の位置合わせを精密に制御するための技術を含む。
図１０Ａおよび図１０Ｂは、本開示の別の例示的な実施形態による、密度スケーリングを可能にするために背面電源レールおよび背面配電網を実装する半導体集積回路デバイス３００の概略図である。半導体集積回路デバイス３００は、上記で論じたように、半導体集積回路デバイス３００が、隣接するセルの隣接するＦＥＴデバイスのゲート延在部Ｇｅｘｔのサイズ、および隣接するセルの隣接するＦＥＴデバイスのナノシートチャネル積層間の誘電体分離のサイズを精密に制御するための自己整合誘電体分離構造を有し、それによって、隣接するセル間のセル間間隔を精密に制御することを除いて、半導体集積回路デバイス１００（図１Ａおよび図１Ｂ）と同様である。
図１Ａの例示的な半導体集積回路１００と同様に、半導体集積回路デバイス３００は、複数のセルＣ１、Ｃ２、およびＣ３を有し、セルＣ１、Ｃ２、およびＣ３は、ＢＯＸ層３０５上に配置される複数のナノシートＦＥＴデバイス３２０－１、３２０－２、３２０－３、および３２０－４を有する。いくつかの実施形態では、ナノシートＦＥＴデバイス３２０－１および３２０－２はＮＦＥＴデバイスを有し、ナノシートＦＥＴデバイス１２０－３および１２０－４はＰＦＥＴデバイスを有する。ＮＦＥＴデバイス３２０－１および３２０－２は、ソース／ドレイン素子３２２を有し、ＰＦＥＴデバイス３２０－３および３２０－３は、ソース／ドレイン素子３２４を有する。さらに、例示的な実施形態では、ナノシートＦＥＴデバイス３２０－１、３２０－２、３２０－３、および３２０－４はそれぞれ、３つのアクティブナノシートチャネル層１１２、１１４、および１１６を有する積層ナノシートチャネル構造を有する。
さらに、図１Ａの例示的な半導体集積回路１００と同様に、図１０Ａおよび図１０Ｂに示す半導体集積回路デバイス３００の前面は、ＩＬＤ層３４０、Ｈｉｇｈ－ｋ金属ゲート３５０（ナノシートＦＥＴデバイス３２０－１、３２０－２、３２０－３、および３２０－４の積層ナノシートチャネル構造をカプセル化する）、前面ソース／ドレインコンタクト３６０および３６１、ならびにＢＥＯＬ相互接続構造３７０をさらに有する。ＢＥＯＬ相互接続構造３７０は、第１のメタライゼーションレベルを有する誘電体層３７１および３７２および、第１のレベルのメタライゼーション上に配置された追加のＢＥＯＬメタライゼーションレベル３７３を有する。誘電体層３７１は、その中に形成された複数のビアコンタクト３７４、３７５、３７６、３７７、および３７８を有し、誘電体層４７２は、複数の金属トラックＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、およびＴ８を有する第１のメタライゼーションレベルＭ１（またはＭ０またはＭｉｎｔと示されることもある初期メタライゼーションレベル）を有する。いくつかの実施形態では、金属トラックＴ１～Ｔ８は、ナノシートＦＥＴデバイス３２０－１、３２０－２、３２０－３、および３２０－４への、からの、およびそれらの間で信号を分配するローカル相互接続を提供し、一方、ＢＥＯＬ相互接続構造３７０の上部金属レベル３７３は、セミグローバル配線およびグローバル配線を有する。図１０Ａに示すように、ビアコンタクト３７４および３７５は、それぞれの対応する前面ソース／ドレインコンタクト３６０および３６１を、第１のメタライゼーションレベルのそれぞれの金属トラックＴ３およびＴ６に接続する。さらに、図１０Ｂに示すように、ビアコンタクト３７６、３７７、および３７８は、それぞれの対応する金属ゲート１５０を、第１のメタライゼーションレベルのそれぞれの金属トラックＴ１、Ｔ４、およびＴ８に接続する。いくつかの実施形態では、金属ゲート３５０はＨｉｇｈ－ｋ金属ゲート構造を有する。
さらに、図１Ａの例示的な半導体集積回路１００と同様に、図１０Ａおよび図１０Ｂに示す半導体集積回路デバイス３００の背面は、（ＢＯＸ層１０５に形成される）背面ソース／ドレインコンタクト３８１および３８２、ならびに完全な背面電源供給構造３９０を有する。完全な背面電源供給構造３９０は、ＢＯＸ層３０５上に形成された背面誘電体層３９２、背面誘電体層３９２内に形成された複数の背面電源レール３９４および３９６、ならびに背面配電網３９８を有する。背面ソース／ドレインコンタクト３８１は、セルＣ２のＮＦＥＴデバイス３２０－１のソース／ドレイン素子３２２を背面電源レール３９４に接続し、背面ソース／ドレインコンタクト３８２は、セルＣ３のＰＦＥＴデバイス３２０－４のソース／ドレイン素子３２４を背面電源レール３９４に接続する。背面配電網３９８は、正の電源電圧（例えば、ＶＤＤ）および負の電源電圧（例えば、ＶＳＳ、グランド（ＧＮＤ）＝０Ｖ）を背面電源レール３９４および３９６に分配するように構成される１つまたは複数のレベルの配線を有する。例えば、例示的な実施形態では、背面配電網３９８は、負の供給電圧（ＶＳＳ）を背面電源レール３９４に接続し、正の供給電圧（ＶＤＤ）を背面電源レール３９６に接続する。
さらに図１０Ａおよび図１０Ｂに示すように、半導体集積回路デバイス３００は、複数の自己整合誘電体分離素子３１５および隣接するセル内のナノシートＦＥＴデバイスのゲート構造３５０を集合的に分離するように機能する上部ゲートカット素子３５５を有する。自己整合誘電体分離素子３１５は、ナノシートチャネル層１１２、１１４、および１１６の積層上に配置されたより広い上部およびナノシートチャネル層１１２、１１４、および１１６の積層間に配置されたより狭い下部を有する。上部ゲートカット素子３５５は、隣接するセル間のセル境界領域内の自己整合誘電体分離素子３１５と位置合わせして形成され、セル境界領域内の自己整合誘電体分離素子３１５のより広い上部に形成され、異なるセル内の金属ゲート電極３５０を分離する。
図１０Ｂに示すように、自己整合誘電体分離素子３１５は、ナノシートＦＥＴデバイス３２０－１、３２０－２、３２０－３、および３２０－４のゲート延在部Ｇｅｘｔのサイズを精密に制御するように機能する。さらに、図１０Ｂに示すように、セル境界領域内の自己整合誘電体分離素子３１５のより広い上部は、隣接するセル間のセル間間隔Ｓ２に等しい幅を有し、セル境界領域内の自己整合誘電体分離素子３１５のより狭い下部は、隣接するセルの隣接するＦＥＴデバイスのナノシートチャネル層の隣接する積層間の金属ゲート材料の明確に画定された誘電体分離（または下部ゲートカット）を提供する。セル境界領域内の自己整合誘電体分離素子３１５のより狭い下部は、隣接するセルの隣接するＦＥＴデバイス間の誘電体分離の制御された間隔Ｄを提供し、Ｄは、上部ゲートカット素子３５５の幅によって画定される上部ゲートカットサイズよりも小さい、より小さな臨界寸法（例えば、８ｎｍ）を有し得る下部ゲートカットサイズを表す。この構成により、Ｇｅｘｔは、以下でさらに詳細に論じる技術を使用して精密に制御できるため、セル間間隔Ｓ２、Ｓ２＝Ｄ＋２Ｇｅｘｔの積極的なスケーリングが可能になる。例えば、非限定的な例示的な実施形態では、Ｇｅｘｔは約１０ｎｍ（以下）であり、Ｄは約８ｎｍ（以下）であり、その結果、セル間間隔Ｓ２は約２８ｎｍ（以下）になる。
図１１～図１６Ｃは、本開示の別の例示的な実施形態による、図１０Ａおよび図１０Ｂの半導体集積回路デバイス３００を製造するための方法を概略的に示す。はじめに、図１１は、半導体基板３０２、絶縁層３０５、絶縁層３０５上に配置された複数のパターニングされたナノシート積層構造３１０－１、３１０－２、３１０－３、および３１０－４、およびパターニングされたナノシート積層構造３１０－１、３１０－２、３１０－３、および３１０－４の上に配置されたハードマスク層３０６を有する、製造の中間段階における半導体集積回路デバイス３００の中間デバイス構造の概略側断面図（Ｘ－Ｚ平面）である。上記で論じた例示的な実施形態と同様に、パターニングされたナノシート積層構造３１０－１、３１０－２、３１０－３、および３１０－４はそれぞれ、犠牲ナノシート層１１１、１１３、１１５、および１１７、ならびにアクティブナノシートチャネル層１１２、１１４、および１１６を含む、エピタキシャル半導体層１１１、１１２、１１３、１１４、１１５、１１６、および１１７の積層を有する。
ハードマスク層３０６を利用して、初期ナノシート積層構造（例えば、図２に示すようなナノシート積層構造１１０）をパターニングし、セル内のＦＥＴデバイスのゲート幅ＷＧを画定する、パターニングされたナノシート積層構造３１０－１、３１０－２、３１０－３、および３１０－４を形成する。図１１の例示的な実施形態では、パターニングされたナノシート積層構造３１０－１と３１０－２の間、およびパターニングされたナノシート積層構造３１０－３と３１０－４の間のセル境界のセル間間隔Ｓ２は、約２８ｎｍ（以下）にスケーリングされ得る。図１１の中間構造は、図２、図３Ａ、および図３Ｂに関連して上記で論じたのと同一または類似の材料および技術を使用して形成され、その詳細は繰り返さない。
次に、図１２は、本開示の例示的な実施形態による、パターニングされたナノシート積層構造３１０－１、３１０－２、３１０－３、および３１０－４の側壁に犠牲スペーサ層３０４を形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略側断面図である。犠牲スペーサ層３０４は、目標ゲート延在長さＧｅｘｔに等しい厚さで形成される。いくつかの実施形態では、犠牲スペーサ層３０４は、（ｉ）図１１の中間デバイス構造上に犠牲材料のコンフォーマル層を堆積させることと、（ｉｉ）犠牲スペーサ層３０４を形成するためにコンフォーマル層犠牲材料を異方性エッチングすることとを有するプロセスによって形成される。
いくつかの実施形態では、犠牲材料のコンフォーマル層は、原子層堆積（ＡＬＤ）プロセスを使用して堆積されるＳｉＧｅ合金材料を有する。ＳｉＧｅ材料の使用は、犠牲スペーサ層３０４が、後続のプロセス中に犠牲ナノシート層１１１、１１３、１１５、および１１７と共に選択的にエッチング除去され、アクティブナノシートチャネル層１１２、１１４、および１１６を解放し、金属ゲート３５０を形成することを可能にする。ＡＬＤの使用は、犠牲材料の高コンフォーマル層を堆積し、したがって、犠牲材料のコンフォーマル層の厚さを目標ゲート延在長さＧｅｘｔに精密に制御することを可能にする。例えば、いくつかの実施形態では、犠牲スペーサ層３０４は、約１０ｎｍの厚さで形成される。目標ゲート延在長さＧｅｘｔに等しい厚さを有する犠牲材料のコンフォーマル層の堆積に続いて、異方性エッチングプロセス（例えば、反応性イオンエッチング（ＲＩＥ）プロセス）が、構造の側面上の犠牲材料のコンフォーマル層の水平部分を完全に除去し、ハードマスク層３０６上の犠牲材料のコンフォーマル層の垂直部分を、図１２に示すように、パターニングされたナノシート積層構造３１０－１、３１０－２、３１０－３、および３１０－４の頂部の上にある目標レベルまで凹ませるために、実行される。
次に、図１３は、本開示の例示的な実施形態による、パターニングされたナノシート積層構造３１０－１、３１０－２、３１０－３、および３１０－４の間に自己整合誘電体分離素子３１５を形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略側断面図である。いくつかの実施形態では、自己整合誘電体分離素子３１５は、誘電体材料の層を堆積させて、パターニングされたナノシート積層構造３１０－１、３１０－２、３１０－３、および３１０－４の間の空間を誘電体材料で埋めることによって形成され、続いて、図１３に示すように、ハードマスク層３０２の上面まで過剰な誘電体材料を除去するための平坦化プロセス（例えば、ＣＭＰ）が行われる。いくつかの実施形態では、自己整合誘電体分離素子３１５は、ハードマスク層の誘電体材料に対してエッチング選択性を有する異なる誘電体材料から形成される。例えば、ハードマスク層３０２がＳｉＮから形成されると仮定すると、自己整合誘電体分離素子３１５は、Ｌｏｗ－ｋＳｉＣ材料またはＬｏｗ－ｋＳｉＯＣ材料などを使用して形成できる。
次に、図１４Ａ、図１４Ｂ、および図１４Ｃは、本開示の例示的な実施形態による、ダミーゲート構造を形成してのＦＥＴデバイスのソース／ドレイン素子を形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。特に、図１４Ａは、中間デバイス構造の概略平面図（Ｘ－Ｙ平面）であり、図１４Ｂは、図１４Ａに示す線１４Ｂ－１４Ｂに沿った中間デバイス構造の概略側断面図（Ｘ－Ｚ平面）であり、図１４Ｃは、図１４Ａに示す線１４Ｃ－１４Ｃに沿って得られた半導体構造の概略側断面図（Ｙ－Ｚ平面）である。特に、図１４Ａに概略的に示すように、複数のダミーゲート構造Ｇ１、Ｇ２、およびＧ３がセルを跨いで形成される。上記の図４Ａ～図４Ｃに示す例示的な実施形態と比較して、ゲート構造Ｇ１、Ｇ２、Ｇ３は、セル境界領域でまだカットされておらず、別個のゲート構造を形成していない。ゲート形成プロセス中、パターニングされたナノシート積層構造３１０－１、３１０－２、３１０－３、および３１０－４（図１３に示すように）は、さらに（Ｙ方向に）パターニングされ、セルＣ１およびＣ２内の個々のＮＦＥＴデバイス３２０－１および３２０－２のための個々のナノシート積層構造、およびセルＣ１およびＣ３内の個々のＰＦＥＴデバイス３２０－３および３２０－４のための個々のナノシート積層構造を形成する。ナノシート積層構造３１０－１、３１０－２、３１０－３、および３１０－４の追加のパターニングは、図１４Ａおよび図１４Ｃに示すように、セル内のトランジスタのゲート長ＬＧを画定する。
図１４Ａ、図１４Ｂ、および図１４Ｃに示すように、ゲート構造Ｇ１、Ｇ２、およびＧ３は、ダミーゲート３３０（例えば、コンフォーマル酸化物層およびダミーゲート電極層（例えば、犠牲ポリシリコン材料またはアモルファスシリコン材料））を有する。さらに、ゲート構造Ｇ１、Ｇ２、およびＧ３は、ゲートキャッピング層３３２、ゲート側壁スペーサ３３４、および埋め込み側壁スペーサ３３６を有する。埋め込みゲート側壁スペーサ１３６の形成に続いて、ＮＦＥＴデバイス３２０－１および３２０－２のソース／ドレイン素子３２２を、第１のエピタキシプロセスを使用して、ＮＦＥＴデバイス３２０－１および３２０－２のアクティブナノシートチャネル層１１２、１１４、および１１６の露出した側壁表面上にエピタキシャル成長させ、ＰＦＥＴデバイス３２０－３および３２０－４のソース／ドレイン素子３２４を、第２のエピタキシプロセスを使用して、ＰＦＥＴデバイス３２０－３および３２０－４のアクティブナノシートチャネル層１１２、１１４、および１１６の露出した側壁表面上にエピタキシャル成長させる。図１４Ａ、図１４Ｂ、および図１４Ｃに示す中間デバイス構造は、図４Ａ、図４Ｂ、および図４Ｃに関連して上記で論じたのと同一または類似の方法を使用して製造でき、その詳細は繰り返さないことを理解されたい。
図１４Ａ、図１４Ｂ、および図１４Ｃに示す中間デバイス構造を形成するためのプロセスフローは、ゲートカットプロセスが、セル境界を跨ぐゲート構造Ｇ１、Ｇ２、およびＧ３に対してまだ実行されず、別個のダミーゲート構造を形成するという点で、図４Ａ、図４Ｂ、および図４Ｃに関連して上記で説明したプロセスフローとは異なる。例えば、セルＣ１、Ｃ２、およびＣ３が別個のダミーゲート構造１３０を有する図４Ｃに示す例示的な実施形態と比較して、図１４Ｂの例示的な実施形態は、セルＣ１、Ｃ２、およびＣ３がゲートカットプロセスに起因する別個のダミーゲート構造１３０を有することを示す。しかし、図１４Ｂに示すように、自己整合誘電体分離素子３１５は、本質的に、（ｉ）隣接するセルＣ２およびＣ１の隣接するＮＦＥＴデバイス３２０－１および３２０－２の積層ナノシートチャネル層間の明確に画定されたゲートカットと、（ｉｉ）セルＣ１、Ｃ２、およびＣ３が製造プロセスのこの段階でカットされていないダミーゲート３３０を共有しているにもかかわらず、隣接するセルＣ１およびＣ３の隣接するＰＦＥＴデバイス３２０－３および３２０－４の積層ナノシートチャネル層間の明確に画定されたゲートカットとを提供する。
次に、図１５Ａおよび図１５Ｂは、本開示の例示的な実施形態による、層間誘電体層を形成してダミーゲートを金属ゲートで置換するために置換金属ゲートプロセスを実行することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。より具体的には、図１５Ａおよび図１５Ｂは、第１のＩＬＤ層３４０を形成し、ダミーゲート３３０の代わりに金属ゲート３５０を形成した後の、それぞれ図１４Ｂおよび図１４Ｃに示す中間構造の概略側断面図である。いくつかの実施形態では、図１５Ａおよび図１５Ｂに示す中間デバイス構造は、図５Ａおよび図５Ｂに関連して上記で説明したのと同じ材料およびプロセスフローを使用して形成され、その詳細は繰り返さない。
図１５Ａに示すように、金属ゲート３５０を形成する前の置換金属ゲートプロセス中に、犠牲スペーサ層３０４は、犠牲ナノシート層１１１、１１３、１１５、および１１７と共にエッチング除去され、アクティブナノシートチャネル層１１２、１１４、および１１６を解放し、アクティブナノシートチャネル層１１２、１１４、および１１６をカプセル化する金属ゲート３５０を形成するために、金属材料で埋められた明確に画定されたゲート延在領域Ｇｅｘｔを形成する。この構成では、上記で述べたように、自己整合誘電体分離素子３１５および犠牲スペーサ層３０４の形成によって、隣接するセルＣ１とＣ２、およびＣ１とＣ３の間で、明確に画定され、高度にスケーリングされたセル間間隔Ｓ２が実現される。図１５Ａに示すように、置換金属ゲートプロセスに続いて、セルＣ１、Ｃ２、およびＣ３は、製造プロセスのこの段階でカットされていない金属ゲート３５０を共有する。
次に、図１６Ａ、図１６Ｂ、および図１６Ｃは、本開示の例示的な実施形態による、隣接するセル内のナノシートＦＥＴデバイスの金属ゲート構造を分離するために、上部ゲートカット素子を形成するレイトゲートプロセスを実行することによって構築される、半導体集積回路デバイスの次の中間構造の概略図である。より具体的には、図１６Ａは、異なるセルＣ１、Ｃ２、およびＣ３内の金属ゲート３５０を分離するためにゲート構造Ｇ１、Ｇ２、およびＧ３のセル境界領域内に形成される複数の上部ゲートカット素子３５５を示す中間デバイス構造の概略平面図である。図１６Ｂは、図１６Ａの線１６Ｂ－１６Ｂに沿った中間デバイス構造の概略側断面図であり、図１６Ｃは、図１６Ａの線１６Ｃ－１６Ｃに沿った中間デバイス構造の概略側断面図である。
図１６Ｂおよび図１６Ｃに示すように、上部ゲートカット素子３５５は、セル境界領域内の自己整合誘電体分離素子素３１５と位置合わせして形成される。上部ゲートカット素子３５５は、図１６Ａおよび図１６Ｂに示すように、置換金属ゲートプロセスに続いてゲート構造Ｇ１、Ｇ２、およびＧ３に沿って形成される連続金属ゲート電極３５０をカットし、それによって、別個の金属ゲート電極を形成するように構成される。このレイトゲートカットプロセスにより、上部ゲートカット素子３５５は、自己整合誘電体分離素子３１５の下部のより狭い部分および、明確に画定されたゲート延在領域Ｇｅｘｔによって、隣接するセルＣ１とＣ２、およびＣ１とＣ３の間に存在する明確に画定され、高度にスケーリングされたセル間間隔Ｓ２に影響を与えることなく、隣接するセル内のゲート電極３５０を分離するように機能する。したがって、上部ゲートカット素子３５５は、公差を緩和して製造できる。
いくつかの実施形態では、上部ゲートカット素子３５５は、（ｉ）図１５Ａおよび図１５Ｂに示す中間デバイス構造上にエッチングマスクを形成することであって、エッチングマスクは、セル境界領域内の自己整合誘電体分離素子３１５の上部に位置合わせされる開口部を有する、形成することと、（ｉｉ）金属ゲート３５０の露出部分（エッチングマスク開口部を通して露出される）を、セル境界領域内の自己整合誘電体分離素子３１５の上面までエッチングすることと、（ｉｉｉ）金属ゲート３５０内のエッチングされたトレンチを誘電体材料で埋めるために、ＩＬＤ層３４０の上に誘電体材料の層を堆積させることと、（ｉｖ）平坦化プロセス（例えば、ＣＭＰ）を実行して、過剰な誘電体材料をＩＬＤ層３４０まで除去することとを有するプロセスによって作成される。いくつかの実施形態では、上部ゲートカット素子３５５は、ＳｉＮ、ＳｉＯＣＮ、ＳｉＢＣＮ、ＳｉＣまたはＳｉＯＣなどの誘電体材料、または他の適切な誘電体材料などから形成される。
レイトゲートカットプロセスに続いて、前面ＭＯＬソース／ドレインコンタクト３６０および３６１、ならびにＢＥＯＬ相互接続構造３７０を形成するために、追加の前面プロセスが実行され、続いて、ＢＯＸ層１０５内に背面ソース／ドレインコンタクト３８１および３８２、ならびに完全な背面電源供給構造３９０を形成するための背面プロセスが行われ、図１０Ａおよび図１０Ｂに示す半導体集積回路デバイス３００が得られる。いくつかの実施形態では、前面および背面プロセスは、図６Ａ～図６Ｃ、図７、図８、および図９に関連して上記で論じたのと同一または類似の材料および技術を使用して実行され、その詳細は繰り返さない。
図１７Ａおよび図１７Ｂは、本開示の別の例示的な実施形態による、密度スケーリングを可能にするために背面電源レールおよび背面配電網を実装する半導体集積回路デバイス４００の概略図である。半導体集積回路デバイス４００は、上記で論じたように、半導体集積回路デバイス４００が、（ｉ）ＦＥＴデバイスのゲート延在部Ｇｅｘｔのサイズを精密に制御し、（ｉｉ）隣接するセルの隣接するＦＥＴデバイスのＮ型フォークシートＦＥＴ対とＰ型フォークシートＦＥＴ対との間のセル境界領域に形成される誘電体分離のサイズを精密に制御し、それによって、隣接するセル間のセル間間隔を精密に制御するために、自己整合誘電体分離構造と併せてフォークシートＦＥＴデバイスを利用することによって、セル間間隔のさらなるスケーリングを可能にすることを除いて、半導体集積回路デバイス３００（図１０Ａおよび図１０Ｂ）と同様である。
図１０Ａおよび図１０Ｂの例示的な半導体集積回路３００と同様に、半導体集積回路デバイス４００は、複数のセルＣ１、Ｃ２、およびＣ３を有し、セルＣ１、Ｃ２、およびＣ３は、ＢＯＸ層４０５上に配置される複数のナノシートＦＥＴデバイス４２０－１、４２０－２、４２０－３、および４２０－４を有する。いくつかの実施形態では、ナノシートＦＥＴデバイス４２０－１および４２０－２はＮＦＥＴデバイスを有し、ナノシートＦＥＴデバイス４２０－３および４２０－４はＰＦＥＴデバイスを有する。ＮＦＥＴデバイス４２０－１および４２０－２は、ソース／ドレイン素子４２２を有し、ＰＦＥＴデバイス４２０－３および４２０－４は、ソース／ドレイン素子４２４を有する。さらに、例示的な実施形態では、ナノシートＦＥＴデバイス４２０－１、４２０－２、４２０－３、および４２０－４はそれぞれ、３つのアクティブナノシートチャネル層１１２、１１４、および１１６を有する積層ナノシートチャネル構造を有する。
さらに、図１０Ａおよび図１０Ｂの例示的な半導体集積回路デバイス３００と同様に、図１７Ａおよび図１７Ｂに示す半導体集積回路デバイス４００の前面は、ＩＬＤ層４４０、金属ゲート４５０（ナノシートＦＥＴデバイス４２０－１、４２０－２、４２０－３、および４２０－４の積層ナノシートチャネル構造をカプセル化する）、前面ソース／ドレインコンタクト４６０および４６１、ならびにＢＥＯＬ相互接続構造４７０をさらに有する。ＢＥＯＬ相互接続構造４７０は、第１のメタライゼーションレベルを有する誘電体層４７１および４７２および、第１のレベルのメタライゼーション上に配置された追加のＢＥＯＬメタライゼーションレベル４７３を有する。誘電体層４７１は、その中に形成された複数のビアコンタクト４７４、４７５、４７６、４７７、および４７８を有し、誘電体層４７２は、複数の金属トラックＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、およびＴ８を有する第１のメタライゼーションレベルＭ１（またはＭ０またはＭｉｎｔと示されることもある初期メタライゼーションレベル）を有する。いくつかの実施形態では、金属トラックＴ１～Ｔ８は、ナノシートＦＥＴデバイス４２０－１、４２０－２、４２０－３、および４２０－４への、からの、およびそれらの間で信号を分配するローカル相互接続を提供し、一方、ＢＥＯＬ相互接続構造４７０の上部金属レベル４７３は、セミグローバル配線およびグローバル配線を有する。図１７Ａに示すように、ビアコンタクト４７４および４７５は、それぞれの対応する前面ソース／ドレインコンタクト４６０および４６１を、第１のメタライゼーションレベルのそれぞれの金属トラックＴ３およびＴ６に接続する。さらに、図１７Ｂに示すように、ビアコンタクト４７６、４７７、および４７８は、それぞれの対応する金属ゲート４５０を、第１のメタライゼーションレベルのそれぞれの対応する金属トラックＴ１、Ｔ４、およびＴ８に接続する。いくつかの実施形態では、金属ゲート４３５０はＨｉｇｈ－ｋ金属ゲート構造を有する。
さらに、図１０Ａおよび図１０Ｂの例示的な半導体集積回路デバイス３００と同様に、図１７Ａおよび図１７Ｂに示す半導体集積回路デバイス４００の背面は、（ＢＯＸ層４０５に形成される）背面ソース／ドレインコンタクト４８１および４８２、ならびに完全な背面電源供給構造４９０を有する。完全な背面電源供給構造４９０は、ＢＯＸ層４０５上に形成された背面誘電体層４９２、背面誘電体層４９２内に形成された複数の背面電源レール４９４および４９６、ならびに背面配電網４９８を有する。背面ソース／ドレインコンタクト４８１は、セルＣ２のＮＦＥＴデバイス４２０－１のソース／ドレイン素子４２２を背面電源レール４９４に接続し、背面ソース／ドレインコンタクト４８２は、セルＣ３のＰＦＥＴデバイス４２０－４のソース／ドレイン素子４２４を背面電源レール４９４に接続する。背面配電網４９８は、正の電源電圧（例えば、ＶＤＤ）および負の電源電圧（例えば、ＶＳＳ、グランド（ＧＮＤ）＝０Ｖ）を背面電源レール４９４および４９６に分配するように構成される１つまたは複数のレベルの配線を有する。例えば、例示的な実施形態では、背面配電網４９８は、負の供給電圧（ＶＳＳ）を背面電源レール４９４に接続し、正の供給電圧（ＶＤＤ）を背面電源レール４９６に接続する。
図１７Ａおよび図１７Ｂにさらに示すように、半導体集積回路デバイス４００は、複数の自己整合誘電体分離素子４１５および４１７、ならびに隣接するセル内のナノシートＦＥＴデバイスの金属ゲート４５０を分離するために、セル境界領域内の自己整合誘電体分離素子４１７と位置合わせして形成される上部ゲートカット素子４５５を有する。自己整合誘電体分離素子４１５は、ナノシートチャネル層１１２、１１４、および１１６の積層上に配置されたより広い上部およびナノシートチャネル層１１２、１１４、および１１６の積層間に配置されたより狭い下部を有する。図１７Ｂに示すように、自己整合誘電体分離素子４１５は、上記で論じたように、ナノシートＦＥＴデバイス４２０－１、４２０－２、４２０－３、および４２０－４のゲート延在部Ｇｅｘｔのサイズを精密に制御するように機能する。
一方、自己整合誘電体分離素子４１７は、隣接するセルＣ２およびＣ１の隣接する対のＮＦＥＴデバイス４２０－１および４２０－２によって形成されるフォークシートＦＥＴデバイス、ならびに隣接するセルＣ１およびＣ３の隣接する対のＰＦＥＴデバイス４２０－３および４２０－４によって形成されるフォークシートＦＥＴデバイスの誘電体壁として機能する。この例示的な構造構成では、自己整合誘電体分離素子４１７（代替として、フォークシート誘電体壁４１７）は、隣接するセルＣ１とＣ２、およびＣ１とＣ３の間のセル間間隔Ｓ２を画定する制御された厚さを有するように形成され、これにより、隣接するＮＦＥＴデバイス４２０－１と４２０－２の間、および隣接するＰＦＥＴデバイス４２０－３と４２０－４の間の間隔をより狭くし、したがって、セル高さを減少させ、セル間間隔を減少させることが可能になる。例えば、非限定的な例示的な実施形態では、図１７Ｂに示すように、セル間間隔Ｓ２は、約１０ｎｍまで縮小させることができる。この点での積極的なスケーリングは、図１７Ａに示すように、完全な背面電源供給構造４９０の実装によってさらに容易になり、ＮＦＥＴデバイス４２０－１および４２０－２の隣接する対のソース／ドレイン素子４２２は、背面ソース／ドレインコンタクト４８１および前面ソース／ドレインコンタクト４６０にそれぞれ接続され、これにより、上記で論じた理由によりソース／ドレインコンタクトの短絡が回避される。
図１８～図２０は、本開示の別の例示的な実施形態による、図１７Ａおよび図１７Ｂの半導体集積回路デバイス４００を製造するための方法を概略的に示す。半導体集積回路デバイス４００を製造するプロセスは、上記で論じた半導体集積回路デバイス１０および３００を製造するプロセスフローと同一または類似であり、その詳細は繰り返さないことを理解されたい。代わりに、図１８～図２０に概略的に示すプロセスフローは、半導体集積回路デバイス４００を製造するために、上記で論じた前のプロセスフローと併せて利用される追加のまたはわずかに変更されたプロセスステップを示す。
はじめに、図１８は、半導体基板４０２、絶縁層４０５（例えば、ＢＯＸ層４０５）、絶縁層４０５上に配置された複数のパターニングされたナノシート積層構造４１０Ａおよび４１０Ｂ、およびパターニングされたナノシート積層構造４１０Ａおよび４１０Ｂの上に配置されたハードマスク層４０６を有する、製造の中間段階における半導体集積回路デバイス４００の中間構造の概略側断面図（Ｘ－Ｚ平面）である。この製造プロセスでは、セル内の相補型ＦＥＴデバイスのＮからＰまでの間隔Ｓ１を画定するために、第１のナノシートパターニングプロセスが実行される。図１８の例示的な実施形態では、パターニングされたナノシート積層構造４１０Ａおよび４１０Ｂは、セル境界にわたるＮ－ＮフォークシートＦＥＴデバイスおよびＰ－ＰフォークシートＦＥＴデバイスをそれぞれ形成するために利用されるナノシート積層を有する。
次に、図１９は、本開示の例示的な実施形態による、パターニングされたナノシート積層構造４１０Ａおよび４１０Ｂの側壁上に犠牲スペーサ層４０４を形成し、さらにナノシート積層構造４１０Ａおよび４１０Ｂをパターニングして、パターニングされたナノシート積層構造４１０－１、４１０－２、４１０－３、および４１０－４を形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略側断面図である。犠牲スペーサ層４０４は、図１２に関連して上記で論じたのと同一または類似の材料および技術を使用して形成される。犠牲スペーサ層４０４は、目標ゲート延在長さＧｅｘｔに等しい厚さで形成される。
パターニングされたナノシート積層構造４１０Ａおよび４１０Ｂの側壁上の犠牲スペーサ層４０４の形成に続き、パターニングされたナノシート積層構造４１０Ａおよび４１０Ｂにトレンチを形成するために別のナノシートパターニングプロセスが実行され、それによって、セルのＦＥＴデバイスのゲート幅ＷＧを画定する、パターニングされたナノシート積層構造４１０－１、４１０－２、４１０－３、および４１０－４を形成する。例えば、図１９に示すように、いくつかの実施形態では、有機平坦化層４０８が堆積され、パターニングされて、ナノシート積層構造４１０Ａおよび４１０Ｂの露出部分までエッチダウンし、パターニングされたナノシート積層構造４１０－１、４１０－２、４１０－３、および４１０－４を形成するために使用される開口部４０８－１および４０８－２を形成する。図１９に示すように、開口部４０８－１および４０８－２は、フォークシートＦＥＴデバイスの誘電体壁４１７の厚さを画定する幅を有し、誘電体壁４１７の厚さは、隣接するセル間のセル間間隔Ｓ２を画定する。
次に、図２０は、本開示の例示的な実施形態による、パターニングされたナノシート積層構造４１０－１、４１０－２、４１０－３、および４１０－４の間に自己整合誘電体分離素子４１５および４１７を形成することによって構築される、半導体集積回路デバイスの次の中間構造の概略側断面図である。いくつかの実施形態では、自己整合誘電体分離素子４１５および４１７は、図１３に関連して上記で論じたのと同じ材料およびプロセスステップを使用して形成される。図２０に示す中間構造の形成に続いて、図１７Ａおよび図１７Ｂの結果として得られた半導体集積回路デバイス４００を形成するために、上記で論じた同一または類似の材料およびプロセスステップを使用して、追加の前面および背面プロセスモジュールが実行される。
積層相補型トランジスタ構造を製造するための本明細書で論じる例示的な方法は、半導体プロセスフロー、半導体デバイス、および様々なアナログおよびデジタル回路または混合信号回路を有する集積回路内に容易に組み込むことができることを理解されたい。特に、集積回路ダイは、電界効果トランジスタ、バイポーラトランジスタ、金属酸化物半導体トランジスタ、ダイオード、コンデンサ、インダクタなどの様々なデバイスで製造できる。本明細書で開示されるように集積回路は、アプリケーション、ハードウェア、もしくは電子システム、またはその組み合わせで使用できる。本発明を実装するための適切なハードウェアおよびシステムは、限定されないが、パーソナルコンピュータ、通信ネットワーク、電子商取引システム、携帯通信デバイス（例えば、携帯電話）、ソリッドステートメディア記憶デバイス、機能回路などを含み得る。そのような集積回路を組み込んだシステムおよびハードウェアは、本明細書で説明する例示的な実施形態の一部と見なされる。本明細書で提供される本発明の教示を考慮すると、当業者であれば、本明細書で開示される例示的な技術の他の実装および応用を企図することができるであろう。
添付の図面を参照して例示的な実施形態を本明細書で説明してきたが、本発明はこれらの正確な実施形態に限定されず、添付の特許請求の範囲から逸脱することなく当業者によって本明細書に様々な他の変更および修正がなされ得ることを理解されたい。

Claims (25)

  1. 第１の相互接続構造と、
    第２の相互接続構造と、
    第１のトランジスタを有する第１のセルと、
    第２のトランジスタを有する第２のセルと、
    前記第１のトランジスタのソース／ドレイン素子を前記第１の相互接続構造に接続する第１のコンタクトと、
    前記第２のトランジスタのソース／ドレイン素子を前記第２の相互接続構造に接続する第２のコンタクトと
    を備え、
    前記第１のセルが、前記第２のセルに隣接して配置され、前記第１のトランジスタが、前記第２のトランジスタに隣接して配置され、
    前記第１のセルおよび前記第２のセルが、前記第１の相互接続構造と前記第２の相互接続構造との間に配置されるデバイス。
  2. 前記第１の相互接続構造が信号ネットワークを有し、前記第２の相互接続構造が配電網を有する、請求項１に記載のデバイス。
  3. 前記第１のトランジスタと前記第２のトランジスタとの間の間隔が、前記第１のセルと前記第２のセルとの間のセル間間隔を画定する、請求項１に記載のデバイス。
  4. 前記第１のトランジスタおよび前記第２のトランジスタが、ゲートオールアラウンド電界効果トランジスタを含む、請求項１に記載のデバイス。
  5. 前記第２の相互接続構造が、誘電体層に配置された複数の背面電源レールと、前記複数の背面電源レールに結合された配電網とを有する、請求項１に記載のデバイス。
  6. 前記第１のトランジスタおよび前記第２のトランジスタが、Ｎ型電界効果トランジスタの隣接する対およびＰ型電界効果トランジスタの隣接する対のうちの１つを含む、請求項１に記載のデバイス。
  7. 前記第１のトランジスタおよび前記第２のトランジスタが、前記第１のトランジスタと前記第２のトランジスタとの間に配置された誘電体壁を有するフォークシート型電界効果トランジスタ対を含み、前記誘電体壁の幅が、前記第１のセルと前記第２のセルとの間のセル間間隔を画定する、請求項１に記載のデバイス。
  8. 前記第１のセルから前記第２のセルまで延在する横方向相互接続をさらに備え、前記横方向相互接続が、前記第１の相互接続構造と前記第２のセル内の前記第２のトランジスタの前記ソース／ドレイン素子との間に配置され、前記横方向相互接続が、前記第１のコンタクトを前記第２のセル内の前記第１の相互接続構造の信号トラックに接続する、請求項１から７のいずれか一項に記載のデバイス。
  9. 第１のトランジスタを有する第１のセルと、
    第２のトランジスタを有する第２のセルであって、前記第１のセルおよび前記第２のセルが互いに隣接して配置され、前記第１のトランジスタおよび前記第２のトランジスタが互いに隣接して配置される、第２のセルと、
    前記第１のセルと前記第２のセルとの間のセル境界領域に配置される分離構造と
    を備え、
    前記分離構造が、前記第１のトランジスタの第１のアクティブチャネル構造および前記第２のトランジスタの第２のアクティブチャネル構造の上に配置される第１の部分と、前記第１のアクティブチャネル構造と前記第２のアクティブチャネル構造との間に配置される第２の部分とを有し、
    前記分離構造の前記第１の部分が、前記第１のアクティブチャネル構造と前記第２のアクティブチャネル構造との間の間隔に実質的に等しい第１の幅を有し、
    前記分離構造の前記第２の部分が、前記第１の幅より小さい第２の幅を有し、
    前記分離構造の前記第２の部分と前記第１のアクティブチャネル構造および前記第２のアクティブチャネル構造のそれぞれとの間の空間が、前記第１のトランジスタおよび前記第２のトランジスタのゲート延在長さを画定する、
    デバイス。
  10. 前記第２の幅は約１０ナノメートル以下であり、前記ゲート延在長さは約１０ナノメートル以下である、請求項９に記載のデバイス。
  11. 前記分離構造の前記第１の部分上に配置されたゲートカット素子をさらに備え、前記ゲートカット素子および前記分離構造が、前記第１のトランジスタの第１の金属ゲート構造と前記第２のトランジスタの第２の金属ゲート構造とを分離するように構成されている、請求項９に記載のデバイス。
  12. 前記ゲートカット素子が、前記第１の金属ゲート構造および前記第２の金属ゲート構造の金属材料内に配置される、請求項１１に記載のデバイス。
  13. 前記第１のトランジスタおよび前記第２のトランジスタが、Ｎ型電界効果トランジスタの隣接する対およびＰ型電界効果トランジスタの隣接する対のうちの１つを含む、請求項９に記載のデバイス。
  14. 前記第１のアクティブチャネル構造および前記第２のアクティブチャネル構造が、積層アクティブナノシートチャネル構造を有する、請求項９に記載のデバイス。
  15. 第１の相互接続構造と、
    第２の相互接続構造と、
    前記第１のトランジスタのソース／ドレイン素子を前記第１の相互接続構造に接続する第１のコンタクトと、
    前記第２のトランジスタのソース／ドレイン素子を前記第２の相互接続構造に接続する第２のコンタクトとをさらに備え、
    前記第１のセルおよび前記第２のセルが、前記第１の相互接続構造と前記第２の相互接続構造との間に配置される、請求項９から１４のいずれか一項に記載のデバイス。
  16. 前記第１の相互接続構造が信号ネットワークを有し、前記第２の相互接続構造が配電網を有する、請求項１５に記載のデバイス。
  17. 前記第１のセルから前記第２のセルまで延在する横方向相互接続をさらに備え、前記横方向相互接続が、前記第１の相互接続構造と前記第２のセル内の前記第２のトランジスタの前記ソース／ドレイン素子との間に配置され、前記横方向相互接続が、前記第１のコンタクトを前記第２のセル内の前記第１の相互接続構造の信号トラックに接続する、請求項１５に記載のデバイス。
  18. 第１のトランジスタを有する第１のセルと、
    第２のトランジスタを有する第２のセルと
    を備え、
    前記第１のセルおよび前記第２のセルが、互いに隣接して配置され、
    前記第１のトランジスタおよび前記第２のトランジスタが、前記第１のトランジスタと前記第２のトランジスタとの間に配置された絶縁壁を有するフォークシート型電界効果トランジスタ対を含み、
    前記絶縁壁が、前記第１のセルと前記第２のセルとの間のセル境界に位置合わせされ、
    前記絶縁壁の幅が、前記第１のセルと前記第２のセルとの間のセル間間隔を画定する、
    デバイス。
  19. 前記第１のトランジスタおよび前記第２のトランジスタが、Ｎ型ナノシート電界効果トランジスタの対およびＰ型ナノシート電界効果トランジスタの対のうちの１つを含む、請求項１８に記載のデバイス。
  20. 第１の相互接続構造と、
    第２の相互接続構造と、
    前記第１のトランジスタのソース／ドレイン素子を前記第１の相互接続構造に接続する第１のコンタクトと、
    前記第２のトランジスタのソース／ドレイン素子を前記第２の相互接続構造に接続する第２のコンタクトとをさらに備え、
    前記第１のセルおよび前記第２のセルが、前記第１の相互接続構造と前記第２の相互接続構造との間に配置される、請求項１８または１９に記載のデバイス。
  21. 半導体デバイスを製造するための方法であって、
    基板上に第１のセルおよび第２のセルを形成する段階であって、前記第１のセルが第１のトランジスタを含み、前記第２のセルが第２のトランジスタを含み、前記第１のセルおよび前記第２のセルは互いに隣接して配置され、前記第１のトランジスタおよび前記第２のトランジスタは互いに隣接して配置される、形成する段階と、
    前記第１のトランジスタのソース／ドレイン素子に接続される第１のコンタクトを形成する段階と、
    前記第１のコンタクトに接続される第１の相互接続構造を形成する段階と、
    前記基板をエッチングして、前記第２のトランジスタのソース／ドレイン素子の背面を露出させる開口部を形成する段階と、
    前記第２のトランジスタの前記ソース／ドレイン素子に接続される前記開口部内に第２のコンタクトを形成する段階と、
    前記第２のコンタクトに接続される第２の相互接続構造を形成する段階と
    を備える方法。
  22. 前記第１の相互接続構造が信号ネットワークを有し、前記第２の相互接続構造が配電網を有する、請求項２１に記載の方法。
  23. 半導体デバイスを製造するための方法であって、
    基板上に第１のトランジスタの第１のナノシートチャネル構造および第２のトランジスタの第２のナノシートチャネル構造を形成する段階であって、前記第１のナノシートチャネル構造および前記第２のナノシートチャネル構造が、互いに隣接して配置され、前記第１のトランジスタおよび前記第２のトランジスタをそれぞれ含む第１のセルと第２のセルとの間のセル間間隔を画定する空間によって分離される、形成する段階と、
    前記第１のナノシートチャネル構造および前記第２のナノシートチャネル構造の隣接する側壁上にコンフォーマル犠牲スペーサ層を形成する段階と、
    前記第１のナノシートチャネル構造および前記第２のナノシートチャネル構造の前記側壁上の前記コンフォーマル犠牲スペーサ層間に誘電体分離構造を形成する段階と、
    前記第１のナノシートチャネル構造および前記第２のナノシートチャネル構造の前記側壁上の前記コンフォーマル犠牲スペーサ層を選択的にエッチング除去して、前記誘電体分離構造と前記第１のナノシートチャネル構造および前記第２のナノシートチャネル構造の前記側壁との間に空間を形成する段階であって、前記空間が、前記第１のトランジスタおよび前記第２のトランジスタのゲート延在長さを画定する、形成する段階と、
    前記空間を金属材料で埋めて、前記第１のトランジスタの第１の金属ゲート構造および前記第２のトランジスタの第２の金属ゲート構造を形成する段階と
    を備える方法。
  24. 前記誘電体分離構造が、前記第１のナノシートチャネル構造および前記第２のナノシートチャネル構造の上に配置された第１の部分と、前記第１のナノシートチャネル構造と前記第２のナノシートチャネル構造との間に配置された第２の部分とを含み、
    前記誘電体分離構造の前記第１の部分が、第１のセルと第２のセルとの間の前記セル間間隔に実質的に等しい第１の幅を有する、請求項２３に記載の方法。
  25. 前記誘電体分離構造の前記第１の部分上にゲートカット素子を形成する段階をさらに備え、前記ゲートカット素子および前記誘電体分離構造が、前記第１のトランジスタの第１の金属ゲート構造と前記第２のトランジスタの第２の金属ゲート構造とを分離するように構成されている、請求項２４に記載の方法。
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