TW202236675A - 半導體元件 - Google Patents

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TW202236675A
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TW
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fin
semiconductor
gate structure
dummy
source
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TW110121224A
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邱德馨
蕭錦濤
曾健庭
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台灣積體電路製造股份有限公司
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Abstract

一種半導體元件包括半導體基板。半導體元件包括從半導體基板突出並沿第一方向延伸之第一鰭片。半導體元件包括從半導體基板突出並沿第二方向延伸之第一鰭片。耦合至第一鰭片的第一磊晶源極/汲極區與耦合至第二鰭片的第二磊晶源極/汲極區藉由空隙彼此側向隔開。

Description

鰭式場效應電晶體及其形成方法
無
本揭露大致相關於半導體元件，特定來說，相關於製造非平面電晶體元件的方法。
由於各種電子組件(例如，電晶體、二極體、電阻、電容等)的積體密度不斷改善，半導體產業已經歷快速成長。在大多數情況下，積體密度的改善從最小特徵尺寸的重複縮小而得，此允許將更多的組件整合至給定面積中。
鰭式場效應電晶體(FinFET)元件逐漸在積體電路中廣泛使用。FinFET元件具有三維結構且包括一或多個從基板突出的鰭片。配置以控制FinFET元件的導電通道內的電荷載子流動的閘極結構包覆一或多個鰭片。舉例來說，在三閘極FinFET元件中，閘極結構包覆一或多個鰭片中之每一鰭片的三側，進而在一或多個鰭片中之每一鰭片的三側上形成導電通道。
無
以下揭示之實施例內容提供了用於實施所提供的標的之不同特徵的許多不同實施例，或實例。下文描述了元件與佈置之特定實例以簡化本案。當然，該等實例僅為實例且並不意欲作為限制。例如在以下描述中之第一特徵在第二特徵上或上方之形式可包含其中第一特徵與第二特徵直接接觸形成之實施例，且亦可包含其中可於第一特徵與第二特徵之間形成額外特徵，以使得第一特徵與第二特徵可不直接接觸之實施例。此外，本案可在每一實例中重複元件符號及/或字母。此重複係用於簡便與清晰的目的，且其本身不指定所論述的每一實施例及/或配置之間的關係。
此外，諸如「在……下方」、「在……之下」、「下部」、「在……上」、「上部」等空間相對術語可在本文中為了便於描述之目的而使用，以描述如附圖中所示之一個元件或特徵與另一元件或特徵之關係。空間相對術語意欲涵蓋除了附圖中所示的配向外，還涵蓋在使用或操作中裝置的不同配向。裝置可經其他方式配向(旋轉90度或其他配向)，並且本文所使用的空間相對描述詞可相符地詮釋。
術語「約」及「大致」可表示給定數值可在5％內變化(例如，數值的±1％、±2％、±3％、±4％或±5％)。
半導體積體電路系統(IC)產業已經歷快速成長。在半導體IC設計中，標準單元研究方法廣泛地用於設計晶片上的半導體元件。標準單元研究方法將標準單元用以某些功能的抽象表示，以將數百萬或數十億個元件整合在單一晶片上。隨著IC規模繼續縮小，越來越多元件整合至單一晶片中。按比例縮小的製程大致可藉由增加生產效率及降低相關成本以提供效益。
通常，隨著IC規模縮小趨勢，標準單元面積亦相應按比例縮小。可藉由減少單元的單元寬度及/或單元的單元高度，以按比例縮小標準單元面積。單元寬度通常與含有沿垂直方向延伸之數個閘極結構或特徵(例如，通常稱為「POLY」)成比例，且單元高度通常與含有沿水平方向延伸之數個訊號軌道成比例。
為了有效減少單元總面積，通常在單元寬度與單元高度間存在取捨。舉例而言，在減少單元高度(例如，藉由降低訊號軌道數量)時，增加單元寬度(閘極結構數量)。在此方面，提出將通常設置在基板(或晶圓)的前側上之一些互連結構移動至其後側的概念。舉例而言，可在基板的後側上形成配置成提供功率訊號(通常稱為VDD(高電壓)電源軌及VSS(接地)電源軌)的互連結構。以此方式，可減少對應單元的單元高度而不增加單元寬度。含有此「後側」互連結構的單元通常稱作後側/內埋式電源軌(BPR)單元。儘管可有效減少每一單元面積，但應注意當IC包括彼此鄰接之多個BPR單元時，可能會產生一些問題。舉例而言，鄰近BPR單元的相應導電特徵(例如，源極/汲極區、主動閘極結構等)的交叉耦合(或稱作串擾)會變得明顯，這會引起雜訊。因此，IC的整體性能亦會受到負面影響。
在形成包括數個非平面電晶體之積體電路的背景下，特別地是在形成配置成BPR單元之數個FinFET元件背景下以論述本揭露之實施例。舉例而言，可使用多個BPR單元以共同形成積體電路。每個BPR單元可包括一或多個FinFET元件。BPR單元可彼此鄰接。藉由採用氣隙或空隙取代通常被設置在兩鄰近BPR單元的導電特徵間的介電質可明顯減少導電特徵之間的交叉耦合。此乃因交叉耦合(例如，量化電容)與設置於導電特徵之間的材料的介電常數成正比，且空氣具有比介電常數(例如3.9或更高)低的介電常數(例如1)。如此，可改善BPR單元的性能。舉例而言，BPR單元的速度可增加約20％至50％。在一些實施例中，可藉由切割(或以其他方式去除)設置在導電特徵之間的虛設鰭片以形成具有相對低(寬度與高度)長寬比之溝槽，以形成空隙。接下來，可藉由介電保護層密封(或以其他方式覆蓋)溝槽。考慮到低長寬比，在沉積介電保護層後保留設置在導電特徵之間的一部分空隙，從而使導電特徵之間的交叉耦合最小化。
第1圖繪示根據各種實施例之範例鰭式場效應電晶體元件100(FinFET元件)的立體圖。FinFET元件100包括基板102以及從基板102上突出的鰭片104。在鰭片104的相對側上形成隔離區106，鰭片104突出隔離區106上方。閘極介電質108沿鰭片104側壁並位於鰭片104頂面上，且閘極110在閘極介電質108上。源極區112S及汲極區112D在鰭片104中(或從其延伸)並在閘極介電質108及閘極110的相對側上。提供第1圖作為參考以繪示後續附圖中的數個剖面圖。舉例而言，剖面線B-B沿FinFET元件100的閘極110的長軸延伸。舉例而言，剖面線A-A垂直於剖面線B-B，並且剖面線A-A沿鰭片104的長軸，並位於源極區112S/汲極區112D之間的電流流動方向上。剖面線C-C與剖面線B-B平行，並跨越磊晶源極區112S /汲極區112D。為清楚起見，隨後附圖以參考這些剖面線。
參照第2圖，根據一些實施例描繪積體電路的範例佈局設計200。佈局設計200包括沿方向Y彼此鄰接之兩 (標準)單元210A及單元210B。單元210A及單元210B可有時分別稱作頂部單元及底部單元。單元210A及單元210B中之每一個可作為積體電路的相應電路。每一電路可包括一或多個彼此操作耦合的電晶體。舉例而言，可將單元210A及單元210B中之每一個可被用以製造一或多個共同執行相應電路功能的電晶體。應理解，佈局設計200簡化成僅包括使用於形成每個電晶體的主要特徵之圖案(例如，閘極結構、源極/汲極區)。因此，佈局設計200可包括其他圖案以形成相應電路的各種特徵(例如，互連結構)，而同時屬於本揭露範圍內。
佈局設計200包括圖案220、圖案222、圖案224以及圖案226。圖案220至圖案226可沿方向X延伸，將每個圖案配置在基板上形成主動區(後文稱作「主動區220至主動區226」)。主動區可形成一或多個三維場效應電晶體(例如，FinFET)的鰭片區、一或多個全環繞閘極(GAA)電晶體的片形區(例如，奈米片電晶體)、一或多個GAA電晶體的線形區(例如，奈米線電晶體)或一或多個平面金屬氧化物半導體場效應電晶體(MOSFET)的氧化物界定(OD)區。主動區可當作相應的一或多個電晶體的源極特徵或汲極特徵(或區)。在使用佈局設計200以製造一或多個FinFET(例如，第1圖所示之FinFET元件100)的範例中，形成主動區220至主動區226中之每一個從基板(例如基板102)突出並沿方向X(例如剖面線A-A)延伸的主動鰭片(例如鰭片104)。應注意，第2圖之方向Y平行於第1圖所示之剖面線B-B及剖面線C-C，第2圖之方向X平行於第1圖所示之剖面線A-A。術語「主動鰭片」被稱作鰭片，當適當配置及供電時，鰭片將被用作主動通道以在完成的半導體元件中電性導通電流。
佈局設計200包括圖案230、圖案232以及圖案234。圖案230至圖案234亦可沿方向X延伸，每一個圖案配置在同一基板上形成虛設區(後文稱作「虛設區230至虛設區234」)。如第2圖所示，可在主動區220至主動區226之間交替設置虛設區230至虛設區234。繼續以上範例，佈局設計200用以製造一或多個FinFET(例如，第1圖所示之FinFET元件100)，每個虛設區230至虛設區234可配置成由介電材料所形成的相應虛設鰭片。術語「虛設鰭片」被稱作鰭片，鰭片將不被用為在完成的半導體元件中電性導通電流之主動通道(有時稱作虛設通道)。在第2圖範例中，在主動區220至主動區226中的主動區相鄰間可設置虛設區230至虛設區234中之一者。
佈局設計200包括圖案240、圖案242、圖案244以及圖案246。圖案240至圖案246可沿方向Y延伸，其配置以形成閘極結構(後文稱作「閘極結構240至閘極結構246」)在實施例中，閘極結構240至246可最初形成為各自跨過主動區220至主動區226的部分的虛設(例如多晶矽)閘極結構，並隨後採用主動(例如金屬)閘極結構所取代。可沿或在佈局設計200(或單元)的第一邊界上設置閘極結構240，且可沿或在佈局設計200(或單元)的第二邊界上設置閘極結構246。閘極結構240及閘極結構246可不提供電性路徑或導電路徑，並可防止或至少減少/最小化通過閘極結構240及閘極結構246之間的漏電流。閘極結構240及閘極結構246可包括多晶矽線或金屬線，有時將其稱作OD邊緣上的多晶矽(PODE)。可採用介電材料取代PODE及其下層的主動區/虛設區，以便單元210A及單元210B與橫向 (例如沿方向X)鄰接之單元電性隔離。由一種或多種導電材料(例如，多晶矽、金屬)形成的剩餘閘極結構242及閘極結構244中的每個可覆蓋(例如跨過)主動區220至主動區226的各自部分以界定一或多個電晶體。繼續上方範例，佈局設計200使用以製造一或多個FinFET(例如，第1圖所示之FinFET元件100)，閘極結構242及閘極結構244中之每個可對應至金屬閘極(例如金屬閘極110)，金屬閘極跨過(或以其他方式覆壓)主動區220至主動區226的部分，使主動區的非重疊部分(諸如非重疊部分222-1、222-2、222-3、224-1、224-2以及224-3當作一或多個FinFET的各自源極區/汲極區(例如，源極區112S/汲極區112D)。
設置在主動區220及主動區222之間的虛設區230及主動區220及主動區222可屬於頂部單元210A。設置在主動區224及主動區226之間的虛設區234及主動區224及主動區226可屬於底部單元210B。可在積體電路的製造期間切割橫跨頂部單元210A及底部單元210B延伸之閘極結構240至閘極結構246。這樣，每個閘極結構240至閘極結構246分別包括屬於頂部單元210A及底部單元210B的至少兩個部分(如第2圖中所示之虛線)。
舉例而言，閘極結構240包括屬於頂部單元210A的部分240A及屬於底部單元210B的部分240B，閘極結構242包括屬於頂部單元210A的部分242A及屬於底部單元210B的部分242B，閘極結構244包括屬於頂部單元210A的部分244A及屬於底部單元210B的部分244B，閘極結構246包括屬於頂部單元210A的部分246A及屬於底部單元210B的部分246B。
在切割閘極結構240至閘極結構246後，可形成設置在單元210A至單元210B之間(沿方向Y)並跨過閘極結構240至閘極結構246(沿方向X)的溝槽。溝槽可暴露設置在頂部單元210A的主動區222及底部單元210B的主動區224之間的虛設區232。一旦暴露，可去除虛設區232以形成具有相對低寬高比值(沿方向Y延伸的寬度與沿方向Z延伸的高度之比值)的溝槽。接著藉由介電保護層而覆蓋溝槽的頂部部分，使在單元210A及單元210B的相應源極/汲極區之間(舉例而言，在源極/汲極區222-1與源極/汲極區224-1之間、在源極/汲極區222-2與源極/汲極區224-2之間以及在源極/汲極區222-3與源極/汲極區224-3之間)形成空隙。因此，可明顯減少單元210A及單元210B的相應源極/汲極區之間的交叉耦合。形成空隙之細節將在以下討論。
根據各種實施例，空隙可繼承在單元210A及單元210B之間及橫越閘極結構240至閘極結構246之溝槽的尺寸。舉例而言，空隙可具有沿方向Y的寬度W及沿方向X的長度L。在一些實施例中，寬度W的範圍可為沿方向X的閘極結構240至閘極結構246的寬度的一倍(有時稱作閘極結構240至閘極結構246的「臨界尺寸(CD)」)。在一些實施例中，L可為沿方向X的鄰近閘極結構240至閘極結構246的距離的約一倍(有時稱作閘極結構240至閘極結構246的「間距」)至約間距的約50倍之範圍。
根據各種實施例，可將單元210A及單元210B中的每個配置成後側電源軌(BPR)單元，其中在基板的一側上形成電源軌，基板的一側與形成主動區220至主動區226、虛設區230至虛設區234以及閘極結構240至閘極結構246的一側相對。因此，為了清楚示例，在第2圖的佈局設計200中省略用於形成後側電源軌的圖案。
第3圖繪示根據本揭露一或多個實施例之形成非平面電晶體元件的方法300的流程圖。舉例而言，方法300的至少一些操作(或步驟)可用以形成FinFET元件(例如，FinFET元件100)、奈米片電晶體元件、奈米線電晶體元件、垂直電晶體元件或其類似物。應注意，方法300僅為範例，並無意限制本揭露。因此瞭解到，可在第3圖的方法300之前、期間以及之後提供額外操作，且在本揭露中可僅簡要描述一些其他操作。在一些實施例中，方法300的操作可分別與第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17圖以及第18圖中所示之範例FinFET元件在不同製造階段的剖面圖相關聯，將在以下詳細描述。
在簡要概述中，方法300從提供基板的操作302開始。方法300繼續至形成主動鰭片的操作304。方法300繼續至形成虛設鰭片的操作306。方法300繼續至形成隔離區的操作308。方法300繼續至在鰭片上形成虛設閘極結構的操作310。每一虛設閘極結構包括虛設閘極介電質及設置在虛設閘極介電質上方的虛設閘極。方法300繼續至形成閘極間隔件的操作312。閘極間隔件沿每個虛設閘極結構的側壁延伸。方法300繼續至生長源極/汲極區的操作314。方法300繼續至形成層間介電質(ILD)的操作316。方法300繼續至形成主動閘極結構的操作318。方法300繼續至切割主動閘極結構的操作320。方法300繼續至切割至少一虛設鰭片的操作322。方法300繼續至沉積介電保護層以形成空隙的操作324。方法300繼續至形成前側互連結構的操作326。方法300繼續至形成後側互連結構的操作328。
在上述中，第4圖至第18圖分別繪示第3圖的方法300的FinFET元件400的一部分在不同製造階段的剖面圖。FinFET元件400大致類似於第1圖所示之FinFET元件100，但FinFET元件400具有多個閘極結構及多個鰭片。進一步來說，如第 4圖至第18圖所示之FinFET元件400的一部分可基於第2圖的佈局設計200的一部分(例如，由虛線所包圍的部分201)形成。
舉例而言，第 4圖至第9圖、第13B圖、第14A圖、第15A第以及第16A第繪示FinFET元件400沿剖面線B-B的剖面圖(如第1圖及第2圖所示)，第10圖、第11A圖、第12A圖以及第13A圖繪示FinFET元件400沿剖面線A-A的剖面圖(如第1圖及第2圖所示)，第11B圖、第12B圖、第14B圖、第15B圖、第16B圖、第17圖以及第18圖繪示FinFET元件400沿剖面線C-C的剖面圖(如第1圖及第2圖所示)。為了示例清楚，儘管第4圖至第18圖繪示FinFET元件400，應瞭解到FinFET元件400可包括數個其他元件，諸如未在第4圖至第18圖所示之電感、保險絲、電容、線圈等。
對應至第3圖的操作302，第4圖為包括半導體基板402的FinFET元件400在不同製造階段中之一階段的剖面圖。如第1圖及第2圖所示，第4圖的視角為沿剖面線B-B所切割的視角。
基板402可為半導體基板，諸如塊狀半導體、絕緣體上半導體(SOI)或類似者，此半導體基板可為已摻雜 (例如，採用p型或n型摻雜劑)或無摻雜。基板402可為晶圓，諸如矽晶圓層。通常而言，SOI基板包括在絕緣體層上所形成之半導體材料的層。舉例而言，絕緣體層可為氧化埋(BOX)層、氧化矽層或類似者。將絕緣體層提供至基板(通常為矽基板或玻璃基板)上。亦可使用其他基板，諸如多層基板或梯度基板。在一些實施例中，基板402的半導體材料可包括矽、鍺、包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦的化合物半導體、包括矽鍺、磷砷化鎵、砷化銦鋁、砷化鋁鎵、砷化銦鎵、GaInP及/或磷砷銦鎵之合金半導體或上述組合。
如第4圖所示，在一些實施例中，基板402可包括區域402A及區域402B。區域402A可配置成形成一或多個共同作為第一電路之FinFET，區域402B可配置成形成一或多個共同作為第二電路之FinFET。第一電路可藉由第一標準單元代表，例如第2圖的單元210A，第二電路可藉由第二標準單元代表，例如第2圖的單元210B。如第2圖所示，單元210A及單元210B可沿方向Y彼此鄰接。應瞭解，基板402可包括任意數量的區域，每個區域配置成形成一或多個可由相應標準單元所代表之FinFET。標準單元可彼此鄰接。
對應至第3圖的操作304，第5圖為包括半導體鰭片504A及半導體鰭片504B的FinFET元件400在不同製造階段中之一階段的剖面圖。如第1圖及第2圖所示，第5圖的視角為沿剖面線B-B所切割的視角。
在區域402A中形成半導體鰭片504A，且在區域402B中形成半導體鰭片504B。在一些實施例中，可分別根據第2圖所示之佈局設計200的主動區222及主動區224來形成半導體鰭片504A及半導體鰭片504B。在一些實施例中，可將半導體鰭片504A及半導體鰭片504B各自配置成主動鰭片，將用作完成的FinFET中之主動(例如，電性功能的)鰭片或通道。舉例而言，可將半導體鰭片504A配置成屬於單元210A(見第2圖)的電晶體的主動通道，且可將半導體鰭片504B配置成屬於單元210B(見第2圖)的電晶體的主動通道。
舉例而言，半導體鰭片504A及半導體鰭片504B為藉由使用光微影及蝕刻技術對基板402進行圖案化所形成。舉例而言，在基板402上形成遮罩層(諸如墊氧化物層506及覆壓的墊氮化物層508)。舉例而言，墊氧化物層506可為包括使用熱氧化製程所形成之氧化矽薄膜。墊氧化物層506可充當基板402與其上方之墊氮化物層508間的黏著層。在一些實施例中，墊氮化物層508由氮化矽、氧氮化矽、碳氮化矽、類似物或上述之組合所形成。舉例而言，可使用低壓力化學氣相沉積(LPCVD)或電漿增強化學氣相沉積(PECVD)來形成墊氮化物層508。
可使用光微影技術圖案化遮罩層。通常，光微影技術利用光阻材料(未圖示)，沉積、輻照(曝光)並顯影光阻材料以去除部分的光阻材料。剩餘的光阻材料保護下層材料(諸如在此範例中之遮罩層)免受後續處理步驟(諸如蝕刻)的影響。如第5圖所示，舉例而言，將光阻材料使用於圖案化墊氧化物層506及墊氮化物層508以形成圖案化的遮罩510。
如第5圖所示，隨後使用圖案化遮罩510以圖案化基板402的暴露部分以形成溝槽511(或開口)，從而在鄰近溝槽511之間界定半導體鰭片504A及半導體鰭片504B。當形成多個鰭片時，可在任何鄰近鰭片之間設置溝槽。在一些實施例中，藉由使用反應性離子蝕刻(RIE)、中性光束蝕刻(NBE)、其類似者或上述之組合在基板402中蝕刻溝槽，以形成半導體鰭片504A及半導體鰭片504B。蝕刻可為異向性製程。在一些實施例中，溝槽511可為彼此平行且相對於彼此緊密隔開之條狀物(從頂部觀看)。在一些實施例中，溝槽511可為連續的且圍繞半導體鰭片504A及半導體鰭片504B。
可藉由任何合適方法圖案化半導體鰭片504A及半導體鰭片504B。舉例而言，可使用一或多個光微影製程(包括雙圖案化或多圖案化製程)以圖案化半導體鰭片504A及半導體鰭片504B。通常而言，雙圖案化或多圖案化製程結合光微影製程及自對準製程，從而允許待創建之圖案化具有比使用單一、直接光微影製程所得之間距更小的間距。舉例而言，在一實施例中，使用光微影製程以在基板上形成犠牲層並圖案化犠牲層。使用自對準製程以在圖案化的犠牲層旁邊形成間隔件。接著去除犠牲層，且接著可將剩餘的間隔件或中心軸用以圖案化鰭片。
第4圖及第5圖繪示形成半導體鰭片504A及半導體鰭片504B的實施例，但鰭片可形成在不同的製程中。舉例而言，可藉由合適材料(諸如適用於待形成的半導體元件的預期類型(例如，N型或P型)的磊晶材料)取代基板402的頂部部分。之後，圖案化在頂部具有磊晶材料之基板402以形成包括磊晶材料之半導體鰭片504A及半導體鰭片504B。
作為另一範例，可在基板的頂面上形成介電層，可通過介電層蝕刻溝槽，可在溝槽中磊晶成長同質磊晶結構，可凹陷介電層，使得同質磊晶結構從介電層突出以形成一或多個鰭片。
在又另一範例中，可在基板的頂面上形成介電層，可通過介電層蝕刻溝槽，可使用與基板不同之材料在溝槽中磊晶成長異質磊晶結構，且可凹陷介電層，使得異質磊晶結構從介電層突出以形成或一或多個鰭片。
在成長磊晶材料或磊晶結構(例如，異質磊晶結構或同質磊晶結構)的實施例中，可在成長期間原位摻雜成長的材料或結構，儘管原位及佈植摻雜可一起使用，此可免除之前及後續的佈植。仍然進一步來說，在不同於PMOS區材料的不同材料的NMOS區中磊晶成長可為有利的。在各種實施例中，半導體鰭片504A及半導體鰭片504B可包括矽鍺(Si xGe 1-x，其中x可在0與1之間)、碳化矽、純或大致純的鍺、III-V化合物半導體、II-VI化合物半導體或其類似物等。舉例而言，用於形成III-V族化合物半導體的可用材料包括，但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化鎵銦、 砷化銦鋁、   銻化鎵、銻化鋁、磷化鋁、磷化鎵及其類似者。
對應至第3圖的操作306，第6圖為包括虛設通道層600的FinFET元件400在不同製造階段中的一階段的剖面圖，且第7圖為包括虛設鰭片700A、虛設鰭片700B以及虛設鰭片700C的FinFET元件400在不同製造階段中的一階段的剖面圖。如第1圖及第2圖所示，第6圖及第7圖的視角為沿剖面線B-B所切割的視角。
在一些實施例中，虛設通道層600可包括使用以形成虛設鰭片700A至虛設鰭片700C的介電材料。舉例而言，介電材料可包括氧化矽、氮化矽、氧氮化矽、碳化矽、碳氮化矽、氧碳氮化矽、氧碳化矽或上述之組合。在另一範例中，介電材料可包括基於IV族的氧化物或基於IV族的氮化物，例如氮化鉭、氧化鉭、氧化鉿或上述之組合。舉例而言，可使用低壓力化學氣相沉積(LPCVD)或電漿增強化學氣相沉積(PECVD)形成虛設通道層600。
一旦沉積覆壓半導體鰭片504A至半導體鰭片504B的虛設通道層600，可在半導體鰭片504A至半導體鰭片504B之間或旁邊形成一或多個虛設鰭片(例如虛設鰭片700A至虛設鰭片700C)。舉例而言，可在半導體鰭片504A旁的區域402A中(或在半導體鰭片504A及與對應至第2圖的主動區220所示之鰭片間)形成虛設鰭片700A。可在半導體鰭片504A與半導體鰭片504B之間形成虛設鰭片700B，虛設鰭片700B可位於區域402A及區域402B的交界處。且可在半導體鰭片504B旁的區域402B中(或在半導體鰭片504B及對應至第2圖的主動區226所未示之鰭片間)形成虛設鰭片700C。
藉由使用如光微影及蝕刻技術圖案化虛設通道層700以形成虛設鰭片700A至虛設鰭片700C。舉例而言，可在虛設通道層600上形成圖案化遮罩以遮蔽虛設通道層600的待形成虛設鰭片700A至虛設鰭片700C的部分。如第7圖所示，隨後，可使用如反應離子蝕刻(RIE)、中性光束蝕刻(NBE)、其類似方法或上述之組合蝕刻虛設通道層600的未遮罩部分，從而在半導體鰭片504A至半導體鰭片504B之間或旁(或在溝槽511中)界定虛設鰭片700A至虛設鰭片700C。在一些實施例中，蝕刻製程可為異向性製程。在一些其他實施例中，可在形成隔離區(例如，第8圖的隔離區800)同時或之後形成虛設鰭片700A至虛設鰭片700C，將在以下論述。
對應至第3圖的操作308，第8圖為包括隔離區800的FinFET元件400在不同製造階段中的一階段的剖面圖。如第1圖及第2圖所示，第8圖的視圖為沿剖面線B-B所切割的視角。
由絕緣材料形成的隔離區800可使相鄰的鰭片彼此電性隔離。絕緣材料可為氧化物(諸如，氧化矽)、氮化物、其類似者或上述之組合，並可藉由高密度電漿化學氣相沉積(HDP-CVD)、可流動CVD(FCVD)(例如，在遠程電漿系統中之基於CVD的材料沉積及後固化以使其轉換成另一種材料，諸如氧化物)、類似方法或上述之組合所形成。可使用其他絕緣材料及/或其他形成製程。在範例中，絕緣材料是藉由FCVD製程所形成之氧化矽。一旦形成絕緣材料，即可進行退火製程。平坦化製程(諸如化學機械拋光(CMP))可去除任何多餘絕緣材料並形成共平面(未圖示)之隔離區800的頂面及半導體鰭片504A至半導體鰭片504B及虛設鰭片700A至虛設鰭片700C的頂面。亦可藉由平坦化製程去除圖案化遮罩510(見第5圖)。
在一些實施例中，隔離區800在隔離區800與基板402(半導體鰭片504A至半導體鰭片504B)間的交界處包括襯墊，例如襯墊氧化物(未圖示)。在一些實施例中，形成襯墊氧化物以減少在基板402與隔離區800之間的交界處的晶體缺陷。類似地，襯墊氧化物亦可用於減少在半導體鰭片504A至半導體鰭片504B與隔離區800之間的交界處的晶體缺陷。襯墊氧化物(例如氧化矽)可為通過基板402的表面層的熱氧化所形成之熱氧化物，但亦可使用其他合適方法形成襯墊氧化物。
如第8圖所示，接著，凹陷隔離區800以形成淺溝槽隔離區800(STI區)。凹陷隔離區800，使得半導體鰭片504A至半導體鰭片504B及虛設鰭片700A至虛設鰭片700C的上部分從相鄰淺溝槽隔離區800之間突出。對應淺溝槽隔離區800的頂面可具有所示之平坦表面、凸起狀表面、凹入狀表面(諸如凹碟狀)或上述之組合。可藉由適當蝕刻將淺溝槽隔離區800的頂面形成平坦、凸起狀及/或凹陷狀。可使用可接受的(諸如對隔離區800的材料具有選擇性的)蝕刻製程凹陷隔離區800。舉例而言，可執行使用稀釋氫氟酸(DHF)之乾式蝕刻或濕式蝕刻以凹陷隔離區800。
如上所述，可在形成隔離區800的同時或之後形成虛設鰭片700A至虛設鰭片700C。舉例而言，當形成半導體鰭片504A至半導體鰭片504B(見第5圖)時，亦可在溝槽511中形成一或多個其他半導體鰭片。可在半導體鰭片上沉積隔離區800的絕緣材料，然後進行CMP製程以平坦化隔離區800及半導體鰭片的頂面，半導體鰭片包括在溝槽511中形成之半導體鰭片及半導體鰭片504A至半導體鰭片504B。接著，可部分去除形成在溝槽511中之半導體鰭片的上部以形成空腔。接著，採用虛設通道層600的介電材料填充空腔，然後進行另一CMP製程以形成虛設鰭片700A至虛設鰭片700C。使隔離區800凹陷以形成淺溝槽隔離區800。使用此方法以形成虛設鰭片700A至虛設鰭片700C，在基板402上形成虛設鰭片700A至虛設鰭片700B並且虛設鰭片700A至虛設鰭片700B的底面位於隔離區800的頂面下方。取決於凹陷多少隔離區800，虛設鰭片700A至虛設鰭片700C的底面可在隔離區800的頂面上方，同時仍皆在本揭露之範圍內。
對應至第3圖的操作310，第9圖為包括虛設閘極結構900的FinFET元件400在不同製造階段中的一階段的剖面圖。如第1圖及第2圖所示，第9圖的視角為沿剖面線B-B所切割的視角。
形成虛設閘極結構900以在區域402A至區域402B上覆蓋(例如跨過)每個鰭片(例如，半導體鰭片504A至半導體鰭片504B、虛設鰭片700A至虛設鰭片700C)的各自部分。在一些實施例中，可根據第2圖所示之佈局設計200的閘極結構244形成虛設閘極結構900。應理解，可根據佈局設計200的任何其他閘極結構而形成虛設閘極結構900，同時皆在本揭露之範圍內。
在一些實施例中，虛設閘極結構900包括虛設閘極介電質902及虛設閘極904。可在虛設閘極結構900上形成遮罩906。為了形成虛設閘極結構900，在半導體鰭片504A至半導體鰭片504B及虛設鰭片700A至虛設鰭片700C上形成介電層。舉例而言，介電層可為氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氮氧化矽、氧碳化矽、上述之多層或其類似物，並且可被沉積或熱成長。
在虛設介電層上形成虛設閘極層，並在閘極層上形成遮罩層。可在介電層上沉積閘極層，接著，諸如藉由CMP製程平坦化閘極層。可在閘極層上沉積遮罩層。舉例而言，閘極層可由多晶矽所形成，但亦可使用其他材料。舉例而言，遮罩層可由氮化矽或類似者所形成。
在形成層(例如，介電層、閘極層及遮罩層)之後，可使用合適微影及蝕刻技術圖案化遮罩層以形成遮罩906。接著可藉由合適蝕刻技術將遮罩906的圖案化轉移至閘極層及閘極介電層以分別形成在虛設閘極904及虛設閘極介電質902。虛設閘極904及虛設閘極介電質902覆蓋半導體鰭片504A至半導體鰭片504B及虛設鰭片700A至虛設鰭片700C中之每個的各自中心部(例如，通道區)。虛設閘極904可具有大致垂直於鰭片的長度方向(例如，如第1圖及第2圖所示之剖面線A-A)的長度方向(例如，第1圖及第2圖所示之剖面線B-B)。
在第9圖的範例中，將虛設閘極介電質902圖示成被形成在半導體鰭片504A至半導體鰭片504B及虛設鰭片700A至虛設鰭片700C上(例如，在鰭片的各自頂面及側壁上)以及淺溝槽隔離區800上。在其他實施例中，舉例而言，可藉由鰭片的材料的熱氧化來形成虛設閘極介電質902，並因而可在鰭片上而不在淺溝槽隔離區800上形成虛設閘極介電質。應當理解此等及其他變化仍在本揭露之範圍內。
在第10圖、第11A圖、第12A圖及第13A圖中，在半導體鰭片中的一個上繪示四個(分別對應至在第2圖中之佈局設計200的閘極結構240、閘極結構242、閘極結構244及閘極結構246)的虛設閘極結構900-1、虛設閘極結構900-2、虛設閘極結構900-3以及虛設閘極結構900-4。在附圖中作為代表範例，將繪示對應至第2圖中之佈局設計200的主動區222的半導體鰭片504A。據此，如第1圖至第2圖所示之剖面線A-A對應至沿半導體鰭片504A的縱向(或長度方向)所切割之剖面，如第1圖至第2圖所示之剖面線B-B對應至沿虛設閘極結構900-3的縱向(或長度方向)所切割之剖面，第1圖至第2圖所示之剖面線C-C對應至沿平行於縱向方向且在虛設閘極結構900-3與虛設閘極結構900-4之之間的方向所切割之剖面。為簡單起見，虛設閘極結構900-1至虛設閘極結構900-4有時可統稱作虛設閘極結構900。應理解，可在半導體鰭片504A(及其他鰭片中的每個，例如，半導體鰭片504B、虛設鰭片700A至虛設鰭片700C)上形成多於或少於四個虛設閘極結構，同時仍在本揭露之範圍內。
對應至第3圖的操作312，第10圖為FinFET元件400在不同製造階段中之一階段的剖面圖，FinFET元件400包括分別圍繞虛設閘極結構900(例如，沿其側壁並與其側壁接觸)形成的閘極間隔件1000-1、閘極間隔件1000-2、閘極間隔件1000-3以及閘極間隔件1000-4。如第1圖及第2圖所示，第10圖為沿剖面線B-B所切割的視角。為簡單起見，有時將閘極間隔件1000-1至閘極間隔件1000-4統稱作閘極間隔件1000。
如第10圖所示，在虛設閘極結構900-1的相對側壁上形成閘極間隔件1000-1，在虛設閘極結構900-2的相對側壁上形成閘極間隔件1000-2，在虛設閘極結構900-3的相對側壁上形成閘極間隔件1000-3，並且在虛設閘極結構900-4的相對側壁上形成閘極間隔件1000-4。應瞭解，可在每個虛設閘極結構900周圍形成任意數量的閘極間隔件，同時仍在本揭露之範圍內。舉例而言，可在每個虛設閘極結構的相對側壁上形成多層堆疊之兩個或更多個閘極間隔件。
閘極間隔件1000可為低k值間隔件，並可由諸如氧化矽、碳氮氧化矽或其類似物之合適介電材料形成。可使用諸如熱氧化、化學氣相沉積(CVD)或其類似方法之任何合適沉積方法而形成閘極間隔件1000。如第10圖所示之閘極間隔件1000的形狀及形成方法，僅為非限制性範例，且其他形狀及形成方法亦為可能。此等及其他變化完全意欲在本揭露之範圍內。
對應至第3圖的操作314，第3圖為包括數個源極/汲極區1100的FinFET元件400在不同製造階段中之一階段的剖面圖。如第1圖及第2圖所示，第11A圖為沿剖面線B-B所切割的視角。對應至相同操作314，第11B圖為FinFET元件400沿第1圖及第2圖所示之剖面線C-C所切割的另一剖面圖。
在一些實施例中，在與虛設閘極結構900鄰近之半導體鰭片504A的凹陷中(例如在鄰近的虛設閘極結構900之間及/或相鄰虛設閘極結構900處)形成源極/汲極區1100。在一些實施例中，藉由例如使用虛設閘極結構900作為蝕刻遮罩之異向性蝕刻製程而形成凹陷，但亦可使用任何其他合適的蝕刻製程。
藉由使用合適的方法，諸如金屬有機CVD(MOCVD)、分子光束磊晶術(MBE)、液相磊晶術(LPE)、氣相磊晶術(VPE)、選擇性磊晶成長(SEG)、或其類似方法或上述之組合，在凹陷中磊晶生長半導體材料而形成源極/汲極區1100。
如第11A圖所示，磊晶源極/汲極區1100可具有從半導體鰭片504A的對應表面凸起之表面(例如，在半導體鰭片504A的非凹陷部分上方凸起)並可具有刻面。在一些實施例中，鄰近的鰭片的源極/汲極區1100並未合併在一起並保持與彼此分開。舉例而言，如第11B圖所示，在半導體鰭片504A中形成(或從其延伸)的源極/汲極區1100及在半導體鰭片504B中形成(或從其延伸)的源極/汲極區1100(有時分別稱作源極/汲極區1100A及源極/汲極區1100B)並未合併在一起。進一步地，藉由虛設鰭片700B而使源極/汲極區1100A及源極/汲極區1100B彼此分開。根據不同實施例，可去除虛設鰭片700B以形成空隙以減少源極/汲極區1100A與源極/汲極區1100B之間的交叉耦合，將在以下進一步詳述。
在一些實施例中，當所得FinFET元件為n型FinFET時，源極/汲極區1100可包括碳化矽(SiC)、磷化矽(SiP)、摻磷碳矽(SiCP)或其類似物。在一些實施例中，當所得FinFET元件為p型FinFET時，源極/汲極區1100包括矽鍺(SiGe)及p型雜質，諸如硼或銦。
可採用摻雜劑佈植磊晶源極/汲極區1100以形成源極/汲極區1100，接著施以退火製程。佈植製程可包括形成並圖案化如光阻的遮罩以覆蓋FinFET元件400的區域，使FinFET元件400的區域免受佈植製程影響。源極/汲極區1100可具有在約1×10 19cm -3至約1×10 21cm -3範圍中的雜質(例如，摻雜劑)濃度。可將諸如硼或銦的P型雜質佈植P型電晶體的源極/汲極區1100中。可將諸如磷或砷化物的N型雜質佈植N型電晶體的源極/汲極區1100中。在一些實施例中，可在它們的成長期間原位摻雜磊晶源極/汲極區1100。
對應至第3圖的操作316，第12A圖為包括層間介電質(ILD)1200的FinFET元件400在不同製造階段中之一階段的剖面圖。如第1圖及第2圖所示，第12A圖為沿剖面線B-B所切割的視角。對應至相同的操作316，第12B圖為FinFET元件400沿第1圖及第2圖所示之剖面線C-C所切割的另一剖面圖。
在一些實施例中，在形成層間介電質1200之前，如第12A圖至第12B圖所示，在結構上形成接觸蝕刻停止層1202 (CESL)。接觸蝕刻停止層1202可在後續的蝕刻製程中作為蝕刻停止層，並可包括合適的材料，諸如氧化矽、氮化矽、氧氮化矽、上述之組合或其類似物等，並可藉由合適的形成方法形成，諸如CVD、PVD、上述之組合或其類似方法。
接下來，在接觸蝕刻停止層1202上及虛設閘極結構900上形成層間介電質1200。在一些實施例中，層間介電質1200是由諸如氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、無摻雜矽酸鹽玻璃(USG)或其類似物之介電材料所形成，並可由任何合適的方法諸如CVD、PECVD或FCVD所沉積。在形成層間介電質1200之後，在層間介電質1200上形成備選的介電層。介電層可作為保護層，以防止或減少在後續蝕刻製程中層間介電質1200的損失。介電層可使用諸如CVD、PECVD或FCVD之合適方法，由諸如氮化矽、碳氮化矽或其類似物之合適材料形成。在形成介電層之後，可進行平坦化製程諸如CMP製程以實現介電層或層間介電質1200的水平上表面。CMP製程亦可去除遮罩906及接觸蝕刻停止層1202設置在虛設閘極904上的部分(見第11A圖)。如第12A圖所示，在平坦化製程之後，介電層或層間介電質1200的上表面與虛設閘極904的上表面齊平。如第12B圖所示，層間介電質1200(與接觸蝕刻停止層1202一起)設置在任何鄰近的特徵/結構間，例如在虛設鰭片700A及源極/汲極區1100A之間、在源極/汲極區1100A及虛設鰭片700B之間、在虛設鰭片700B及源極/汲極區1100B之間等。
對應至第3圖的操作318，第13A圖為FinFET元件400在不同製造階段中之一階段的剖面圖，其中採用主動閘極結構1300-1、主動閘極結構1300-2、主動閘極結構1300-3以及主動閘極結構1300-4分別取代虛設閘極結構900-1、虛設閘極結構900-2、虛設閘極結構900-3以及虛設閘極結構900-4。如第1圖及第2圖所示，第13A圖為沿剖面線B-B所切割的視角。對應至相同的操作318，第13B圖為FinFET元件400沿第1圖及第2圖所示之剖面線C-C所切割的另一剖面圖。為簡單起見，主動閘極結構1300-1至主動閘極結構1300-4有時可統稱作主動閘極結構1300。應當理解，可在半導體鰭片504A(及其他鰭片中的每個，例如，半導體鰭片504B、虛設鰭片700A至虛設鰭片700C)上形成多於或少於四個主動閘極結構，同時仍在本揭露之範圍內。
主動閘極結構1300可各自包括閘極介電層1302、金屬閘極層1304以及為清楚起見所未圖示的一或多個其他層。舉例而言，每個主動閘極結構1300可進一步包括蓋層及黏膠層。蓋層可保護下層的工作功能層不被氧化。在一些實施例中，蓋層可為含矽層，諸如矽層、氧化矽層或氮化矽層。黏膠層可作為下層及黏膠層上隨後所形成的閘極電極材料(例如，鎢)之間的黏附層。黏膠層可由諸如氮化鈦之合適材料形成。
在形成主動閘極結構1300之前，去除虛設閘極結構900以形成相應的閘極溝槽，每個閘極溝槽被對應的閘極間隔件所圍繞。舉例而言，可藉由去除虛設閘極結構900-1(見第12A圖)而形成被閘極間隔件1000-1圍繞之閘極溝槽。如第13B圖所示，在對應的閘極溝槽中(例如，共型地)沉積閘極介電層1302以圍繞(例如，跨過)(例如半導體鰭片504A至半導體鰭片504B及虛設鰭片700A至虛設鰭片700C的)鰭片。閘極介電層1302可覆蓋虛設鰭片700A的頂面及側壁、半導體鰭片504A的頂面及側壁、虛設鰭片700B的頂面及側壁、半導體鰭片504B的頂面及側壁以及虛設鰭片700C中的一個側壁。
閘極介電層1302包括氧化矽、氮化矽或上述之多層。在範例實施例中，閘極介電層1302包括高k值介電材料，且在此等實施例中，閘極介電層1302可具有大於約7.0之k值，且可包括金屬氧化物或鉿、鋁、鋯、鑭、鎂、鋇、鈦、鉛的矽酸鹽以及上述之組合。閘極介電層1302的形成方法可包括分子束沉積(MBD)、原子層沉積(ALD)、PECVD以及類似方法。作為範例，閘極介電層1302的厚度可在約8埃(Å)至約20埃(Å)之間。
在閘極介電層1302上形成金屬閘極層1304。在一些實施例中，金屬閘極層1304可為P型工作功能層、N型工作功能層、上述之多層或上述之組合。據此，金屬閘極層1304有時稱作工作功能層。舉例而言，金屬閘極層1304可為N型工作功能層。在本揭露中，工作功能層亦可稱作工作功能金屬。可包括在P型元件的閘極結構中之範例P型工作功能金屬包括TiN、TaN、Ru、Mo、Al、WN、ZrSi 2、MoSi 2、TaS 2、NiSi 2、WN、其他合適的P型工作功能材料或上述之組合。可包括在N型元件的閘極結構中之範例N型工作功能金屬包括括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的N型工作功能材料或上述之組合。工作功能值與工作功能層的材料組成相關聯，且因此，選擇工作功能層的材料以微調其工作功能值，以便在對應區中待形成之元件中實現目標閾值電壓Vt。可藉由CVD、物理氣相沉積(PVD)、ALD及/或其他合適的製程而沉積工作功能層。作為範例，P型工作功能層的厚度可在約8埃(Å)與約15埃(Å)之間，且N型工作功能層的厚度可在約15埃(Å)與約30埃(Å)之間。
對應至第3圖的操作320，第14A圖為FinFET元件400在不同製造階段中之一階段的剖面圖，其中切割、攔截或以其他方式斷開主動閘極結構1300以形成空腔或溝槽1400。如第1圖及第2圖所示，第14A圖為沿剖面線B-B所切割的視角。對應至相同的操作320，第14B圖為FinFET元件400沿第1圖及第2圖所示之剖面線C-C所切割的另一剖面圖。
藉由去除在虛設鰭片700B上方之部分金屬閘極層1304及部分閘極介電層1302而形成溝槽1400(如第14A圖所示)，且將部分的層間介電質1200及部分的接觸蝕刻停止層1202設置在虛設鰭片700B上方(如第14B圖所示)。舉例而言，主動閘極結構1300-1至主動閘極結構1300-4中的每個的部分金屬閘極層1304及閘極介電層1302覆壓虛設鰭片700B的頂面，並分別去除覆壓虛設鰭片700B的頂面的部分層間介電質 1200及接觸蝕刻停止層1202，以形成溝槽1400。注意到，除了垂直地覆壓虛設鰭片700B之外，層間介電質 1200及接觸蝕刻停止層1202的被去除的部分亦橫向地設置在主動閘極結構1300-1至主動閘極結構1300-4中之鄰近主動閘極結構之間。
如此，一旦形成溝槽1400，可暴露跨越主動閘極結構1300-1至主動閘極結構1300-4延伸之虛設鰭片700B的頂面。由於將虛設鰭片700B設置在區域402A與區域402B之間，因此一旦形成溝槽1400，將主動閘極結構1300-1至主動閘極結構1300-4中的每個切割成兩個分離的(隔離的)主動閘極結構。將兩個主動閘極結構中的一個設置在區域402A中(例如，如第2圖所示，屬於頂部單元210A)，且將兩個主動閘極結構中之另一個設置在區域402B中(例如，如第2圖所示，屬於頂部單元210B)。使用第14A圖作為代表範例，將主動閘極結構1300-3切割成兩個主動閘極結構1300A及主動閘極結構1300B，如第2圖所示，這兩個主動閘極結構可分別對應至佈局設計200的閘極結構244A及閘極結構244B。在操作320期間，將每個其他主動閘極結構(例如，主動閘極結構1300-1、主動閘極結構1300-2、主動閘極結構1300-4)類似地切割成兩部分。
如第2圖所述，可將溝槽1400形成為具有沿主動閘極結構1300的縱向方向之寬度W，此寬度為自在主動閘極結構1300的臨界尺寸(CD)的一倍至CD的約3倍的範圍。在一些實施例中，主動閘極結構1300的CD為在對應的間隔件間延伸之每個主動閘極結構1300的橫向寬度。舉例而言，再次參照第13A圖，主動閘極結構1300-3具有在閘極間隔件1000-3之間延伸的CD。在一些實施例中，主動閘極結構1300可共享共同CD。然而，主動閘極結構1300可具有分別不同的CD，也同時位在本揭露之範圍內。
在一些實施例中，可藉由進行一或多種圖案化製程，然後進行一或多種蝕刻製程而形成溝槽1400。舉例而言，可在主動閘極結構1300及層間介電質 1200上形成圖案化的遮罩，此主動閘極結構1300及層間介電質 1200藉由CMP而彼此齊平。圖案化的遮罩可具有圖案，此圖案暴露待形成的溝槽1400的區域，舉例而言，被設置在區域402A至區域402B之間，並在踦越主動閘極結構1300延伸之溝槽。接下來，可執行至少一異向性蝕刻製程(例如，反應離子蝕刻(RIE)、中性光束蝕刻(NBE)、或類似物或上述之組合)以去除主動閘極結構1300及層間介電質 1200的暴露部分，然後進行至少一同向性蝕刻製程以去除殘留物。在移除層間介電質 1200的同時，可在下層的接觸蝕刻停止層1202處停止異向性蝕刻製程(或以下層的CESL為終點)，隨後藉由同向性蝕刻製程而移除CESL。
對應至第3圖的操作322，第15A圖為FinFET元件400在不同製造階段中之一階段將虛設鰭片700B去除的剖面圖。如第1圖及第2圖所示，第15A圖為沿剖面線B-B線所切割的視角。對應至相同的操作322，第15B圖為FinFET元件400沿第1圖及第2圖所示之剖面線C-C所切割的另一剖面圖。
如第14A圖至第14B圖所示，在虛設鰭片700B被溝槽1400所暴露之後，可藉由進行通過溝槽1400的一或多個蝕刻製程而去除虛設鰭片700B。舉例而言，可使用溝槽1400作為窗口進行至少一個異向性蝕刻製程(例如，反應離子蝕刻(RIE)、中性光束蝕刻(NBE)、或類似物或上述之組合)以去除虛設鰭片700B。接下來，可進行至少一個同向性蝕刻製程以去除殘留物。結果，可藉由一或多個蝕刻製程而進一步延伸溝槽1400。由於藉由異向性蝕刻製程而延伸溝槽1400，因此可保留寬度W。在一些實施例中，在去除虛設鰭片700B的同時，亦可去除沿虛設鰭片700B的側壁延伸之部分的閘極介電層1302，如第15A圖所示。在一些實施例中，可延長虛設鰭片700B的去除製程以蝕刻虛設鰭片700B之下之部分基板402，如第15A圖至第15B圖所示。在一些實施例中，溝槽1400可具有深度或高度H，其範圍可為自約30奈米(nm)至約150nm的範圍中。
在進一步將溝槽1400延伸至基板402中之前(在操作322之前)，已將溝槽1400形成為橫向地跨越主動閘極結構1300-1至主動閘極結構1300-4(及鄰近主動閘極結構之間的層間介電質 1200)延伸，如第15B圖所示，在進行操作322時，溝槽1400亦可在區域402A中之源極/汲極區1100A及區域402B中之源極/汲極區1100B之間朝基板402延伸。在一些實施例中，藉由去除虛設鰭片700B，溝槽1400在源極/汲極區1100A與源極/汲極區1100B之間延伸。換言之，由於藉由去除虛設鰭片700B而進一步將溝槽1400朝基板402延伸，被分別設置在區域402A及區域402B中之單元可被(延伸的)溝槽1400所分離。
在一些實施例中，溝槽1400可具有相對低的長寬比，其界定成寬度(W)與深度/高度(H)的比。舉例而言，長寬比可為自約1/3至約1/15的範圍。可在操作320中通過圖案化製程控制溝槽1400的寬度，此操作切割主動閘極結構1300，且因此可在操作322中，藉由蝕刻製程控制溝槽1400的深度。舉例而言，可微調蝕刻製程的各種操作條件，諸如時間、溫度、壓力等，以達到符合需求的高度值。藉由在源極/汲極區1100A與源極/汲極區1100B間形成具有低長寬比之溝槽，在現有技術中通過其間的介電質彼此牢固地耦合之源極/汲極區1100A及源極/汲極區1100B可藉由空隙所分離，這將在下方論述。
對應至第3圖的操作324，第16A圖為包括介電保護層1600的FinFET元件400在不同製造階段中之一階段的剖面圖。如第1圖及第2圖所示，第16A圖為沿剖面線B-B所切割的視角。對應至相同的操作324，第16B圖為FinFET元件400沿第1圖及第2圖所示之剖面線C-C所切割的另一剖面圖。
在基板402上形成介電保護層1600以覆蓋或密封溝槽1400。考慮到溝槽1400的低長寬比，介電保護層1600可僅延伸至溝槽1400的頂部，如第16A圖至第16B圖所示。在一些其他實施例中，介電保護層1600可不延伸至溝槽1400的任何部分。藉由採用介電保護層1600覆蓋溝槽1400，在半導體鰭片504A至半導體鰭片504B之間及源極/汲極區1100A至源極/汲極區1100B之間形成氣隙或空隙1650。空隙1650可在區域402A與區域402B之間延伸。具體而言，空隙1650可延伸橫越主動閘極結構1300A至主動閘極結構1300B並且在沿半導體鰭片504A及半導體鰭片504B所形成之相應源極/汲極區之間延伸。
在分別沿半導體鰭片504A及半導體鰭片504B所形成之兩組源極/汲極區之間設置空隙1650的情況下，歸因於極大地減少被放置在其之間的材料的介電常數，因此可顯著減少兩組源極/汲極區之間的交叉耦合。舉例而言，被設置在兩組源極/汲極區之間的虛設鰭片(介電常數為3.9或更高)現在藉由空隙(介電常數為1)所取代。結果，與介電常數成正比之交叉耦合可減少，舉例而言，至少3.9倍。
介電保護層1600包括介電材料。介電材料可為，舉例而言，氧化矽、氮化矽、氧氮化矽、碳化矽、碳氮化矽、氧碳氮化矽、氧碳化矽、上述之多層或類似物。可藉由使用諸如CVD、PECVD、或FCVD之任何合適的方法在基板402上沉積介電材料而形成介電保護層1600。在沉積之後，可進行CMP以平坦化介電保護層1600，
對應至第3圖的操作326，第17圖為包括數個互連結構(例如，互連結構1700、互連結構1710)的FinFET元件400在不同製造階段中之一階段的剖面圖。如第1圖及第2圖所示，第17圖為沿剖面線B-B所切割的視角。
在基板402的第一側403上形成互連結構1700至互連結構1710。有時可將第一側403稱作基板402的「前側403」。據此，互連結構1700至互連結構1710有時可稱作前側互連結構1700至互連結構1710。在各種實施例中，將第2圖的佈局設計200使用於在前側403上形成各種特徵(例如，半導體鰭片504A至半導體鰭片504B、虛設鰭片700A至虛設鰭片700C、源極/汲極區1100、主動閘極結構1300)。與前側403相對，基板402具有第二側405。有時可將第二側405稱作基板402的「後側405」。
如第17圖所示，藉由分別延伸通過介電保護層1600、層間介電質 1200及接觸蝕刻停止層1202，而形成包括一或多種金屬材料(例如，銅、鎢)的前側互連結構1700至互連結構1710以分別電性地連接至源極/汲極區1100A至源極/汲極區1100B。前側互連結構1700至互連結構1710可形成線路的中間端(MOL)佈線網路的一部分。應當理解，簡化第17圖的例示性實施例，即每個前側互連結構1700至互連結構1710可包括彼此耦合的一或多個互連結構，同時仍在本揭露之範圍內。舉例而言，每個前側互連結構1700至互連結構1710可包括與源極/汲極區1100A至源極/汲極區1100B接觸之橫向互連結構(通常稱為「MD」)及與橫向互連結構接觸之垂直互連結構(通常稱作「VD」)。
在一些實施例中，前側互連結構1700至互連結構1710可將源極/汲極區1100A至源極/汲極區1100B電性地連接至被形成在前側互連結構1700至互連結構1710上之一或多個金屬化層，此等金屬化層形成線路的後端部(BEOL)佈線網路的一部分。為簡單起見省略金屬化層。
對應至第3圖的操作328，第18圖為包括數個互連結構 (例如，互連結構1800、互連結構1805、互連結構1810、互連結構1815)的FinFET元件400在不同製造階段中之一階段的剖面圖。如第1圖及第2圖所示，第18圖為沿剖面線B-B所切割的視角。
在基板402的後側405上形成互連結構1800至互連結構1815。據此，互連結構1800至互連結構1815有時可稱作後側互連結構1800至互連結構1815。在一些實施例中，在形成前側互連結構1700至互連結構1710之後，翻轉基板402，且接著從後側405上之表面(在下文中稱作「後側」)薄化。舉例而言，可薄化基板402直到暴露源極/汲極區1100A至源極/汲極區1100B的底部表面。據此，在後表面上形成介電層(例如，層間介電質1820)。接下來，形成包括一或多種金屬材料(例如，銅、鎢)之後側互連結構1800至互連結構1805及互連結構1810至互連結構1815，以藉由延伸通過層間介電質 1820而分別電性地連接至源極/汲極區1100A至源極/汲極區1100B。
理解到簡化第18圖的示例實施例，即後側互連結構1800至互連結構1815中的每個可包括彼此耦合的一或多個互連結構，同時仍在本揭露之範圍內。舉例而言，每個後側互連結構1800至互連結構1815可包括與源極/汲極區1000A至源極/汲極區1000B接觸之橫向互連結構及與橫向互連結構接觸之垂直互連結構。進一步地，在一些實施例中，可將互連結構1805 及互連結構1815配置成電源軌。舉例而言，可將互連結構1805配置成高電壓電源軌以提供VDD，且可將互連結構1815配置成低電壓電源線以提供VSS(接地)。
第19圖繪示根據本揭露之一或多個實施例之另一形成非平面電晶體元件的方法1900的流程圖，此非平面電晶體元件包括將兩鄰接單元分離之空隙。注意到，方法1900的一些操作類似於方法300的操作，因此，方法1900的以下論述將聚焦於不同方法300的操作。進一步地，由於藉由方法1900而製成的元件與FinFET元件400類似，因此將結合第1圖至第2圖及第4圖至第18圖論述方法1900。
舉例而言，方法1900的操作1902、操作1904、操作1906、操作1908、操作1910以及操作1912分別類似於方法300的操作302、操作304、操作306、操作308、操作310以及操作312。一旦進行操作1912，在數個半導體鰭片(例如，第2圖中之主動區222及主動區224及第9圖中之半導體鰭片504A至半導體鰭片504B)上形成數個虛設閘極結構(例如，第2圖中之閘極結構240至閘極結構246及第10圖中之虛設閘極結構900-1至虛設閘極結構900-4)及虛設鰭片(例如，第2圖中之虛設區虛設區230至234及第9圖中之虛設鰭片700A至虛設鰭片700C)，其中每個虛設閘極結構延伸橫越被設置在對相應兩個區域(例如，第4圖至第10圖中之區域402A至區域402B)或單元(第2圖中之單元210A至單元210B)中之半導體鰭片及虛設鰭片，以及被設置在區域/單元之間的虛設鰭片(例如，第2圖中之虛設鰭片232及第9圖中之虛設鰭片700B)。接下來在操作1914，與方法300不同，將每個虛設閘極結構切割成分別被設置在兩個區域中之兩個部分。除了待切割的閘極結構的材料之外，操作1914類似於操作320。因此，瞭解到在進行操作1914之後，虛設鰭片232/虛設鰭片700B可不被任何虛設閘極結構240至虛設閘極結構246/虛設閘極結構900-1至虛設閘極結構900-4所覆蓋。接下來，操作1916及操作1918分別類似於操作316及操作318。這樣，一旦進行操作1918，藉由層間介電質(例如，第12A圖至第12B圖中之層間介電質1200)覆蓋沿每個半導體鰭片222至半導體鰭片224/半導體鰭片504A至半導體鰭片504B所形成之源極/汲極區(例如，第2圖中之源極/汲極區222-1至源極/汲極區222-3、源極/汲極區224-1至源極/汲極區224-3以及第11B圖中之源極/汲極區1100A至源極/汲極區1100B)及在每個虛設閘極結構240至虛設閘極結構246/虛設閘極結構900-1至虛設閘極結構900-4的相應側面上所形成之源極/汲極區。接下來，在操作1920處，切割被配置成PODE之虛設閘極結構(例如，第2圖中之虛設閘極結構240及虛設閘極結構246及第10圖中之虛設閘極結構900-1及虛設閘極結構900-4)。在一些實施例中，當切割PODE時，亦將PODE及每個鰭片的下層部分去除。接下來，在其中切割虛設鰭片232/虛設鰭片700B的操作1922及隨後的操作1924至操作1930，分別類似於操作322、操作324、操作326以及操作328。因此不再重複論述。
第20圖繪示根據本揭露之一或多個實施例之用以形成非平面電晶體元件的再另一方法2000的流程圖，此非平面電晶體元件包括將兩鄰接單元分離之空隙。注意到，方法2000的一些操作類似於方法300的操作，因此，以下方法2000的論述將聚焦於不同方法300的操作。進一步地，由於藉由方法2000而製成的元件與FinFET元件400類似，因此這將結合第1圖至第2圖及第4圖至第18圖論述方法2000。
舉例而言，方法2000的操作2002、操作2004、操作2006、操作2008、操作2010、操作2012、操作2014、操作2016、操作2018以及操作2020分別類似於方法300的操作302、操作304、操作306、操作308、操作310、操作312、操作314、操作316、操作318以及操作320。一旦進行操作2018，在數個半導體鰭片(例如，第2圖中之半導體鰭片222及半導體鰭片224及第9圖中之半導體鰭片504A至半導體鰭片504B)之上形成數個主動閘極結構(例如，第2圖中之主動閘極結構240至主動閘極結構246及第13A圖中之主動閘極結構1300-1至主動閘極結構1300-4)及虛設鰭片(例如，第2圖中之虛設鰭片230至虛設鰭片234及第9圖中之虛設鰭片700A至虛設鰭片700C)，其中每個主動閘極結構延伸橫越被設置在相應兩個區域(例如，第4圖至第10圖中之區域402A至區域402B)或單元(第2圖中之單元210A至單元210B)中之半導體鰭片及虛設鰭片，及被設置在區域/單元間之虛設鰭片(例如，第2圖中之虛設鰭片232及第9圖中之虛設鰭片700B)。接下來在操作2020，將每個虛設閘極結構切割成分別設置在兩個區域中之兩個部分。接下來，在操作2022處，切割被配置成PODE之主動閘極結構(例如，第2圖中之主動閘極結構240及主動閘極結構246及第13A圖中之主動閘極結構1300-1及主動閘極結構1300-4)。在一些實施例中，當切割PODE時，亦將PODE及每個鰭片的下層部分去除。接下來，在其中切割虛設鰭片232/虛設鰭片700B的操作2024及隨後的操作2026至操作2030，分別類似於操作322、操作324、操作326以及操作328。因此不再重複論述。
在本揭露之一態樣中，揭露一種半導體元件。半導體元件包含半導體基板、第一鰭片以及第二鰭片。第一鰭片從半導體基板突出並沿第一方向延伸。第二鰭片從半導體基板突出並沿第一方向延伸。耦合至第一鰭片之第一磊晶源極/汲極區及耦合至第二鰭片之第二磊晶源極/汲極區藉由空隙彼此側向隔開。
在本揭露之另一態樣中，揭露一種半導體元件。半導體元件包含半導體基板、第一電晶體以及第二電晶體。半導體基板具有彼此相對的第一側及第二側。第一電晶體形成在第一側上。第一電晶體包括從第一側突出的第一源極/汲極區。第二電晶體形成在第一側上並且鄰近第一電晶體。第二電晶體包括從第一側突出的第二源極/汲極區。第一源極/汲極區及第二源極/汲極區藉由空隙沿第一側向方向彼此隔開。
在本揭露之又另一態樣中，揭露一種形成半導體元件的方法。方法包含：在基板上形成第一半導體鰭片及第二半導體鰭片，其中第一半導體鰭片及第二半導體鰭片沿第一方向延伸；形成沿第一方向延伸的介電鰭片，其中介電鰭片設置在第一半導體鰭片及第二半導體鰭片之間；形成第一虛設閘極結構，其中第一虛設閘極結構沿垂直於第一方向之第二方向延伸並跨過第一半導體鰭片、介電鰭片以及第二半導體鰭片；在位於第一虛設閘極結構的側上的第一半導體鰭片中形成第一對的源極/汲極區，並在位於第一虛設閘極結構的側上的第二半導體鰭片中形成第二對的源極/汲極區；以介電層覆壓第一對的源極/汲極區及第二對的源極/汲極區；去除介電鰭片；以及在介電層上沉積保護層，以形成分開第一對的源極/汲極區及第二對的源極/汲極區的空隙。
前述概述了幾個實施例的特徵，使得本領域技術人員可以更好地理解本揭露的樣態。本領域技術人員應當理解，他們可以容易地將本揭露用作設計或修改其他過程與結構的基礎，以實現與本文介紹的實施例相同的目的與/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本揭露的精神與範圍，並且在不脫離本揭露的精神與範圍的情況下，它們可以在這裡進行各種改變，替換與變更。
100:鰭式場效應電晶體元件,FinFET元件 102:基板 104:鰭片 106,800:隔離區 108:閘極介電質 110:閘極 112S:源極區 112D:汲極區 200:佈局設計 201:部分 210A:單元 210B:單元 220:圖案,主動區 222:半導體鰭片 222-1,222-2,222-3:非重疊部分,源極/汲極區 224:半導體鰭片 224-1,224-2,224-3:非重疊部分,源極/汲極區 226:圖案,主動區 230:圖案,虛設區,虛設鰭片 232:圖案,虛設區,虛設鰭片 234:圖案,虛設區,虛設鰭片 240~246:圖案,閘極結構,虛設閘極結構 240A~246A:部分 240B~246B:部分 244A,244B:閘極結構 300:方法 302~328:操作 400:FinFET元件 402:基板 402A,402B:區域 504A,504B:半導體鰭片 506:墊氧化物層 508:墊氮化物層 510:遮罩 511:溝槽 600:虛設通道層 700:虛設通道層 700A~700C:虛設鰭片 900,900-1~900-4:虛設閘極結構 902:虛設閘極介電質 904:虛設閘極 906:遮罩 1000,1000-1~1000-4:閘極間隔件 1100,1100A,1100B:源極/汲極區 1200:層間介電質 1202:接觸蝕刻停止層 1300,1300-1~1300-4:主動閘極結構 1302:閘極介電層 1304:金屬閘極層 1400:溝槽 1600:介電保護層 1650:空隙 1700~1710, 1800~1815:互連結構 1900:方法 1902~1930:操作 2000:方法 2002~2030:操作 A-A:剖面線 B-B:剖面線 C-C:剖面線 H:高度 W:寬度 X:方向 Y:方向 Z:方向
當結合隨附諸圖閱讀時，得自以下詳細描述最佳地理解本揭露之一實施方式。應強調，根據工業上之標準實務，各種特徵並未按比例繪製且僅用於說明目的。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。 第1圖繪示根據一些實施例之鰭式場效應電晶體(FinFET)元件的立體視圖。 第2圖繪示根據一些實施例之包括兩鄰接單元的範例佈局設計圖。 第3圖繪示根據一些實施例之用於製造非平面電晶體元件的範例方法流程圖。 第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17圖以及第18圖繪示根據一些實施例之第3圖之方法所製造的範例FinFET元件(或範例FinFET元件的一部分)在不同製造階段期間的剖面圖。 第19圖繪示根據一些實施例之用於製造非平面電晶體元件的另一範例方法流程圖。 第20圖繪示根據一些實施例之用於製造非平面電晶體元件的又另一範例方法流程圖。
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100:鰭式場效應電晶體元件，FinFET元件
102:基板
104:鰭片
106:隔離區
108:閘極介電質
110:閘極
112S:源極區
112D:汲極區
A-A:剖面線
B-B:剖面線

Claims (20)

  1. 一種半導體元件，包含： 一半導體基板； 從該半導體基板突出並沿一第一方向延伸之一第一鰭片；以及 從該半導體基板突出並沿該第一方向延伸之一第二鰭片，其中耦合至該第一鰭片之一第一磊晶源極/汲極區及耦合至該第二鰭片之一第二磊晶源極/汲極區藉由一空隙彼此側向隔開。
  2. 如請求項1所述之半導體元件，其中該第一磊晶源極/汲極區從該第一鰭片之一中心部延伸，該第一鰭片之該中心部被一第一閘極特徵覆蓋，且其中該第二磊晶源極/汲極區從該第二鰭片之一中心部延伸，該第二鰭片之該中心部被一第二閘極特徵覆蓋。
  3. 如請求項2所述之半導體元件，其中該第一閘極特徵極及該第二閘極特徵藉由相同的該空隙彼此側向隔開。
  4. 如請求項1所述之半導體元件，其中該第一鰭片屬於一第一標準單元，且該第二鰭片屬於一第二標準單元，該第一標準單元沿一第二方向鄰接該第二標準單元，該第二方向垂直於該第一方向。
  5. 如請求項1所述之半導體元件，其中沿垂直於該第一方向之一第二方向之該空隙的寬度與沿垂直於該第一方向及該第二方向之一第三方向之該空隙的高度的比值在約1/3至約1/15的範圍中。
  6. 如請求項1所述之半導體元件，其中該第一鰭片及該第二鰭片設置在該半導體基板的一第一側上。
  7. 如請求項6所述之半導體元件，進一步包含至少一導電電源軌，設置在該半導體基板的一第二側上，該第二側與該第一側相對。
  8. 如請求項1所述之半導體元件，其中該空隙的高度在約30奈米(nm)至約150nm之間。
  9. 一種半導體元件，包含： 一半導體基板，具有彼此相對的一第一側及一第二側； 第一電晶體，形成在該第一側上，該第一電晶體包括從該第一側突出的一第一源極/汲極區；以及 一第二電晶體，形成在該第一側上並且鄰近該第一電晶體，該第二電晶體包括從該第一側突出的一第二源極/汲極區； 其中該第一源極/汲極區及該第二源極/汲極區藉由一空隙沿一第一側向方向彼此隔開。
  10. 如請求項9所述之半導體元件，其中該第一電晶體包括連接至該第一源極/汲極區的一第一鰭片基底結構，該第二電晶體包括連接至該第二源極/汲極區之一第二鰭片基底結構，其中該第一鰭片基底結構及該第二鰭片基底結構分別配置成該第一電晶體的導電通道及該第二電晶體的導電通道。
  11. 如請求項9所述之半導體元件，其中該第一電晶體包括多個第一片基底結構，該第二電晶體包括多個第二片基底結構，其中該些第一片基底結構及該些第二片基底結構分別配置成該第一電晶體的導電通道及該第二電晶體的導電通道。
  12. 如請求項9所述之半導體元件，其中該第一電晶體屬於一第一單元，該第二電晶體屬於一第二單元，其中該第一單元沿該第一側向方向鄰接該第二單元。
  13. 如請求項9所述之半導體元件，其中該空隙的寬度與該空隙的高度之比值在約1/3至約1/15的範圍中，該寬度沿該第一側向方向延伸且該高度沿垂直於該第一側向方向之一垂直方向延伸。
  14. 如請求項9所述之半導體元件，進一步包含至少一導電電源軌，設置在該半導體基板的一第二側上，該第二側與該第一側相對。
  15. 如請求項9所述之半導體元件，其中沿該第一側向方向延伸之該空隙的寬度在從該第一電晶體的一閘極特徵及該第二電晶體的一閘極特徵沿一第二側向方向的一寬度的約1倍至從該第一電晶體的該閘極特徵及該第二電晶體的該閘極特徵的該寬度的約3倍的範圍中，其中該第二側向方向垂直於該第一側向方向。
  16. 如請求項9所述之半導體元件，其中沿一第二側向方向延伸之該空隙的長度在從該第一電晶體的一鄰近閘極特徵及該第二電晶體的一鄰近閘極特徵沿一第二側向方向的一距離的約1倍至該距離的約50倍的範圍中，其中該第二側向方向垂直於該第一側向方向。
  17. 一種形成半導體元件的方法，包含： 在一基板上形成一第一半導體鰭片及一第二半導體鰭片，其中該第一半導體鰭片及該第二半導體鰭片沿一第一方向延伸； 形成沿該第一方向延伸的一介電鰭片，其中該介電鰭片設置在該第一半導體鰭片及該第二半導體鰭片之間； 形成一第一虛設閘極結構，其中該第一虛設閘極結構沿垂直於該第一方向之一第二方向延伸並跨過該第一半導體鰭片、該介電鰭片以及該第二半導體鰭片； 在位於該第一虛設閘極結構的複數個側上的該第一半導體鰭片中形成一第一對的複數個源極/汲極區，並在位於該第一虛設閘極結構的該些側上的該第二半導體鰭片中形成一第二對的複數個源極/汲極區； 以一介電層覆壓該第一對的該些源極/汲極區及該第二對的該些源極/汲極區； 去除該介電鰭片；以及 在該介電層上沉積一保護層，以形成分開該第一對的該些源極/汲極區及該第二對的該些源極/汲極區的一空隙。
  18. 如請求項17所述之方法，進一步包含： 以一金屬閘極特徵取代該第一虛設閘極結構；以及 在去除該介電鰭片前，去除設置在該第一半導體鰭片及該第二半導體鰭片之間的該金屬閘極特徵的一部分。
  19. 如請求項17所述之方法，進一步包含： 形成一第二虛設閘極結構及一第三虛設閘極結構，其中該第二虛設閘極結構及該第三虛設閘極結構各自沿該第二方向延伸並跨過各自的該第一半導體鰭片的一端部、該介電鰭片的一端部以及該第二半導體鰭片的一端部； 去除設置在該第一半導體鰭片與該第二半導體鰭片之間的該第一虛設閘極結構的一部分、該第二虛設閘極結構的一部分以及該第三虛設閘極結構的一部分；以及 在去除該介電鰭片前，去除該第二虛設閘極結構及該第三虛設閘極結構的複數個保留部分以及去除跨過的該第一半導體鰭片的該端部及該第二半導體鰭片的該端部。
  20. 如請求項17所述之方法，進一步包含： 形成一第二虛設閘極結構及一第三虛設閘極結構，其中該第二虛設閘極結構及該第三虛設閘極結構各自沿該第二方向延伸並跨過各自的該第一半導體鰭片的一端部、該介電鰭片的一端部以及該第二半導體鰭片的一端部； 以一第一金屬閘極特徵、一第二金屬閘極特徵以及一第三金屬閘極特徵分別取代該第一虛設閘極結構、該第二虛設閘極結構以及該第三虛設閘極結構； 去除設置在該第一與該第二半導體鰭片之間的各自的該第一金屬虛設閘極結構的一部分、該第二金屬虛設閘極結構的一部分以及該第三金屬虛設閘極結構的一部分；以及 在去除該介電鰭片前，去除該第二及該第三虛設閘極結構的複數個保留部分以及去除跨過的該第一半導體鰭片的該端部及該第二半導體鰭片的該端部。
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US11848373B2 (en) * 2021-04-08 2023-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture
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* Cited by examiner, † Cited by third party
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US10056289B1 (en) * 2017-04-20 2018-08-21 International Business Machines Corporation Fabrication of vertical transport fin field effect transistors with a self-aligned separator and an isolation region with an air gap
US11062959B2 (en) * 2018-03-19 2021-07-13 International Business Machines Corporation Inner spacer and junction formation for integrating extended-gate and standard-gate nanosheet transistors
KR20200133630A (ko) * 2019-05-20 2020-11-30 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US11545491B2 (en) * 2021-03-12 2023-01-03 Taiwan Semiconductor Manufacturing Company Limited Fin field-effect transistor and method of forming the same

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