TW202331854A - 半導體結構及其形成方法 - Google Patents

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曹博昭
林憲信
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Abstract

本發明公開一種半導體結構，包括：絕緣層；第一場效應電晶體裝置、第二場效應電晶體裝置和隔離場效應電晶體裝置，包括：鰭狀結構，形成於該絕緣層上，該鰭狀結構包括溝道層以及環繞該溝道層的閘極結構；以及第一外延源極/漏極結構和第二外延源極/漏極結構，分別連接於該溝道層的相對的兩側，該隔離場效應電晶體裝置保持截止狀態；正面閘極接觸；以及背面閘極接觸。

Description

半導體結構及其形成方法
本發明涉及半導體技術領域，尤其涉及一種半導體結構及其形成方法。
近年來，先進的積體電路(integrated circuit，IC)裝置變得越來越多功能並且在尺寸方面已經縮小。 雖然按比例縮小製程通常可以提高生產效率並降低相關成本，但它也增加了加工和製造 IC 裝置的複雜性。 例如，鰭式場效應電晶體 (Fin Field-Effect Transistor，FinFET) 已被引入以取代平面電晶體。 在這些 FinFET 中，已經開發出具有優異電氣特性的環閘 (gate-all-around ，GAA) 結構，例如納米片金屬氧化物半導體場效應電晶體 (metal-oxide-semiconductor field-effect transistor，MOSFET)。 這些特性包括改進的功率性能和比使用當前 FinFET 技術可用的更好的面積縮放。
儘管包括納米片電晶體的現有半導體結構及其製造方法已經足以滿足它們的預期目的，但是它們在所有方面都不能完全令人滿意。 例如，需要額外的注入製程來將期望的摻雜劑注入到落在基板上的GAA結構的閘極結構的底部以減少基板洩漏。 此外，納米片電晶體之間的隔離特徵有額外的區域，功能電路佈線可能導致裝置密度低。
因此，需要一種新穎的半導體裝置來改善基板洩漏問題並提高裝置密度。
有鑑於此，本發明提供一種半導體結構及其形成方法，以解決上述問題。
根據本發明的第一方面，公開一種半導體結構，包括： 絕緣層； 第一場效應電晶體裝置、第二場效應電晶體裝置和隔離場效應電晶體裝置，形成在該絕緣層上，該隔離場效應電晶體裝置位於該第一場效應電晶體裝置與該第二場效應電晶體裝置之間，其中每個該第一場效應電晶體裝置中、該第二場效應電晶體裝置和該隔離場效應電晶體裝置包括：鰭狀結構，形成於該絕緣層上，該鰭狀結構包括溝道層以及環繞該溝道層的閘極結構；以及第一外延源極/漏極結構和第二外延源極/漏極結構，分別連接於該溝道層的相對的兩側，該隔離場效應電晶體裝置保持截止狀態； 正面閘極接觸，形成在與該絕緣層相對的該第一場效應電晶體裝置上，其中該正面閘極接觸電連接至該第一場效應電晶體裝置的閘極結構； 以及 背面閘極接觸，穿過該絕緣層形成並電連接到該隔離場效應電晶體裝置的閘極結構。
根據本發明的第二方面，公開一種半導體結構，包括： 並排設置的第一場效應電晶體裝置和第二場效應電晶體裝置； 隔離場效應電晶體裝置，介於該第一場效應電晶體裝置與該第二場效應電晶體裝置之間，其中該第一場效應電晶體裝置、該第二場效應電晶體裝置與該隔離場效應電晶體裝置包括：鰭狀結構包括溝道層和環繞溝道層的閘極結構； 以及第一外延源極/漏極結構和第二外延源極/漏極結構分別連接溝道層的相對的兩側； 絕緣層，具有上表面，該上表面與該第一場效應電晶體裝置和該第二場效應電晶體裝置的閘極結構的底部接觸； 層間介電層，設置於每一個該第一場效應電晶體裝置與該第二場效應電晶體裝置的閘極結構上； 背面閘極接觸，穿過該絕緣層形成並且電連接到該隔離場效應電晶體裝置的閘極結構的底部；以及 正面源極/漏極接觸，穿過該層間介質層形成並電連接該隔離場效應電晶體裝置的該第一外延源極/漏極結構或該第二外延源極/漏極結構。
根據本發明的第三方面，公開一種半導體結構的形成方法，包括： 提供基板，該基板具有基板層以及在該基板層上的絕緣層； 直接在該絕緣層上形成第一場效應電晶體裝置、第二場效應電晶體裝置和在該第一場效應電晶體裝置和該第二場效應電晶體裝置之間的隔離場效應電晶體裝置，其中每個該第一場效應電晶體裝置、該第二場效應電晶體裝置和該隔離場效應電晶體裝置包括：形成於該絕緣層上的鰭狀結構，該鰭狀結構包括溝道層以及環繞該溝道層的閘極結構；以及第一外延源極/漏極結構和第二外延源極/漏極結構，分別連接於該溝道層的相對的兩側，其中該隔離場效應電晶體裝置保持截止狀態； 在與該絕緣層相對的該第一場效應電晶體裝置上形成正面閘極接觸，其中該正面閘極接觸電連接至該第一場效應電晶體裝置的閘極結構； 從該絕緣層去除該基板層； 以及 形成穿過該絕緣層且電連接至該隔離場效應電晶體裝置的閘極結構的背面閘極接觸。
本發明的半導體結構由於包括：絕緣層；第一場效應電晶體裝置、第二場效應電晶體裝置和隔離場效應電晶體裝置，形成在該絕緣層上，該隔離場效應電晶體裝置位於該第一場效應電晶體裝置與該第二場效應電晶體裝置之間，其中每個該第一場效應電晶體裝置中、該第二場效應電晶體裝置和該隔離場效應電晶體裝置包括：鰭狀結構，形成於該絕緣層上，該鰭狀結構包括溝道層以及環繞該溝道層的閘極結構；以及第一外延源極/漏極結構和第二外延源極/漏極結構，分別連接於該溝道層的相對的兩側，該隔離場效應電晶體裝置保持截止狀態；正面閘極接觸，形成在與該絕緣層相對的該第一場效應電晶體裝置上，其中該正面閘極接觸電連接至該第一場效應電晶體裝置的閘極結構； 以及背面閘極接觸，穿過該絕緣層形成並電連接到該隔離場效應電晶體裝置的閘極結構。利用保持在截止狀態的隔離場效應電晶體裝置可以將第一場效應電晶體裝置和第二場效應電晶體裝置進行電性隔離，減小漏電流和基板洩漏；因此本發明實施例的方案可以使用更小的面積佔用來減小漏電流和基板洩漏。
在下面對本發明的實施例的詳細描述中，參考了附圖，這些附圖構成了本發明的一部分，並且在附圖中透過圖示的方式示出了可以實踐本發明的特定的優選實施例。對這些實施例進行了足夠詳細的描述，以使所屬技術領域具有通常知識者能夠實踐它們，並且應當理解，在不脫離本發明的精神和範圍的情況下，可以利用其他實施例，並且可以進行機械，結構和程式上的改變。本發明。因此，以下詳細描述不應被理解為限制性的，並且本發明的實施例的範圍僅由所附申請專利範圍限定。
將理解的是，儘管術語“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用於描述各種元件、元件、區域、層和/或部分，但是這些元件、元件、區域、這些層和/或部分不應受到這些術語的限制。這些術語僅用於區分一個元件、元件、區域、層或部分與另一區域、層或部分。因此，在不脫離本發明構思的教導的情況下，下面討論的第一或主要元件、元件、區域、層或部分可以稱為第二或次要元件、元件、區域、層或部分。
此外，為了便於描述，本文中可以使用諸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之類的空間相對術語，以便於描述一個元件或特徵與之的關係。如圖所示的另一元件或特徵。除了在圖中描述的方位之外，空間相對術語還意圖涵蓋設備在使用或運行中的不同方位。該設備可以以其他方式定向（旋轉90度或以其他定向），並且在此使用的空間相對描述語可以同樣地被相應地解釋。另外，還將理解的是，當“層”被稱為在兩層“之間”時，它可以是兩層之間的唯一層，或者也可以存在一個或複數個中間層。
術語“大約”、“大致”和“約”通常表示規定值的±20％、或所述規定值的±10％、或所述規定值的±5％、或所述規定值的±3％、或規定值的±2％、或規定值的±1％、或規定值的±0.5％的範圍內。本發明的規定值是近似值。當沒有具體描述時，所述規定值包括“大約”、“大致”和“約”的含義。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明。如本文所使用的，單數術語“一”，“一個”和“該”也旨在包括複數形式，除非上下文另外明確指出。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明構思。如本文所使用的，單數形式“一個”、“一種”和“該”也旨在包括複數形式，除非上下文另外明確指出。
將理解的是，當將“元件”或“層”稱為在另一元件或層“上”、“連接至”、“耦接至”或“鄰近”時，它可以直接在其他元件或層上、與其連接、耦接或相鄰、或者可以存在中間元件或層。相反，當元件稱為“直接在”另一元件或層“上”、“直接連接至”、“直接耦接至”或“緊鄰”另一元件或層時，則不存在中間元件或層。
注意：（i）在整個附圖中相同的特徵將由相同的附圖標記表示，並且不一定在它們出現的每個附圖中都進行詳細描述，並且（ii）一系列附圖可能顯示單個專案的不同方面，每個方面都與各種參考標籤相關聯，這些參考標籤可能會出現在整個序列中，或者可能只出現在序列的選定圖中。
本發明實施例提供了包括場效應電晶體裝置的半導體結構，諸如包括環閘電晶體（gate-all around transistor，GAA)裝置的鰭式場效應電晶體（fin field-effect transistor，FinFET)。 每個場效應電晶體裝置包括形成在絕緣體上半導體（semiconductor-on-insulator ，SOI）基板上的鰭狀結構，該基板包括第一半導體原子（例如矽（Si））的頂部半導體層、中間絕緣層和底部基板層。 在形成鰭狀結構的交替溝道層和犧牲層的疊層之前，執行包含第一半導體原子和第二半導體原子（例如鍺（Ge））的半導體覆蓋層（semiconductor capping layer）的外延生長製程（epitaxially growth process）和隨後的熱製程（thermal process）（或熱處理制程）以驅動半導體覆蓋層的第二半導體原子進入頂部半導體層，使得半導體覆蓋層和頂部半導體層共同形成另一犧牲層，該另一犧牲層具有與鰭狀結構的交替溝道層和犧牲層的疊層中的犧牲層的成分相似或相同的成分（例如，Ge濃度（原子百分比））。由頂部半導體層和交替溝道層與犧牲層的疊層形成的犧牲層隨後被包裹溝道層的閘極結構所取代。 場效應電晶體裝置的閘極結構和外延源極/漏極結構可以直接形成在SOI基板的中間絕緣層上，不與鰭狀結構除溝道層外的任何半導體層接觸。 因此，無需在閘極結構和外延源極/漏極結構的底部注入額外的摻雜劑，就可以改善基板漏電問題。
此外，該半導體結構包括介於其他場效應電晶體裝置之間的隔離場效應電晶體裝置。 隔離場效應電晶體裝置保持在截止狀態以用作場效應電晶體裝置之間的電隔離特徵。 與傳統的淺溝槽隔離(shallow trench isolation ，STI)特徵相比，隔離場效應電晶體裝置具有減小的面積。 此外，半導體結構包括直接形成在與正面互連結構（front-side interconnect structure）相對的絕緣層上的背面互連結構（back-side interconnect structure）。 背面互連結構為隔離場效應電晶體裝置的佈線和設置在其中的其他場效應電晶體裝置的電源電路提供了額外的區域。 因此，可以進一步減小所得半導體結構的面積。
圖 1-5 示出了根據本發明的一些實施例的形成半導體結構 550 的中間階段的透視圖。 圖1A、2A、5A、4A和5A示出了根據一些實施例的沿著圖1-5中的線A-A'示出的形成半導體結構550的中間階段的截面圖。 圖6A和7A示出了根據一些實施例的在沿圖5中的線A-A'所示的溝道區中形成半導體結構550的後續中間階段的截面圖。 圖6B和7B示出了根據一些實施例的沿圖5中的線B-B'所示的形成源極/漏極區的半導體結構550的後續中間階段的截面圖。 圖6C和7C示出了根據一些實施例的沿著圖5中的C-C'線所示的鰭狀結構220-1形成半導體結構550的後續中間階段的截面圖。圖8-12示出了根據一些實施例的沿圖5中的線C-C'所示的形成半導體結構550的後續中間階段的截面圖。上述圖示的順序並不一定完全代表本發明實施例的半導體結構的製程步驟的順序，上述圖示主要是為了表示在本發明實施例的半導體結構的在某一製程步驟時的狀態，以便於讀者理解。 此外，本發明可以在各種示例中重複參考數字和/或字母。
如圖 1 和 1A 所示，提供絕緣體上半導體 (semiconductor-on-insulator ，SOI) 基板 200。 SOI基板200包括底部基板層（基板層）202、中間絕緣層（或絕緣層）204和頂部半導體層206。完全覆蓋底部基板層202的上表面（頂面或頂表面）202T形成的中間絕緣層（或絕緣層）204可以包括掩埋氧化物(buried oxide ，BOX)層或氧化矽層。 完全覆蓋中間絕緣層204的上表面（頂面或頂表面）204T形成的頂部半導體層206可以包含第一半導體原子。 例如，頂部半導體層206包括矽(Si)或矽鍺(SiGe)，並且第一半導體原子是矽(Si)。 例如，頂部半導體層206僅包含第一半導體原子(例如Si)。 在一些實施例中，頂部半導體層206比底部基板層202和中間絕緣層（或絕緣層）204薄。例如，頂部半導體層206的厚度可以是從大約8nm到大約12nm。 在一些實施例中，底部基板層202和頂部半導體層206包括相同的成分。
如圖2和圖2A所示，接下來，在頂部半導體層206上外延生長半導體覆蓋層208。在一些實施例中，半導體覆蓋層208包含第一半導體原子和不同於第一半導體原子的第二半導體原子。 例如，半導體覆蓋層208包括矽鍺(SiGe)層，第一半導體原子為矽(Si)，第二半導體原子為鍺(Ge)。 例如，半導體覆蓋層208僅包含第一半導體原子(例如Si)和第二半導體原子(例如Ge)。 在一些實施例中，半導體覆蓋層208的成分與後續形成的第二犧牲層214的成分相同。在一些實施例中，半導體覆蓋層208的第二半導體原子的濃度(原子百分比)大於隨後形成第二犧牲層214（的第二半導體原子的濃度(原子百分比)）。例如，當半導體覆蓋層208是矽鍺(SiGe)層時，半導體覆蓋層208的鍺(Ge)濃度(原子百分比)可以是大約25～55％，例如 50%。 在一些實施例中，半導體覆蓋層208的厚度與頂部半導體層206的厚度相同或半導體覆蓋層208更厚。例如，半導體覆蓋層208的厚度為約8nm至約20nm。 在一些實施例中，含鍺層（半導體覆蓋層）208透過分子束外延(molecular beam epitaxy ，MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition ，MOCVD)製程和/或其他合適的外延生長製程外延生長。
如圖3和3A所示，接下來，執行熱處理（熱處理製程）以將半導體覆蓋層208 (圖2和2A)的第二半導體原子（例如Ge原子）驅動到頂部半導體層206 (圖2和 2A) 中。 此外，半導體覆蓋層208和頂部半導體層206可以具有均勻濃度的第二半導體原子(例如Ge原子)。 在執行熱處理之後，半導體覆蓋層208和頂部半導體層206共同形成第一犧牲層210。第一犧牲層210包含第一半導體原子和不同於第一半導體原子的第二半導體原子。 例如，第一犧牲層210包括矽鍺(SiGe)層，第一半導體原子為矽(Si)，第二半導體原子為鍺 (Ge)。 在一些實施例中，半導體覆蓋層208(圖2和2A)的第二半導體原子的濃度(例如Ge濃度)(原子百分比)大於第一犧牲層210的（第二半導體原子的）濃度(原子百分比)。例如，當第一犧牲層210 層210為矽鍺(SiGe)層，第一犧牲層210的鍺(Ge)濃度(原子百分比)約為20～30％，例如25％。
在一些其他實施例中，當SOI基板200的頂部半導體層206和隨後形成的第二犧牲層214都包含第一半導體原子和第二半導體原子時，例如矽鍺(SiGe)層時。 頂部半導體層206可以作為第一犧牲層，可以省略形成第一犧牲層210的製程。
如圖 4 和 4A 所示，接下來，在第一犧牲層 210 上外延生長交替的溝道層 212 和第二犧牲層 214 的疊層 216（也即，形成複數個疊層216，每個疊層216包括溝道層 212 和在溝道層 212上的第二犧牲層 214）。最下麵（或最底層）的溝道層212（或溝道層212的最底層）介於第一犧牲層210和第二犧牲層214之間。第一犧牲層210和第二犧牲層214（或第二犧牲層214）限定相鄰溝道層212之間的間隔並且隨後將被去除。 在一些實施例中，第一犧牲層210和第二犧牲層214可以由相同的半導體材料形成並且具有相同的厚度。 第一犧牲層210和第二犧牲層214都可以包含第一半導體原子和第二半導體原子。 第一犧牲層210可以具有第一成分（composition），第二犧牲層214可以具有第二成分。 第二成分與第一成分相同。 例如，第一犧牲層210和第二犧牲層214可以是具有相同Ge濃度的矽鍺(SiGe)層。 在一些實施例中，第一犧牲層210具有第一厚度T1，第二犧牲層214具有與第一厚度T1相同的第二厚度T2（T1=T2）。 舉例來說，第一厚度T1與第二厚度T2介於約16納米至約32納米之間。 第一厚度T1和第二厚度T2可以根據裝置性能具有期望的範圍。
如圖 4 和 4A 所示，在外延生長交替的溝道層 212 和第二犧牲層 214 的疊層 216 之後，溝道層 212 的最底層（最下麵或最底層的溝道層 212）與第一犧牲層 210 接觸。在一些實施例中， 溝道層212可以包含第一半導體原子(例如Si)但不包含第二半導體原子(例如Ge)。 溝道層212具有第三成分。 第三成分不同於第一犧牲層210的第一成分和第二犧牲層214的第二成分（第三成分不同於第一成分和第二成分中的任一一個，也不同於第一成分和第二成分的組合）。例如，當第一犧牲層210和第二犧牲層214為矽鍺(SiGe)層時， 溝道層212是矽(Si)層。 此外，第一成分和第三成分(或第二成分和第三成分)可以具有不同的氧化速率和/或蝕刻選擇性。 在一些實施例中，交替的溝道層212和第二犧牲層214的疊層216包括第一數量的溝道層212和第二數量的第二犧牲層214，並且第一數量不同於第二數量。 例如，第一數量大於第二數量。 例如，第一數量與第二數量之差為1。在一些實施例中，第一犧牲層210和第二犧牲層214的總數與溝道層212的數量相同。需要說明的是，雖然在圖中形成了三個溝道層212和兩個第二犧牲層214，但是交替的溝道層212和第二犧牲層214的疊層216可以包括更多或更少的溝道層212和第二犧牲層214。例如， 交替的溝道層212和第二犧牲層214的疊層216可以分別包括二到十個溝道層212和一到九個第二犧牲層214，這取決於形成電晶體所需的溝道層數量。 在一些實施例中，溝道層212具有均勻的厚度。 此外，溝道層212的厚度可以根據裝置性能而具有期望的範圍。 例如，溝道層212的厚度可以類似於第一犧牲層210的第一厚度T1和第二犧牲層214的第二厚度T2（例如溝道層212的厚度可以等於T1或T2）。在一些實施例中，溝道層212和第二犧牲層214 使用分子束外延（MBE）製程、金屬有機化學氣相沉積（MOCVD）製程或其他合適的外延生長製程外延生長。
如圖 5 和 5A-5C 所示，接下來，中間絕緣層 （或絕緣層）204、第一犧牲層 210 以及交替的溝道層 212 和第二犧牲層 214 的疊層 216 （或簡單的描述為疊層216）被圖案化以形成鰭狀結構 220-1 和 220-2（從SOI基板200突出）以及在鰭狀結構220-1和220-2之間形成溝槽224。 鰭狀結構220-1和220-2可用于形成具有不同導電類型或相同導電類型的GAA裝置。 鰭狀結構220-1和220-2中的每一個包括上部（upper portion）220A和基底部分（base portion）220B。 上部 220A 透過圖案化第一犧牲層 210 以及交替的溝道層 212 和第二犧牲層 214 的疊層 216 （或簡單的描述為疊層216）形成。底部 220B 透過圖案化SOI基板200上的中間絕緣層（或絕緣層） 204 形成。也就是說，基底部分220B由中間絕緣層（或絕緣層）204形成。
如圖 5A 和 5B 所示，溝槽 224 形成為穿過交替的溝道層 212 和第二犧牲層 214 的整個疊層 216（也即穿過所有的疊層216）、整個第一犧牲層 210 和一部分中間絕緣層 204 （或中間絕緣層 204的一部分）。因此，中間絕緣層（或絕緣層）204從溝槽224的底部暴露。在一些實施例中，鰭狀結構220-1和220-2透過雙圖形化或多重圖形化製程形成，包括光刻和蝕刻製程的幾個迴圈（或循環）。 蝕刻製程包括乾法蝕刻(例如，反應離子蝕刻)、濕法蝕刻和/或其他合適的製程。
如圖6A-6C所示，在形成鰭狀結構220-1和220-2之後，在每個鰭狀結構220-1和220-2的基底部分220B的側壁上形成隔離特徵228。 隔離特徵228圍繞每個鰭狀結構220-1和220-2的基底部分形成。 此外，隔離特徵228的上表面228T低於鰭狀結構220-1和220-2中的每一個的溝道區中的基底部分220B的頂部（如圖6A所示）。 在一些實施例中，隔離特徵228包括氧化矽、氮化矽、氮氧化矽(SiON)、另一種合適的絕緣材料或它們的組合。 在一些實施例中，透過執行絕緣材料(未示出)的沉積製程、平坦化製程和凹陷製程來形成隔離部件228。可以執行沉積製程以形成填充溝槽224的絕緣材料(未示出)。沉積製程可以包括熱生長、旋塗、化學氣相沉積(CVD)、高密度等離子體CVD(high density plasma CVD ，HDP-CVD)、 物理氣相沉積 (physical vapor deposition ，PVD)、原子層沉積 (atomic layer deposition ，ALD) 或任何其他適用的沉積製程。 可以執行平坦化製程使得絕緣材料（未示出）的上表面與鰭狀結構220-1和220-2中的每一個的上表面齊平。 平坦化製程可以包括化學機械拋光(chemical mechanical polishing ，CMP)或任何其他適用的平坦化製程。 此外，可執行凹陷製程以使絕緣材料凹陷以形成隔離特徵228。凹陷製程可包含反應離子蝕刻(reactive ion etching ，RIE)、乾法蝕刻、濕法蝕刻或任何其它適用的蝕刻製程。
如圖6A-6C所示，接下來，虛設閘極結構230形成在鰭狀結構220-1和220-2的溝道區上並延伸到隔離特徵228上方。本發明實施例中，溝道區可以包括所有的溝道層212。可以使用虛設閘極結構230 定義半導體結構550的所得場效應裝置（例如場效應裝置500-1、500-2和隔離場效應裝置500-3）的源極/漏極區和溝道區。在一些實施例中，每個虛設閘極結構230包括虛設閘極介質層(未示出)和設置在虛設閘極介質層上的虛設閘極電極層(未示出)。 在一些實施例中，虛設閘介質層可以包括氧化矽、氮化矽、氮氧化矽(SiON)或任何其他適用的介電材料，並且虛設閘極電極層可以包括多晶矽(poly-Si)、多晶矽-鍺（多晶矽鍺（poly-SiGe））或任何其他適用的導電材料。 在一些實施例中，每個虛設閘極結構230透過沉積製程和後續的圖案化製程（patterning process）形成。 使用形成在虛設閘極結構230上的硬掩模（hard mask）（或硬遮罩）結構232作為覆蓋鰭狀結構220-1和220-2的溝道區的掩模來執行圖案化（或構圖）製程。 在一些實施例中，每個硬掩模結構232包括多層，多層包括氮化矽層和在氮化矽層上的氧化矽。
如圖6A-6C所示，接下來，在每個虛設閘極結構230的側壁上形成閘極間隔物234。在一些實施例中，閘極間隔物234包括介電材料，例如氧化矽（SiO2)、矽 氮化物 (SiN)、碳化矽 (SiC)、氮氧化矽 (SiON)、碳氮化矽 (SiCN)、氧化碳氮化矽 (SiOCN) 或任何其他適用的介電材料。 在一些實施例中，閘極間隔物234透過沉積製程和隨後的回蝕製程（etching back process）共形地（conformally）形成。 可以執行沉積製程以在每個虛設閘極結構230的上表面和側壁上形成電介質材料。沉積製程可以包括化學氣相沉積（CVD）、可流動化學氣相沉積、亞大氣壓化學氣相沉積（SACVD） )、物理氣相沉積 (PVD)、原子層沉積 (ALD) 或任何其他適用的沉積製程。 可以執行回蝕製程以去除每個虛設閘極結構230的上表面上方的部分介電材料，從而暴露硬掩模結構232並形成閘極間隔物234。回蝕製程可以包括濕法蝕刻， 乾法蝕刻或它們的組合。
如圖6B-6C所示，接下來，去除鰭狀結構220-1和220-2的部分直到暴露中間絕緣層204以在每個鰭狀結構220-1和220-2的源極/漏極區中形成源極/漏極凹陷236。 透過使用虛設閘極結構230和閘極間隔物234作為蝕刻掩模的各向異性刻蝕製程，對鰭狀結構220-1和220-2中的每一個的源極/漏極區中的上部220A和基底部分220B的頂部進行各向異性刻蝕。 源極/漏極凹陷 236 可以形成為延伸到隔離特徵 228 的上表面 228T 下面的基底部分 220B 中。在一些其他實施例中，各向異性蝕刻製程僅去除上部220A並停止在每個鰭狀結構220-1和220-2的源極/漏極區（源極/漏極區）中的底部220B上。 因此，源極/漏極凹陷236可以不形成為在隔離特徵228的上表面228T下方延伸。源極/漏極區中的中間絕緣層204被源極/漏極凹陷236暴露。在一些實施例中， 各向異性蝕刻製程包括乾蝕刻。
如圖6C所示，接下來，透過刻蝕製程橫向部分去除源極/漏極凹陷236暴露出的第一犧牲層210和第二犧牲層214，形成凹陷(未示出)。 在蝕刻製程期間，第一犧牲層210和第二犧牲層214可以具有比溝道層212更大的蝕刻速率。在一些實施例中，蝕刻製程可以是濕法蝕刻製程、乾法蝕刻製程或它們的組合。
如圖6C所示，在形成源極/漏極凹陷236和凹陷(未示出)之後，在第一犧牲層210和第二犧牲層212的橫向端（或側端）形成內間隔物238。內間隔物238 形成在第一犧牲層210（和第二犧牲層212）的橫向端（或兩側或兩端）上，（最下麵或最底層的）內間隔物238（或內間隔物238的最底層）與中間絕緣層204接觸。內間隔物238形成在彼此垂直相鄰的溝道層210之間並與其（溝道層210）接觸。 此外，與SOI基板200的中間絕緣層204接觸的內間隔物238與溝道層212的最底層（最底層的溝道層212）接觸。在一些實施例中，內間隔物238包括介電材料，例如氧化矽(SiO2 )、氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、碳氮化矽(SiCN)、氧化碳氮化矽(SiOCN)或它們的組合。 在一些實施例中，內間隔物238透過介電材料(未示出)的沉積製程和隨後的回蝕製程形成。 可以執行沉積製程以用介電材料填充凹陷。 在一些實施例中，沉積製程包括原子層沉積（ALD）或其他適用的沉積製程。 可以執行回蝕製程以從凹陷的外部部分地去除絕緣層，從而形成內間隔物238。
如圖6B-6C所示，接下來，在源極/漏極凹陷236中形成外延源極/漏極結構240，外延源極/漏極結構240包括外延源極/漏極結構240-1S1、240-1S2、240-2S1和240-2S2。 外延源極/漏極結構240連接到溝道層212。例如，外延源極/漏極結構240-1S1和外延源極/漏極結構240-1S2分別連接溝道層212的相對的兩側；例如，外延源極/漏極結構240-2S1和外延源極/漏極結構240-2S2分別連接溝道層212的相對的兩側；等等。外延源極/漏極結構240的底部240B與SOI基板200的中間絕緣層204接觸。另外，外延源極/漏極結構 240透過中間絕緣層204與SOI基板200的底部基板層202隔離（isolate）。如圖6B所示，在形成外延源極/漏極結構240製程中，例如可以將底部240B的部分形成為外延源極/漏極結構240，因此使得底部240B的頂面或頂部低於隔離特徵228的上表面228T。溝道層212的最頂層（或最頂層的溝道層212）和隔離特徵228的上表面228T垂直地定位在對應的外延源極/漏極結構240的頂部240T和底部240B之間（例如外延源極/漏極結構240的頂部（或頂表面或上表面）240T可以是高於溝道層212的最頂層的）。因為SOI基板200的頂部半導體層206(圖1和1A)在前述製程中轉變為第一犧牲層210並在每個鰭狀結構220-1和220-2的源極/漏極區中被去除，以及溝道區中的第一犧牲層210的側端被內間隔物238覆蓋，因此隨後形成的外延源極/漏極結構240將不與SOI基板200的中間絕緣層204上方的除對應的溝道層212之外的任何半導體層接觸。因此，本發明實施例可以消除所得半導體結構550的基板洩漏（substrate leakage）。具體來說，當閘極結構250的兩側具有內間隔物238時，內間隔物238將閘極結構250與外延源極/漏極結構電性間隔開，並且使得閘極結構250的尺寸更小，從而更加精確的控制電晶體的開關，並可以使用更小的閘極電壓，因此本發明實施例中提出的半導體結構具有更小的漏電流和基板洩漏。
在一些實施例中，外延源極/漏極結構240包括原位（in-situ）或非原位（異位）（ex-situ）摻雜有n型摻雜劑或p型摻雜劑的外延半導體材料。 例如，外延源極/漏極結構240可以包括摻雜磷(P)的矽(Si)，用於形成n型半導體裝置(例如n型GAA電晶體)的外延源極/漏極結構。 例如，外延源極/漏極結構240可以包括摻有硼的矽鍺(SiGe)，用於形成p型裝置(例如p型GAA電晶體)的外延源極/漏極結構。 在一些實施例中，外延源極/漏極結構240僅透過外延生長製程從溝道層212外延生長，包括分子束外延(MBE)、金屬有機化學氣相沉積(MOCVD)、氣相外延(VPE)，或其他適用的外延生長製程。
如圖7A-7C所示，接下來，在外延源極/漏極結構240和隔離特徵228上形成正面互連結構260(圖8所示)的接觸蝕刻停止層(contact etch stop layer ，CESL)(未示出)和層間電介質(interlayer dielectric (，ILD)層242。在一些實施例中，CESL層包括氮化矽、氮化矽、氮氧化矽、其他適用的介電材料或它們的組合。 在一些實施例中，CESL層透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適用的沉積製程。 在一些實施例中，ILD層242包括硼磷矽酸鹽玻璃（BPSG）、熔融石英玻璃（FSG）、磷矽酸鹽玻璃（PSG）、摻硼矽玻璃（BSG）、四乙基正矽酸鹽（TEOS）氧化物和/或其他適用的介電材料。 在一些實施例中，ILD層242透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適用的沉積製程形成。 在形成CESL層和ILD層242之後，可以執行平坦化製程直到暴露虛設閘極結構230的上表面。 平坦化製程可以包括化學機械拋光(CMP)、回蝕或它們的組合。
如圖7A-7C所示，在形成外延源極/漏極結構240之後，選擇性地去除虛設閘極結構230、第一犧牲層210和第二犧牲層214以暴露溝道區中的溝道層212 。 此外，形成閘極間隔物234之間的溝槽(未示出)。 在一些實施例中，第一犧牲層210和溝道層212之間的第一蝕刻選擇性與在選擇性去除第一犧牲層210和第二犧牲層214期間第二犧牲層214和溝道層212之間的第二蝕刻選擇性相同 。因此，可以同時從溝道層212去除第一犧牲層210和第二犧牲層214。此外，在不損壞溝道層212和閘極間隔物234的情況下，選擇性地去除虛設閘極結構230、第一犧牲層210和第二犧牲層214。去除第一犧牲層210後，中間絕緣層204的遠離底部基板層202的上表面204T可以作為所得基板200R的上表面。 在一些實施例中，虛設閘極結構230、第一犧牲層210和第二犧牲層214透過選擇性蝕刻製程選擇性地去除，選擇性蝕刻製程可以是選擇性濕法蝕刻製程、選擇性乾法蝕刻製程或它們的組合。
如圖7A-7C所示，接下來，形成閘極結構250以包裹溝道層212，從而形成最終的鰭狀結構220-1R和220-2R。 此外，鰭狀結構220-1R包括鰭狀結構220-1R1、220-1R2和220-1R3。 此外，閘極結構250形成為填充閘極間隔物234之間的溝槽(未示出)。在一些實施例中，鰭狀結構220-1R1、220-1R2和220-1R3中的每一個包括溝道層212和環繞溝道層212的閘極結構250。因為第一犧牲層210和第二犧牲層214可以具有相同的厚度(如圖4A所示，第一犧牲層210的第一厚度T1和第二犧牲層214的第二厚度T2)，因此溝道層212的最底層（或最底層的溝道層212）與中間絕緣層204的上表面204T之間的第一距離D1可以與溝道層212的最底層（或最底層的溝道層212）和與中間絕緣層204相對的相鄰溝道層212之間的第二距離D2相同。換言之，溝道層212的最底層（或最底層的溝道層212）與中間絕緣層204的上表面204T之間的閘極結構250的第一部分(例如閘極結構250的底部250B)具有第一厚度(與第一距離D1相同)，在溝道層212的最底層（或最底層的溝道層212）和與中間絕緣層204相對的相鄰溝道層212之間的閘極結構250的第二部分250S具有第二厚度(與第二距離D2相同)。 第二厚度與第一厚度相同。 此外，內間隔物238設置於閘極結構250的側端。閘極結構250的底部250B上的內間隔物238與基板200R的中間絕緣層204接觸。 在一些實施例中，鰭狀結構220-1R1、220-1R2和220-1R3中的每一個包括閘極結構250和溝道層212下方的基底部分220B。基底部分220B還連接到閘極結構250。在一些實施例中，閘極結構250（例如相鄰的閘極結構250或複數個閘極結構250之間）可以透過中間絕緣層204與基板200R的底部基板層202隔離。因此，本發明實施例可以消除所得半導體結構550的基板洩漏。本發明實施例中無需使用額外的注入步驟，因此可以以更加節省的製程步驟和成本來消除或降低基板洩漏，更具量產的性價比。
在一些實施例中，閘極結構250包括包裹溝道層212的閘極介質層(未示出)和形成在溝道區的閘極介質層上的閘極電極層(未示出)。 在一些實施例中，閘極介電層包括氧化矽、氮化矽或高 k 電介質材料、其他適用的電介質材料或它們的組合。 在一些實施例中，閘極介電層透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適用的沉積製程形成。 在一些實施例中，閘極電極層包括導電材料。 在一些實施例中，閘極電極層透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適用的沉積製程形成。 在執行上述製程之後，所得到的半導體結構550的包括場效應電晶體裝置500-1、500-2和隔離場效應電晶體裝置500-3的場效應電晶體裝置500完全形成。
在一些實施例中，場效應電晶體裝置 500-1、500-2 和隔離場效應電晶體裝置 500-3 並排設置。 隔離場效應電晶體裝置500-3介於場效應電晶體裝置500-1和場效應電晶體裝置500-2之間。 隔離場效應電晶體裝置500-3的外延源極/漏極結構240-2S2也用作相鄰場效應電晶體裝置500-2的外延源極/漏極結構240-2S2。 隔離場效應電晶體裝置500-3的外延源極/漏極結構240-1S1也用作相鄰場效應電晶體裝置500-1的外延源極/漏極結構240-1S1。 在一些實施例中，隔離場效應電晶體裝置500-3保持在截止狀態以用作場效應電晶體裝置500-1和500-2之間的電氣和物理隔離特徵。 與諸如淺溝槽隔離(STI)特徵的嵌入基板中的常規半導體結構相比，所得半導體結構550的隔離特徵的面積可以進一步減小。
在一些實施例中，場效應電晶體裝置500-1、500-2和隔離場效應電晶體裝置500-3中的每一個包括基板200R、鰭狀結構220-1R(包括鰭狀結構220 -1R1、220-1R2和220-1R3)和220-2R以及外延源極/漏極結構240。由SOI基板200形成的基板200R包括底部基板層202和位於底部基板層上的中間絕緣層204。 鰭狀結構220-1R1、220-1R2和220-1R3(或鰭狀結構220-2R)形成在基板200R上方。 每個鰭狀結構220-1R1、220-1R2和220-1R3(或鰭狀結構220-2R)包括溝道層212和環繞溝道層212的閘極結構250。外延源極/漏極結構240與溝道層212相連。每個外延源極/漏極結構240的底部240B與基板200R的中間絕緣層204接觸。 因為SOI基板200的頂部半導體層206透過從形成在其上的半導體覆蓋層驅動第二半導體原子而轉變為由第一半導體原子形成的第一犧牲層210。 然後在形成閘極結構250之前去除由第一半導體原子(例如Si)和第二半導體原子(例如Ge)形成的第一犧牲層210和第二犧牲層214。外延源極/漏極結構240將不會被去除。 除了溝道層212之外，閘極結構250與基板200R的中間絕緣層204上方的任何半導體層接觸（外延源極/漏極結構240將不與除溝道層212之外的基板200R的中間絕緣層204上方的任何半導體層接觸）。此外，閘極結構250可以透過中間絕緣層204與基板200R的底部基板層202隔離。 因此，本發明實施例可以消除所得半導體結構550的基板洩漏，而無需將額外的摻雜劑注入到閘極結構和外延源極/漏極結構的底部。本發明實施例中無需使用額外的注入步驟，因此可以以更加節省的製程步驟和成本來消除或降低基板洩漏，更具量產的性價比。
如圖8所示，層間電介質(interlayer dielectric ，ILD)層242被圖案化以形成開口(未示出)以暴露出場效應電晶體裝置500-1的外延源極/漏極結構240-1S1和閘極結構250以及場效應電晶體裝置500-2的外延源極/漏極結構240-2S1和240-2S2。 接下來，進行沉積製程和後續的平坦化製程以形成正面互連結構260的正面閘極接觸254G1和正面源極/漏極接觸254S1、254S2和254S3。正面互連結構260的正面閘極接觸254G1和正面源極/漏極接觸254S1、254S2和254S3形成於絕緣層204的上表面204T之上並穿過層間介電(ILD)層242。此外， 正面閘極接觸 254G1 和正面源極/漏極接觸254S1、254S2和254S3形成在與絕緣層204相對的場效應電晶體裝置500-1、500-2和隔離場效應電晶體裝置500-3上。在一些實施例中，正面閘極接觸 254G1電性連接於場效電晶體裝置500-1的閘極結構250。 正面互連結構260的正面源極/漏極接觸254S1和254S3電連接到隔離場效應電晶體裝置500-3的外延源極/漏極結構240-1S1和240-2S2。 此外，正面源極/漏極接觸254S2電連接到場效應電晶體裝置500-2的外延源極/漏極結構240-2S1。 在一些實施例中，正面閘極接觸254G1和正面源極/漏極接觸254S1、254S2和254S3包括銅(Cu)、鎢(W)、鋁(Al)、鈦(Ti)、鉭(Ta) 、鈷 (Co) 和/或矽化物。 在一些實施例中，沉積製程包括化學氣相沉積（CVD）、等離子增強CVD（PECVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其他適用的沉積製程。 在一些實施例中，平坦化製程包括化學機械拋光(CMP)、回蝕或它們的組合。
接下來，在層間電介質（ILD)層242上形成互連特徵264S1、264S2、264S3和264G1以及正面互連結構260的金屬間電介質（IMD)層262。互連特徵264S1、264S2、264S2、 264S3和264G1形成在金屬間電介質(IMD)層262中。互連特徵264S1電連接到正面源極/漏極接觸254S1。 互連特徵264S2電連接到正面源極/漏極接觸254S2。 互連特徵264S3電連接到正面源極/漏極接觸254S3。 互連特徵264G1電連接到正面閘極接觸254G1。 在一些實施例中，金屬間電介質(IMD)層262包括由電介質材料形成的複合層。 在一些實施例中，用於形成層間電介質（ILD）層242的製程和材料可以與用於形成金屬間電介質（IMD）層262的製程和材料相似或相同。在一些實施例中，互連特徵264S1、264S2 、264S3和264G1包括垂直互連部分(其垂直於中間絕緣層204的上表面204T)，例如導電通孔，以及水平互連部分(其平行於中間絕緣層204的上表面204T) ，例如導電線。 在一些實施例中，用於形成正面源極/漏極接觸254S1、254S2、254S3和正面閘極接觸254G1的製程和材料可以與用於形成互連特徵264S1、264S2、264S3 和 264G1的製程和材料相似或相同。 在執行上述製程之後，正面互連結構260包括層間電介質(ILD)層242、正面閘極接觸254G1、正面源極/漏極接觸254S1、254S2和254S3、金屬間電介質(IMD )層262和互連特徵264S1、264S2、264S3和264G1完全形成。 此外，圖8所示的金屬間電介質（IMD）層的數量262、正面閘極接觸的數量254G1、正面源極/漏極接觸的數量254S1、254S2和254S3以及互連特徵264S1、264S2、264S3和264G1的數量只是一個例子，並不對本發明構成限制。
接下來，在正面互連結構260上形成正面鈍化層270。形成正面鈍化層270以保護下麵的正面互連結構260、場效應電晶體裝置500-1、500-2和隔離場效應電晶體裝置500-3。 在一些實施例中，正面鈍化層270包括氧化矽、未摻雜矽酸鹽玻璃（undoped silicate glass ，USG）或其他適用的介電材料。 在一些實施例中，正面鈍化層270透過包括化學氣相沉積(CVD)、物理氣相沉積(PVD)或其他適用的沉積製程的沉積製程形成。
接下來，透過正面鈍化層270形成焊盤272和274並電連接到正面互連結構270。例如，焊盤272電連接到互連特徵264S2，焊盤274 電連接到正面互連結構270的互連特徵264G1。在一些實施例中，焊盤272和274提供所得半導體結構550和外部電路(未示出)之間的電連接。 在一些實施例中，焊盤 272 和 274 包括銅（Cu )、鋁 (Al) 或其他適用的導電材料。 此外，圖8所示的焊盤272和274的數量僅為示例，並非對本發明的限制。
如圖9所示，接下來，將正面鈍化層270的與正面互連結構260相對的表面271安裝在載體100上。接下來，對於圖 10-12 所示的背面製程，可以將圖8所示的結構倒置。
如圖10所示，接下來，可以從絕緣層204去除基板200R的底部基板層202(如圖9所示)，直到暴露出絕緣層204的底表面204B。 在一些實施例中，底部基板層202透過化學機械拋光(CMP)或其他適用的去除製程去除。
如圖11所示，接下來，穿過絕緣層204形成背面互連結構280(如圖12所示)的背面閘極接觸272G3和背面源極/漏極接觸272S1 。背面閘極接觸272G3電連接到隔離場效應電晶體裝置500-3的閘極結構250的底部250B。 此外，背面源極/漏極接觸272S1電連接到場效應電晶體裝置500-1的外延源極/漏極結構240-1S2的底部240B。 背面源極/漏極接觸272S1可以電連接到圖12所示的電源電路282(包括Vdd電源線和Vss電源線)。因此，背面源極/漏極接觸272S1可以作為Vdd/Vss 接觸。在一些實施例中，形成背面閘極接觸272G3和背面源極/漏極接觸272S1的製程和材料可以與形成正面閘極接觸254G1和正面源極/漏極接觸 254S1、254S2 和 254S3的製程和材料相似或相同。
如圖12所示，接下來，電源電路284P、互連特徵284TG和284以及背面互連結構280的金屬間電介質(IMD)層282直接形成在絕緣層204的底表面（或背面）204B上。電源電路284P和互連特徵284TG和284形成在金屬間電介質(IMD)層282中。包括Vdd電源線和Vss電源線(未示出)的電源電路284P設置在背面204B上，並且電源電路284P透過穿過絕緣層204的背面源極/漏極接觸272S1電連接至場效應電晶體裝置500-1的外延源極/漏極結構240-1S2的底部240B。 因此，電源電路284P可以用作半導體結構500的背面電源網（電源網格）。互連特徵284TG透過穿過絕緣層104的背面閘極接觸272G3電連接到隔離場效應電晶體裝置500-3的閘極結構250的底部250B。因此，可以透過向正面互連結構260的互連特徵264S1、264S3和背面互連結構280的互連特徵284TG施加合適的電壓來關閉（關斷或截止）隔離場效應電晶體裝置500-3。此外，互連特徵284可以電連接到正面互連結構260的正面源極/漏極接觸254S1和254S3，使得隔離場效應電晶體裝置500-3的閘極結構250和外延源極/漏極結構240-1S1和240-2S2可以電連接到背面互連結構280。在一些實施例中，用於形成金屬間電介質 (IMD) 層 282 和背面源極/漏極接觸272S1的製程和材料可以與用於形成金屬間電介質 (IMD) 層 262 的那些相似或相同。在一些實施例中，用於形成功率電路284P和互連特徵284TG和284的製程和材料可以與用於形成互連特徵264S1、264S2和264G1的製程和材料相似或相同。 在執行上述製程之後，包括背面閘極接觸272G3、背面源極/漏極接觸272S1、金屬間介電(IMD)層282和電源電路284P和互連特徵284TG 和284的背面互連結構280就完全成型了。 在一些實施例中，背面互連結構280為電源電路284P提供額外的佈線區域，電源電路284P電連接到場效應電晶體裝置500-1的外延源極/漏極結構240-1S2，以及背面互連結構280為互連特徵 284TG提供額外的佈線區域，互連特徵電連接至設置於其中的隔離場效應電晶體裝置500-3的閘極結構250。 因此，可以進一步減小所得半導體結構550的面積。 此外，圖12所示的金屬間介電(IMD)層的數量282、背面閘極接觸的數量272G3、背面源極/漏極接觸的數量272S1、電源電路的數量284P和互連特徵284TG 和284的數量僅是一個示例，而不是對本發明的限制。
接下來，在背面互連結構280上形成背面鈍化層290。形成背面鈍化層290以保護下麵的背面互連結構280、場效應電晶體裝置500- 1、500-2和隔離場效應電晶體裝置500-3。 在一些實施例中，形成背面鈍化層290的製程和材料可以與形成正面鈍化層270的製程和材料相似或相同。
接下來，穿過背面鈍化層290形成焊盤292並電連接到背面互連結構280。例如，焊盤292電連接到電源電路284P。 焊盤292提供所得半導體結構550和外部電路(未示出)之間的電連接。 在一些實施例中，用於形成焊盤292的材料可以與用於形成焊盤272和274的材料相似或相同。另外，圖12所示的焊盤292的數量僅為示例，並非對本發明的限制。 接著，可移除載板（載體）100以形成半導體結構550。
在一些實施例中，半導體結構550包括形成在中間絕緣層（或絕緣層）204上的場效應電晶體裝置500-1、500-2和隔離場效應電晶體裝置500-3，中間絕緣層（或絕緣層）204由SOI基板200形成。每個場效應電晶體裝置500-1、500-2和隔離場效應電晶體裝置500-3包括鰭狀結構220-1R(其包括鰭狀結構220-1R1、220-1R2和 220-1R3)形成在絕緣層204上。每個鰭狀結構220-1R1、220-1R2和220-1R3包括溝道層212和環繞溝道層212的閘極結構250。此外，每個鰭狀結構220-1R1、220-1R2和220-1R3包括連接到溝道層212的外延源極/漏極結構240。置於場效應電晶體裝置500-1和500-2之間的隔離場效應電晶體裝置500-3保持在截止狀態。 半導體結構550還包括形成在場效應電晶體裝置500-1上與絕緣層204相對的正面閘極接觸254G1。正面閘極接觸件254G1電連接到第一場效應電晶體裝置500-1的閘極結構250。 半導體結構550還包括穿過絕緣層204形成並電連接到隔離場效應電晶體裝置500-3的閘極結構250的背面閘極接觸272G3。 由於場效電晶體裝置500-1與500-2的外延源極/漏極結構240的底部240B與閘極結構250的底部250B與基板200R的中間絕緣層（或絕緣層）204接觸 。因此，可以消除所得半導體結構550的基板洩漏，而無需將額外的摻雜劑注入到閘極結構和外延源極/漏極結構的底部，這樣可以減少製程步驟及製程成本，因此可以以更低成本來減少基板洩漏。 此外，保持在截止狀態的隔離場效應電晶體裝置500-3可以作為場效應電晶體裝置500-1和500-2之間的電隔離特徵並且具有比相比傳統的淺溝槽隔離 (STI) 特徵減小的面積。此外，利用保持在截止狀態的隔離場效應電晶體裝置500-3可以將場效應電晶體裝置500-1和500-2進行電性隔離，減小漏電流和基板洩漏；因此本發明實施例的方案可以使用更小的面積佔用來減小漏電流和基板洩漏。 此外，包括背面閘極接觸272G3的背面互連結構280為隔離場效應電晶體裝置500-3的佈線(例如互連特徵284TG)提供了額外的佈線區域以及為設置在其中的場效應電晶體裝置500-1的電源電路284P提供了額外的佈線區域。 因此，可以進一步減小所得半導體結構550的面積。並且，本發明實施例中，正面互連結構和背面互連結構可以主要沿著垂直於絕緣層204的表面的方向延伸，從而避免或減小增加半導體結構的平面尺寸，以更好的減小半導體結構的面積。此外，雖然圖中未示出，本發明實施例中，半導體結構550還可以包括穿過絕緣層204形成並電連接到場效應電晶體裝置500-1的閘極結構250的背面閘極接觸或/和場效應電晶體裝置500-2的閘極結構250的背面閘極接觸；背面閘極接觸可以連接到對應的閘極電壓或閘極電源電路。以及，雖然圖中未示出，半導體結構550還可以包括穿過絕緣層204形成並電連接到外延源極/漏極結構240-1S1的（背面）源極/漏極接觸，也可以包括穿過絕緣層204形成並電連接到外延源極/漏極結構240-2S2的（背面）源極/漏極接觸，還可以包括穿過絕緣層204形成並電連接到外延源極/漏極結構240-2S1的（背面）源極/漏極接觸，等等；上述三者可以至少擇一實施；源極/漏極接觸可以連接到對應的源極/漏極接觸或源極/漏極電源電路等等。另外，雖然圖中未示出，本發明實施例中，半導體結構550還可以包括電連接到場效應電晶體裝置500-2的閘極結構250的正面閘極接觸或/和隔離場效應電晶體裝置500-3的閘極結構250的正面閘極接觸；正面閘極接觸可以連接到對應的閘極電壓或閘極電源電路。以及，雖然圖中未示出，半導體結構550還可以包括電連接到外延源極/漏極結構240-1S2的（正面）源極/漏極接觸，等等；（正面）源極/漏極接觸可以連接到對應的源極/漏極接觸或源極/漏極電源電路等等。此外，雖然圖中未示出，正面源極/漏極接觸254S1和254S3可以電連接到對應的源極/漏極接觸或源極/漏極電源電路等等。因此，本發明實施例的上述方案具有更加靈活的電源線路佈局方式，可以根據需求及佈局設計調整佈線及連接方式，從而大大的增加設計彈性和設計的靈活性。此外，本發明實施例中所示出及描述的外延源極/漏極結構、源極/漏極接觸、閘極接觸、互連特徵、導電通孔等等的數量以及佈局方式僅為示例，可以根據本發明的精神自由的修改它們的數量、佈局方式等等。
在連續有源區(例如，半導體結構500)上形成的GAA標準單元結構的架構中，包括：第一場效應電晶體裝置（例如場效應電晶體裝置500-1）、第二場效應電晶體裝置（例如場效應電晶體裝置500-2）和隔離場效應電晶體裝置（例如隔離場效應電晶體裝置500-3），它們形成在絕緣層204（中間絕緣層204）之上（當然從圖12來看可能是之下，可以理解的是這些結構與絕緣層204直接或間接的接觸（例如透過基底部分220B接觸））。本發明實施例中並不限制場效應電晶體裝置的數量和隔離場效應電晶體裝置的數量，它們的數量可以根據需要自由設置或者組合。隔離場效應電晶體裝置（例如隔離場效應電晶體裝置500-3）位於第一場效應電晶體裝置（例如場效應電晶體裝置500-1）與該第二場效應電晶體裝置（例如場效應電晶體裝置500-2）之間。每個第一場效應電晶體裝置、第二場效應電晶體裝置和隔離場效應電晶體裝置（或者第一場效應電晶體裝置、第二場效應電晶體裝置和隔離場效應電晶體裝置中的每一個）包括：鰭狀結構（例如場效應電晶體裝置500-1的鰭狀結構220-1R1、場效應電晶體裝置500-2的鰭狀結構220-1R2、隔離場效應電晶體裝置500-3的鰭狀結構220-1R3），形成於絕緣層204之上（當然從圖12來看可能是之下，可以理解的是這些結構與絕緣層204直接或間接的接觸（例如透過基底部分220B接觸））。鰭狀結構（例如場效應電晶體裝置500-1的鰭狀結構220-1R1、場效應電晶體裝置500-2的鰭狀結構220-1R2、隔離場效應電晶體裝置500-3的鰭狀結構220-1R3）包括溝道層以及環繞溝道層的閘極結構（例如分別對應於鰭狀結構220-1R1、220-1R2、220-1R3中的溝道層212以及環繞對應的溝道層212的閘極結構250）；以及每個第一場效應電晶體裝置、第二場效應電晶體裝置和隔離場效應電晶體裝置（或者第一場效應電晶體裝置、第二場效應電晶體裝置和隔離場效應電晶體裝置中的每一個）也包括第一外延源極/漏極結構和第二外延源極/漏極結構（兩者分別作為對應的電晶體裝置的源極/漏極，例如場效應電晶體裝置500-1的外延源極/漏極結構240-1S2和240-1S1，場效應電晶體裝置500-2的外延源極/漏極結構240-2S2和240-2S1，隔離場效應電晶體裝置500-3的外延源極/漏極結構240-1S1和240-2S2），分別連接於溝道層（也即每個電晶體裝置所對應的鰭狀結構的溝道層212）的相對的兩側，隔離場效應電晶體裝置500-3被設計為置於場效應電晶體裝置500-1和500-2之間並且透過電連接到隔離場效應電晶體裝置500-3的閘極結構250的背面閘極接觸272G3被控制（或保持）在截止狀態。 由於GAA標準單元結構(例如，半導體結構500)被設計成具有背面電源網格(例如，背面互連結構280的電源電路284P)，隔離場效應電晶體裝置500-3的閘極結構250和外延源極/漏極結構240-1S1和240-2S2可以電連接到背面閘極接觸件272G3和形成在背面互連結構280中的互連特徵284。因此，正面互連結構260的電連接(包括正面閘極接觸254G1和正面源極/漏極接觸254S2)可以僅針對場效應電晶體裝置500-1和500-2(用於訊號傳輸)設計。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
200:SOI基板 202:底部基板層 204:中間絕緣層 206:頂部半導體層 202T,204T:上表面 208:半導體覆蓋層 210:第一犧牲層 212:溝道層 214:第二犧牲層 216:疊層 220-1,220-2, 220-1R,220-2R,220-1R1,220-1R2,220-1R3:鰭狀結構 220A:上部 220B:基底部分 230:虛設閘極結構 232:硬掩模結構 234:閘極間隔物 236:源極/漏極凹陷 240:外延源極/漏極結構 240T:頂部 240B:底部 240-1S1,240-1S2,240-2S1,240-2S2:外延源極/漏極結構 242:ILD層 238:內間隔物 500:半導體結構 500-1,500-2:場效應裝置 500-3:隔離場效應裝置 200R:基板 250:閘極結構 250S:第二部分 250B:底部 260:正面互連結構 254S1,254S2,254S3:正面源極/漏極接觸 254G1:正面閘極接觸 262:金屬間電介質層 264S1,264S2,264S3,264G1, 284, 284TG:互連特徵 271:表面 270:正面鈍化層 272,274:焊盤 204B:底表面 272S1,272S3:背面源極/漏極接觸 272G3:背面閘極接觸 280:背面互連結構 282,284P:電源電路 224:溝槽 100:載體
透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中： 圖 1 示出了根據本發明的一些實施例的形成半導體結構的中間階段的透視圖； 圖 1A 示出了根據一些實施例的沿著圖 1 中的線 A-A' 所示的形成半導體結構的中間階段的剖視圖； 圖 2 示出了根據本發明的一些實施例的形成半導體結構的中間階段的透視圖； 圖 2A 示出了根據一些實施例的沿著圖 3 中的線 A-A' 所示的形成半導體結構的中間階段的剖視圖； 圖 3 示出了根據本發明的一些實施例的形成半導體結構的中間階段的透視圖； 圖 3A 示出了根據一些實施例的沿著圖 3 中的線 A-A' 所示的形成半導體結構的中間階段的剖視圖； 圖 4 示出了根據本發明的一些實施例的形成半導體結構的中間階段的透視圖； 圖 4A 示出了根據一些實施例的沿著圖 4 中的線 A-A' 所示的形成半導體結構的中間階段的剖視圖； 圖 5 示出了根據本發明的一些實施例的形成半導體結構的中間階段的透視圖； 圖 5A 示出了根據一些實施例的沿著圖 5 中的線 A-A' 所示的形成半導體結構的中間階段的剖視圖； 圖 5B 示出了根據一些實施例的沿著圖 5 中的線 B-B' 所示的形成半導體結構的中間階段的剖視圖； 圖 5C 示出了根據一些實施例的沿著圖 5 中的線 C-C' 所示的形成半導體結構的中間階段的剖視圖； 圖6A示出了根據一些實施例的沿著圖5中的線A-A'所示的形成半導體結構的中間階段的截面圖； 圖6B示出了根據一些實施例的沿著圖5中的線B-B'所示的形成半導體結構的中間階段的剖視圖； 圖 6C 示出了根據一些實施例的沿著圖 5 中的線 C-C' 所示的形成半導體結構的中間階段的剖視圖； 圖 7A 示出了根據一些實施例的沿著圖 5 中的線 A-A' 所示的形成半導體結構的中間階段的剖視圖； 圖 7B 示出了根據一些實施例的沿著圖 5 中的線 B-B' 所示的形成半導體結構的中間階段的剖視圖； 圖 7C 示出了根據一些實施例的沿著圖 5 中的線 C-C' 所示的形成半導體結構的中間階段的剖視圖；以及 圖8-12示出了根據一些實施例的沿圖5中的C-C'線示出的形成半導體結構的中間階段的截面圖。
200:SOI基板
202:底部基板層
204:中間絕緣層
206:頂部半導體層

Claims (35)

  1. 一種半導體結構，包括： 絕緣層； 第一場效應電晶體裝置、第二場效應電晶體裝置和隔離場效應電晶體裝置，形成在該絕緣層上，該隔離場效應電晶體裝置位於該第一場效應電晶體裝置與該第二場效應電晶體裝置之間，其中每個該第一場效應電晶體裝置、該第二場效應電晶體裝置和該隔離場效應電晶體裝置包括：鰭狀結構，形成於該絕緣層上，該鰭狀結構包括溝道層以及環繞該溝道層的閘極結構；以及第一外延源極/漏極結構和第二外延源極/漏極結構，分別連接於該溝道層的相對的兩側，該隔離場效應電晶體裝置保持截止狀態； 正面閘極接觸，形成在與該絕緣層相對的該第一場效應電晶體裝置上，其中該正面閘極接觸電連接至該第一場效應電晶體裝置的閘極結構；以及 背面閘極接觸，穿過該絕緣層形成並電連接到該隔離場效應電晶體裝置的閘極結構。
  2. 如請求項1之半導體結構，其中，該隔離場效應電晶體裝置的第一外延源極/漏極結構為該第二場效應電晶體裝置的該第二外延源極/漏極結構，該隔離場效應電晶體裝置的該第二外延源極/漏極結構為該第一場效應電晶體裝置的該第一外延源極/漏極結構。
  3. 如請求項2之半導體結構，其中，還包括： 正面互連結構，形成於該絕緣層的上表面上方，其中該正面互連結構包括正面閘極接觸；以及 背面互連結構，直接形成在該絕緣層的底表面上，其中該背面互連結構包括背面閘極接觸。
  4. 如請求項3之半導體結構，還包括： 該背面互連結構的背面源極/漏極接觸，穿過該絕緣層形成並電連接至該第一場效應電晶體裝置的第二源極/漏極結構。
  5. 如請求項4之半導體結構，其中，該背面源極/漏極接觸與該背面互連結構的電源電路電連接。
  6. 如請求項4之半導體結構，其中，該隔離場效應電晶體裝置的該第一外延源極/漏極結構和該第二外延源極/漏極結構與該正面互連結構電連接。
  7. 如請求項3之半導體結構，還包括： 正面鈍化層，形成於該正面互連結構上； 背面鈍化層，形成於該背面互連結構上；以及 第一焊盤，穿過該正面鈍化層形成並電連接到該正面互連結構；以及 第二焊盤，穿過該背面鈍化層形成並電連接到該背面互連結構。
  8. 如請求項3之半導體結構，其中，該第一外延源極/漏極結構和該第二外延源極/漏極結構的底部分別與該絕緣層接觸。
  9. 如請求項1之半導體結構，其中，該第一場效應電晶體裝置和該第二場效應電晶體裝置的閘極結構的底部與該絕緣層接觸。
  10. 如請求項1之半導體結構，其中，該溝道層的最底層與該絕緣層的上表面之間的第一距離與該溝道層的最底層與和該絕緣體層相對的相鄰溝道層之間的第二距離。
  11. 如請求項1之半導體結構，還包括： 內間隔物，設置於該閘極結構的側端，其中與該閘極結構的底部接觸的該內間隔物與該絕緣層接觸。
  12. 如請求項11之半導體結構，其中，與該絕緣層接觸的該內間隔物與該溝道層的最底層接觸。
  13. 如請求項1之半導體結構，其中，該鰭狀結構包括位於該閘極結構和該溝道層下方的基底部分，其中該基底部分由該絕緣層形成。
  14. 一種半導體結構，包括： 並排設置的第一場效應電晶體裝置和第二場效應電晶體裝置； 隔離場效應電晶體裝置，介於該第一場效應電晶體裝置與該第二場效應電晶體裝置之間，其中該第一場效應電晶體裝置、該第二場效應電晶體裝置與該隔離場效應電晶體裝置包括：鰭狀結構包括溝道層和環繞溝道層的閘極結構；以及第一外延源極/漏極結構和第二外延源極/漏極結構分別連接溝道層的相對的兩側； 絕緣層，具有上表面，該上表面與該第一場效應電晶體裝置和該第二場效應電晶體裝置的閘極結構的底部接觸； 層間介電層，設置於每一個該第一場效應電晶體裝置與該第二場效應電晶體裝置的閘極結構上； 背面閘極接觸，穿過該絕緣層形成並且電連接到該隔離場效應電晶體裝置的閘極結構的底部；以及 正面源極/漏極接觸，穿過該層間介質層形成並電連接該隔離場效應電晶體裝置的該第一外延源極/漏極結構或該第二外延源極/漏極結構。
  15. 如請求項14之半導體結構，其中，該隔離場效應電晶體裝置保持截止狀態。
  16. 如請求項15之半導體結構，還包括： 電源電路，設置在該絕緣層的底表面上，並透過穿過該絕緣層的背面源極/漏極接觸電連接到該第一場效應電晶體裝置的該第二源極/漏極結構的底部。
  17. 如請求項16之半導體結構，還包括： 正面互連結構，形成於該絕緣層的上表面之上，其中該正面互連結構包括該層間介電層和該正面源極/漏極接觸；以及 背面互連結構，直接形成該於絕緣層的底表面上，其中該背面互連結構包括該電源電路和該背面閘極接觸。
  18. 如請求項16之半導體結構，還包括： 穿過該層間介電層形成的該正面互連結構的正面閘極接觸，其中該正面閘極接觸電連接至該第一場效應電晶體裝置的閘極結構。
  19. 如請求項14之半導體結構，其中，該溝道層的最底層與該絕緣層的正面之間的閘極結構的第一部分具有第一厚度，該溝道層的最底層和與該絕緣層相對的相鄰溝道層之間的閘極結構的第二部分具有第二厚度，其中第二厚度與第一厚度相同。
  20. 一種半導體結構的形成方法，包括： 提供基板，該基板具有基板層以及在該基板層上的絕緣層； 直接在該絕緣層上形成第一場效應電晶體裝置、第二場效應電晶體裝置和在該第一場效應電晶體裝置和該第二場效應電晶體裝置之間的隔離場效應電晶體裝置，其中每個該第一場效應電晶體裝置、該第二場效應電晶體裝置和該隔離場效應電晶體裝置包括：形成於該絕緣層上的鰭狀結構，該鰭狀結構包括溝道層以及環繞該溝道層的閘極結構；以及第一外延源極/漏極結構和第二外延源極/漏極結構，分別連接於該溝道層的相對的兩側，其中該隔離場效應電晶體裝置保持截止狀態； 在與該絕緣層相對的該第一場效應電晶體裝置上形成正面閘極接觸，其中該正面閘極接觸電連接至該第一場效應電晶體裝置的閘極結構； 從該絕緣層去除該基板層；以及 形成穿過該絕緣層且電連接至該隔離場效應電晶體裝置的閘極結構的背面閘極接觸。
  21. 如請求項20之半導體結構的形成方法，還包括： 在從該絕緣層去除該基板層之前，在該絕緣層的上表面上方形成正面互連結構，其中該正面互連結構包括正面閘極接觸；以及 在該正面互連結構上形成正面鈍化層。
  22. 如請求項21之半導體結構的形成方法，還包括： 在從該絕緣層去除該基板層之前，將該正面鈍化層與該正面互連結構相對的表面安裝在載體上；以及 在從該絕緣層去除該基板層後，直接在該絕緣層的底表面上形成背面互連結構，其中，該背面互連結構包括背面閘極接觸；以及 在該背面互連結構上形成背面鈍化層。
  23. 如請求項22之半導體結構的形成方法，還包括： 形成穿過該正面鈍化層且電性連接該正面互連結構的第一焊盤；以及 形成穿過該背面鈍化層且電連接至該背面互連結構的第二焊盤。
  24. 如請求項21之半導體結構的形成方法，還包括： 形成穿過層間介質層並電連接到該隔離場效應電晶體的第一外延源極/漏極結構和第二外延源極/漏極結構的該正面互連結構的正面源極/漏極接觸。
  25. 如請求項20之半導體結構的形成方法，其中，該基板還包括位於該絕緣層上的包含第一半導體原子的頂部半導體層，其中形成該第一場效應電晶體裝置、該第二場效應電晶體裝置和該隔離場效應電晶體裝置包括： 在該頂部半導體層上外延生長半導體覆蓋層，其中該半導體覆蓋層包含該第一半導體原子和不同於該第一半導體原子的第二半導體原子； 執行熱處理以將該半導體覆蓋層的該第二半導體原子驅動到該頂部半導體層中，使得該半導體覆蓋層和該頂部半導體層共同形成第一犧牲層； 在該第一犧牲層上外延生長該第一場效應電晶體裝置、該第二場效應電晶體裝置和該隔離場效應電晶體裝置的交替溝道層疊層和第二犧牲層； 圖案化中間絕緣層、該頂部半導體層、該第一犧牲層以及該交替溝道層和該第二犧牲層的疊層以形成中間鰭狀結構； 去除部分該中間鰭狀結構，直至露出該中間絕緣層，形成源極/漏極凹陷； 在該源極/漏極凹槽中形成該第一場效應電晶體裝置、該第二場效應電晶體裝置和該隔離場效應電晶體裝置的第一外延源極/漏極結構和第二外延源極/漏極結構； 在形成該第一外延源漏結構和該第二外延源漏結構之後，選擇性地去除該第一犧牲層和該第二犧牲層；以及 形成環繞該溝道層的該第一場效應電晶體裝置、該第二場效應電晶體裝置和該隔離場效應電晶體裝置的閘極結構。
  26. 如請求項25之半導體結構的形成方法，其中，該半導體覆蓋層中第二半導體原子的第一濃度大於該第一犧牲層中第二半導體原子的第二濃度。
  27. 如請求項25之半導體結構的形成方法，其中，該溝道層包含該第一半導體原子但不含該第二半導體原子。
  28. 如請求項25之半導體結構的形成方法，其中，該第二犧牲層包含該第一半導體原子與該第二半導體原子。
  29. 如請求項25之半導體結構的形成方法，其中，該第一犧牲層具有第一成分，該第二犧牲層具有與該第一成分相同的第二成分。
  30. 如請求項25之半導體結構的形成方法，其中，該第一犧牲層具有第一厚度，該第二犧牲層具有第二厚度，該第二厚度與該第一厚度相同。
  31. 如請求項29之半導體結構的形成方法，其中該通道層具有第三成分，該第三成分不同于該第一成分與該第二成分。
  32. 如請求項25之半導體結構的形成方法，其中，在外延生長交替的溝道層與第二犧牲層的疊層後，該溝道層的最底層與該第一犧牲層接觸。
  33. 如請求項25之半導體結構的形成方法，其中交替溝道層和第二犧牲層的疊層包括第一數量的溝道層和第二數量的第二犧牲層，並且該第一數量大於該第二數量。
  34. 如請求項25之半導體結構的形成方法，還包括： 在形成該源極/漏極凹陷之後，在該第一犧牲層和該第二犧牲層的側端形成內間隔物。
  35. 如請求項25之半導體結構的形成方法，其中，在選擇性去除該第一犧牲層和該第二犧牲層期間，該第一犧牲層和該溝道層之間的第一蝕刻選擇性與該第二犧牲層和該溝道層之間的第二蝕刻選擇性相同。
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