TWI787787B - 半導體電晶體裝置及形成半導體電晶體裝置的方法 - Google Patents

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莊正吉
王志豪
江國誠
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Abstract

一種半導體電晶體裝置包括一通道結構、一閘極結構、一第一源極/汲極磊晶結構、一第二源極/汲極磊晶結構、一閘極觸點，及一背側源極/汲極觸點。閘極結構環繞通道結構。第一源極/汲極磊晶結構及第二源極/汲極磊晶結構設置在通道結構之相對端上。閘極觸點設置於閘極結構上。背側源極/汲極觸點設置於第一源極/汲極磊晶結構下方。第二源極/汲極磊晶結構具有一凹入底表面。

Description

半導體電晶體裝置及形成半導體電晶體裝置的方法
本揭示的實施方式是關於半導體電晶體裝置及形成半導體電晶體裝置的方法。
半導體積體電路(integrated circuit；IC)行業已經歷了指數增長。IC材料及設計之技術進步已產生了數代IC，其中每一代IC相較於先前一代IC具有更小且更複雜的電路。在IC進展過程中，功能密度(亦即，每晶片面積之互連裝置的數目)通常已增大，同時幾何大小(亦即，可使用製造製程產生的最小元件(或接線))已減低。這種按比例縮小製程通常藉由增大生產效率且減低關聯成本來提供益處。這種按比例縮小亦已增大了處理及製造IC的複雜度。
本揭示的一實施方式提供一種半導體電晶體裝置，包含通道結構、閘極結構、第一源極/汲極磊晶結構、第二源極/汲極磊晶結構、以及背側源極/汲極觸點。閘極結構 環繞通道結構。第一源極/汲極磊晶結構及第二源極/汲極磊晶結構設置於通道結構之相對端上，第二源極/汲極磊晶結構具有一凹入底表面。背側源極/汲極觸點設置於第一源極/汲極磊晶結構下方。
本揭示的一實施方式提供一種半導體電晶體裝置，包含通道結構、閘極結構、第一源極/汲極磊晶結構、第二源極/汲極磊晶結構、閘極觸點、背側源極/汲極觸點以及背側介電帽。閘極結構環繞通道結構。第一源極/汲極磊晶結構及第二源極/汲極磊晶結構設置於通道結構之相對端上，第二源極/汲極磊晶結構具有一底表面高於閘極結構之一底表面。閘極觸點設置於閘極結構上。背側源極/汲極觸點設置於第一源極/汲極磊晶結構下方，且接觸第一源極/汲極磊晶結構。背側介電帽設置於第二源極/汲極磊晶結構下方，且沿著第二源極/汲極磊晶結構延伸。
本揭示的一實施方式提供一種一種形成半導體電晶體裝置的方法，包含藉由交替地堆疊複數個第一半導體層與複數個第二半導體層在基板上方形成鰭片結構；在鰭片結構上方形成虛設閘極結構；移除鰭片結構未被虛設閘極結構覆蓋的一部分；在第一半導體層的剩餘部分的相對側上形成複數個內部間隔物；在鰭片結構之相對端上形成第一源極/汲極磊晶結構及第二源極/汲極磊晶結構；用金屬閘極結構替換虛設閘極結構及第一半導體層；移除基板且形成背側封頂溝槽以暴露金屬閘極結構的底表面及第二源極/汲極磊晶結構的底表面；執行各向同性蝕刻以使第二 源極/汲極磊晶結構的底表面凹陷以具有凹入形狀；在背側封頂溝槽中形成背側介電帽；以及在第一源極/汲極磊晶結構下方形成背側源極/汲極觸點，且使背側源極/汲極觸點接觸第一源極/汲極磊晶結構。
100:半導體電晶體裝置
100a:半導體電晶體裝置
100b:半導體電晶體裝置
102:通道結構
102b:底表面
104:閘極結構
104b:底表面
106:第一源極/汲極磊晶結構
106b:凹陷之底表面
107:中間源極/汲極層
107’:磊晶尖端
108:第二源極/汲極磊晶結構
108b:底表面
110:閘極觸點
112:前側層間介電層
114:前側互連結構
116:前側金屬層
118:第一介電襯裡
119:低溫磊晶層
120:背側源極/汲極觸點
121:金屬合金層
122:背側電源軌
124:背側互連結構
126:背側介電帽
126s:凸起頂表面
127:第二介電襯裡
128:內部間隔物
130:介電襯裡
132:中間隔離結構
134:閘極間隔物
136:硬式罩幕
140:基板
142:塊基板
144:絕緣體基板層
146:半導體基板層
150:堆疊結構
152:第一半導體層
154:第二半導體層
156:鰭片結構
157:罩幕層
158:溝槽
160:下部隔離結構
161:覆層半導體層
162:犧牲閘極介電層
164:犧牲閘極電極層
166:襯墊層
168:罩幕層
170:虛設閘極結構
176:第一源極/汲極區
178:第二源極/汲極區
180:第一犧牲源極/汲極觸點
182:硬式罩幕層
192:氣隙
210:蝕刻終止襯裡
212:背側層間介電層
216:背側金屬接線
218:金屬通孔
220:上部隔離結構
230:閘極電極
232:閘極介電層
234:背側源極/汲極觸點溝槽
234’:背側源極/汲極觸點溝槽
235:保護塗佈層
236:第二犧牲源極/汲極觸點
238:背側封頂溝槽
240:載體基板
3000:形成積體晶片之方法
3002:動作
3004:動作
3006:動作
3008:動作
3010:動作
3012:動作
3014:動作
3016:動作
3018:動作
3020:動作
3022:動作
3024:動作
3026:動作
3028:動作
3030:動作
L 1 :頂部側向尺寸
L 2 :下部橫向尺寸
本揭示實施方式之態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵之尺寸可為了論述清楚經任意地增大或減小。
第1圖圖示具有凹陷之源極/汲極區之半導體電晶體裝置之一些實施例的透視圖。
第2圖圖示半導體電晶體裝置之一些額外實施例的沿著第1圖之線A-A’截取的橫截面圖。
第3A圖至第3B圖為半導體電晶體裝置之各種實施例的沿著第1圖之線B-B’截取的橫截面圖。
第4A圖至第4B圖為半導體電晶體裝置之各種實施例的沿著第1圖之線C-C’截取的橫截面圖。
第5圖為半導體電晶體裝置之一些實施例的沿著第1圖之線D-D’截取的橫截面圖。
第6圖至第29B圖圖示處於各種階段的形成半導體電晶體裝置之方法之一些實施例的各種視圖，半導體電晶體裝置具有凹陷之源極/汲極區。
第30圖圖示對應於第6圖至第29B圖之方法之一些實 施例的流程圖。
以下揭示內容提供用於實施所提供標的物之不同特徵的許多不同實施例或實例。下文描述元件及配置之特定實例以簡化本揭示之實施方式。當然，此等元件及配置僅為實例且並非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭示之實施方式在各種實例中可重複參考數字及/或字母。此重複是出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
另外，空間相對術語，諸如「......下面」、「下方」、「下部」、「......上方」、「上部」及類似者本文中可出於易於描述而使用以描述如諸圖中圖示的一個元素或特徵與另一(些)元素或特徵之關係。空間相對術語意欲涵蓋裝置的使用或操作中之除了諸圖中描繪之定向外的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中使用之空間相對描述詞可同樣經因此解譯。
如本文中所使用，「大約」、「約」、「大致」或「大體上」應通常意謂在給定值或範圍的20%內，或10%內，或5%內。本文中給出之數量為近似值，從而意謂術語 「大約」、「約」、「大致」或「大體上」在並未明確陳述情況下可予以推斷。
環繞式閘極(gate all around；GAA)電晶體結構可藉由任何合適方法來圖案化。舉例而言，結構可使用一或多種光微影製程，包括雙重圖案化或多重圖案化製程來圖案化。大體而言，雙重圖案化或多重圖案化製程組合光微影及自對準製程，從而允許產生具有例如間距小於使用單一直接光微影製程獲得的圖案的間距。舉例而言，在一個實施例中，犧牲層形成於基板上方，且使用光微影製程來圖案化。間隔物使用自對準製程沿著經圖案化之犧牲層來形成。犧牲層接著經移除，且剩餘間隔物可接著用於使GAA電晶體結構圖案化。在形成GAA電晶體結構之後，互連結構可形成於GAA電晶體結構上方，包括設置於層間介電質(interlayer dielectric；ILD)層內的電源軌及信號接線。
當半導體製程繼續縮小，例如超出3nm時，當前電源軌設計將遭受後端製程(back-end-of-line；BEOL)中的複雜金屬層佈線。由於複雜金屬層佈線，需要更多罩幕，且電壓降(亦稱作IR降)在金屬導線變得更細時受到影響。
鑒於以上內容，本揭示之實施方式是關於具有背側電源軌之半導體電晶體裝置及其製造方法。藉由將電源軌自半導體電晶體裝置的前側移動至背側，金屬層佈線在BEOL中放鬆。因此，需要較少罩幕，IR降得到改善，且 電源軌區域及主動區可擴大。更特定而言，本揭示之實施方式是關於具有凹陷之源極/汲極區的半導體電晶體裝置。在一些實施例中，半導體電晶體裝置包含通道結構、環繞通道結構之閘極結構，設置於通道結構之相對端上的第一源極/汲極磊晶結構及第二源極/汲極磊晶結構，及設置於閘極結構上的閘極觸點。半導體電晶體裝置進一步包含著陸於第一源極/汲極磊晶結構之凹陷之底表面上的背側源極/汲極觸點，及設置於背側源極/汲極觸點下方且接觸背側源極/汲極觸點的背側電源軌。背側源極/汲極觸點及背側電源軌可包含例如金屬材料。在一些實施例中，第一源極/汲極磊晶結構之底表面可凹陷在垂直方向上深於閘極結構或通道結構之底表面的位置。第二源極/汲極磊晶結構之底表面亦可凹陷至在垂直方向上深於閘極結構或通道結構之底表面的位置。在一些其他實施例中，背側介電帽可替換原始半導體主體材料且接觸閘極結構及第二源極/汲極磊晶結構之底表面。背側介電帽可包含氧化物、氮化物、氮化碳，或低κ介電材料。因此，可減小單元電容，且可消除電流洩漏問題，諸如閘極結構與背側源極/汲極觸點之間的洩漏。
本文中呈現之半導體電晶體裝置可包括p型GAA裝置或n型GAA裝置。另外，半導體電晶體裝置可具有與單一連續閘極結構或多個閘極結構相關聯的一或多個通道區，諸如半導體鰭片、奈米片材、奈米導線、奈米點等。熟習此項技術者可認識到可受益於本揭示之實施方式之態 樣的半導體電晶體裝置之其他實例。半導體電晶體裝置可為積體電路(integrated circuit；IC)的一部分，此IC可包括靜態隨機存取記憶體(static random access memory；SRAM)；邏輯電路；諸如電阻器、電容器及電感器之被動元件；及/或主動元件，諸如p型場效電晶體(p-type field effect transistor；PFET)、n型FET(n-type FET；NFET)、多閘極FET、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor；MOSFET)、互補金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極電晶體、高電壓電晶體、高頻率電晶體、其他記憶體單元及其組合。
第1圖繪示根據一些實施例之半導體電晶體裝置100的透視圖。第2圖繪示根據一些實施例的沿著第1圖之x方向的線A-A’截取的橫截面視圖。第3A圖至第5圖繪示根據一些實施例的第1圖之第一源極/汲極區、閘極區及第二源極/汲極區中分別沿著y方向的線B-B’、C-C’及D-D’截取的橫截面圖。替代地，第2圖至第5圖以及下文中的其他橫截面圖亦可獨立以繪示變化之實施例。此外，出於圖示目的，一些元件被移除，繪示為透明的，或僅運用邊界線來繪示。此外，與一個圖相關聯地論述的特徵可在另一圖中被省略，但在適用時可併入至此圖中所示的實施例中。
如第1圖、第2圖及第5圖中所繪示，半導體電 晶體裝置100包含通道結構102，及環繞通道結構102的閘極結構104。通道結構102可包含半導體層之堆疊，這些半導體層藉由閘極結構104之金屬元件的堆疊分離即包圍。第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108設置在通道結構102的相對端上。作為實例，通道結構102可為不摻雜有p型雜質及n型雜質的純矽層。通道結構102的厚度可在約3nm與約15nm的範圍內。通道結構102的寬度可在約6nm與約40nm的範圍內。作為實例，閘極結構104可包含諸如高κ材料(κ大於7)的閘極介電材料、功函數金屬材料，及諸如鎢或鋁的填充金屬材料。閘極結構104的厚度可在約2nm與約10nm的範圍內。在一些實施例中，第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108包含諸如矽、鍺或矽鍺的半導體材料。第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108可為六邊形或類菱形形狀。第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108可分別為半導體電晶體裝置100的源極區及汲極區。
如第2圖中所繪示，在半導體電晶體裝置100之前側上，前側互連結構114可設置於閘極結構104以及第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108上方。前側互連結構114可包含複數個前側金屬層116，複數個前側金屬層設置於前側層間介電層112內且由前側層間介電層112包圍。前側金屬層116包括諸如通孔或觸點之垂直互連件及諸如金屬接線的水平互連件。前側互連 結構114電連接半導體電晶體裝置的各種特徵或結構。舉例而言，閘極觸點110可設置於閘極結構104上且經由前側金屬層116連接至外部電路。在一些實施例中，磊晶尖端107’設置於通道結構102的相對端上。磊晶尖端107’可包含摻硼的矽鍺(SiGeB)。磊晶尖端107’相較於第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108可具有較少鍺。
另外，在半導體電晶體裝置100之背側上，在一些實施例中，背側源極/汲極觸點120設置於第一源極/汲極磊晶結構106下方，且將第一源極/汲極磊晶結構106連接至設置在背側源極/汲極觸點120下方的背側電源軌122。可將背側互連結構124形成為電耦接至背側源極/汲極觸點120。背側互連結構124可包含複數個背側金屬接線216及金屬通孔218，這些背側金屬接線及金屬通孔設置於背側層間介電層212內且由背側層間介電層212包圍。背側互連結構124電連接半導體電晶體裝置的各種特徵或結構。舉例而言，背側互連結構124可設置於背側電源軌122上，且將外部電路連接至背側源極/汲極觸點120。背側源極/汲極觸點120及背側電源軌122可包含例如金屬材料。舉例而言，背側源極/汲極觸點120可包含金屬，諸如鎢(W)、鈷(Co)、釕(Ru)、鋁(Al)、銅(Cu)或其他合適材料。作為實例，背側源極/汲極觸點120可具有約5nm與約50nm之間的厚度及約20nm至約40nm之間的寬度。因此，第一源極/汲極磊晶結構106可經由背側源 極/汲極觸點120自半導體電晶體裝置100的背側連接至外部電路。藉此，提供更多金屬佈線彈性，且可減小單元電容。在一些實施例中，第一介電襯裡118沿著背側源極/汲極觸點120的側壁設置，且使背側源極/汲極觸點120與背側介電帽126分離。作為實例，第一介電襯裡118可具有小於約5nm的厚度。
如第1圖至第3B圖中所繪示，背側源極/汲極觸點120可著陸於第一源極/汲極磊晶結構106的凹陷之底表面106b上。在一些實施例中，第一源極/汲極磊晶結構106之底表面106b可凹陷為一凸起形狀，從而到達比閘極結構104的底表面104b在垂直方向上較深的位置。在一些實施例中，第一源極/汲極磊晶結構106之底表面106b可具有自第一源極/汲極磊晶結構106至第二源極/汲極磊晶結構108沿著x方向的凸起形狀，如第2圖中所示；且沿著y方向亦具有弧狀的凸起形狀，如第3A圖/第3B圖中所繪示。y方向可垂直於x方向。在一些實施例中，第一源極/汲極磊晶結構106之底表面106b相較於閘極結構104的底表面104b在垂直方向上深約10nm至20nm。在一些實施例中，低溫磊晶層119可設置於第一源極/汲極磊晶結構106的凹陷之底表面106b與背側源極/汲極觸點120之間，且金屬合金層121可形成於低溫磊晶層119上。低溫磊晶層119可具有大於第一源極/汲極磊晶結構106之摻雜濃度的摻雜濃度，使得可隨後形成更好的金屬合金層121以獲得效能。作為實例，低溫磊晶層119可具 有小於約20nm的厚度。金屬合金層121可設置於第一源極/汲極磊晶結構106或低溫磊晶層119上用於觸點著陸。金屬合金層121可為藉由自對準多晶矽化物製程形成的矽化物層。金屬合金層121可包括自以下各者選出的材料：矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鎳鉑、矽化鉺、矽化鈀、其組合，或其他合適材料。在一些實施例中，金屬合金層121可包括鍺。
如第1圖及第2圖中所繪示，第二源極/汲極磊晶結構108之底表面108b可凹陷至比於閘極結構104的底表面104b在垂直方向上較深的位置。第二源極/汲極磊晶結構108之底表面108b可凹陷得更深到在垂直方向上超出通道結構102之底表面102b的位置。在一些實施例中，第二源極/汲極磊晶結構108之底表面108b可具有自第一源極/汲極磊晶結構106至第二源極/汲極磊晶結構108沿著x方向的凸起形狀，如第2圖中所示。第二源極/汲極磊晶結構108之底表面108b沿著y方向亦可具有弧狀的凸起形狀，如第4A圖/第4B圖中所繪示。y方向可垂直於x方向。在一些實施例中，第二源極/汲極磊晶結構108之底表面108b相較於閘極結構104的底表面104b在垂直方向上深約10nm至20nm。與第二源極/汲極磊晶結構108的底表面108b低於通道結構102的最底部之實施例相比，單元電容進一步減小。
如第1圖至第2圖以及第4圖至第5圖中所繪示，在半導體電晶體裝置100之背側上，在一些實施例中，背 側介電帽126設置於閘極結構104下方，且亦可在第二源極/汲極磊晶結構108下方延伸。背側介電帽126替換原始半導體主體材料，有助於使閘極結構104與背側源極/汲極觸點120分離並絕緣，且因此減小單元電容且消除電流洩漏問題，諸如閘極結構104與背側源極/汲極觸點120之間的洩漏。背側介電帽126可包含氧化物、氮化物、氮化碳，或低κ介電材料。
如第1圖至第2圖中所繪示，內部間隔物128設置於閘極結構104之金屬元件的相對端上，以隔離閘極結構104與第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108。在一些實施例中，閘極間隔物134沿著閘極結構104之上部部分的相對側壁設置。內部間隔物128之外表面可與通道結構102及/或閘極間隔物134的外表面實質上共面。在一些實施例中，上部隔離結構220設置於閘極間隔物134之間的溝槽中。上部隔離結構220提供閘極結構104之間的電絕緣。
如第5圖中所繪示，在一些實施例中，閘極結構104包含閘極介電層232及閘極電極230。閘極電極230包括一或多個功函數金屬層及填充金屬。閘極介電層232可以被共形地形成襯裡在閘極電極230的外表面。閘極介電層232可與通道結構102接觸。在一些實施例中，閘極介電層232包括高κ材料(κ大於7)，諸如氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鉿鋁(HfAlO2)、氧矽化鉿(HfSiO2)、氧化鋁(Al2O3)，或其他合適材料。
如第1圖及第3A圖至第5圖中所繪示，在一些實施例中，下部隔離結構160、中間隔離結構132及硬式罩幕136可共同充當絕緣結構，從而沿著y方向分離兩個半導體電晶體裝置100a、100b。背側介電帽126可藉由下部隔離結構160包圍。如第3A圖及第4A圖中所繪示，在一些實施例中，背側源極/汲極觸點120及周圍的第一介電襯裡118以及背側介電帽126及周圍的第二介電襯裡127可沿著下部隔離結構160及中間隔離結構132延伸，且在第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108的上表面上延伸。如第3B圖及第4B圖中所繪示，在一些替代性實施例中，可形成氣隙192，從而包圍第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108的下部部分。在一些替代性實施例中，氣隙192可形成於中間隔離結構132與第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108的周圍的下部部分之間。背側源極/汲極觸點120及周圍的第一介電襯裡118以及背側介電帽126及周圍的第二介電襯裡127可在第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108的凹陷中向下延伸。
第6圖至第29B圖圖示根據本揭示之實施方式之一些實施例的用於製造半導體電晶體裝置的處於各種階段的方法。在一些實施例中，第6圖至第29B圖中繪示之半導體電晶體裝置可為在積體電路(integrated circuit；IC)或其一部分之處理期間製造的中間裝置，此IC或其一 部分可包括靜態隨機存取記憶體(static random access memory；SRAM)、邏輯電路；諸如電阻器、電容器及電感器之被動元件；及/或主動元件，諸如p型場效電晶體(p-type field effect transistor；PFET)、n型FET(n-type FET；NFET)、多閘極FET、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor；MOSFET)、互補金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極電晶體、高電壓電晶體、高頻率電晶體、其他記憶體單元及其組合。
如第6圖之透視圖中所繪示，提供基板140。在一些實施例中，基板140可為晶圓之部分，且可包含矽(Si)、鍺(Ge)、矽鍺(SiGe)、砷化鎵(GaAs)或其他適當半導體材料。在一些實施例中，基板140為絕緣體上半導體(semiconductor-on-insulator；SOI)結構，此SOI結構包含塊基板142、塊基板142上之絕緣體基板層144，及絕緣體基板層144上的半導體基板層146。在各種實施例中，基板140可包括多種基板結構及材料中的任一者。
如第7圖之透視圖中所繪示，在一些實施例中，堆疊結構150形成於基板140上方。堆疊結構150包括交替地堆疊的第一半導體層152及第二半導體層154。第一半導體層152將充當半導體電晶體裝置的通道區。第二半導體層154為犧牲層，這些犧牲層將隨後被移除且用閘極材料替換。第一半導體層152及第二半導體層154由具 有不同晶格常數的材料製成，且可包括以下各者的一或多個層：Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。在一些實施例中，第一半導體層152及第二半導體層154由Si、Si化合物、SiGe、Ge或Ge化合物來製成。堆疊結構150可經由磊晶方法形成於基板140上，使得堆疊結構150形成結晶層。儘管第7圖繪示第一半導體層152之四個層及第二半導體層154的三個層，但層之數目並未受到限制，且對於每一層可小達1。在一些實施例中，第一及第二半導體層152及154中每一者形成2至10個層。藉由調整堆疊層之數目，半導體電晶體裝置之驅動電流可予以調整。
在一些實施例中，第一半導體層152可為不含鍺的純矽層。第一半導體層152亦可為大體上純矽層，例如，其中鍺原子百分數低於約1%。此外，第一半導體層152可為本徵(intrinsic)的，這些第一半導體層並未摻雜有p型雜質及n型雜質。在一些實施例中，第一半導體層152的厚度是在約3nm與約15nm的範圍內。
在一些實施例中，第二半導體層154可為具有大於零之鍺原子百分數的SiGe層。在一些實施例中，第二半導體層154的鍺百分數是在約10%與約50%的範圍內。在一些實施例中，第二半導體層154的厚度是在約2nm與約10nm的範圍內。
如第8圖之透視圖中所繪示，在一些實施例中，堆疊結構150(參見第7圖)經圖案化以形成在X方向上 延伸的鰭片結構156及溝槽158。在一些實施例中，堆疊結構150藉由使用圖案化罩幕層157作為蝕刻罩幕的蝕刻製程來圖案化，使得堆疊結構150之並未由罩幕層157覆蓋的數個部分被移除。半導體基板層146亦可在此製程中經部分或完全移除。罩幕層157可包括第一罩幕層及第二罩幕層。第一罩幕層可為由氧化矽製成的襯墊氧化物層，此襯墊氧化物層可藉由熱氧化製程來形成。第二罩幕層可由氮化矽(SiN)製成，此第二罩幕層藉由以下各者形成：化學氣相沈積(chemical vapor deposition；CVD)，包括低壓CVD(low pressure CVD；LPCVD)及電漿增強型CVD(plasma enhanced CVD；PECVD)；物理氣相沈積(physical vapor deposition；PVD)；原子層沈積(atomic layer deposition；ALD)；或其他合適製程。罩幕層157可使用變化之多重圖案化技術，諸如自對準雙重圖案化(self-aligned double patterning；SADP)、自對準四重圖案化(self-aligned quadruple patterning；SAQP)及類似者來圖案化。第8圖繪示在Y方向上且平行於彼此配置的兩個鰭片結構156，但鰭片結構之數目並不限於此，且可小達一個及三個或三個以上。在一些實施例中，一或多個虛設鰭片結構形成於鰭片結構156之兩側上以改良圖案化操作中的圖案保真度。
如第9圖之透視圖中所繪示，在一些實施例中，下部隔離結構160形成於溝槽158之下部部分中的絕緣體 基板層144上方，此結構亦被稱作淺溝槽隔離(shallow trench isolation；STI)結構。鰭片結構156之上部部分自下部隔離結構160暴露。下部隔離結構160可藉由在絕緣體基板層144上方形成絕緣材料繼之以平坦化操作來形成。絕緣材料接著凹陷以形成下部隔離結構160，使得鰭片結構156的上部部分經暴露。絕緣材料可包含介電材料，諸如氮化物(例如，氮化矽、氮氧化矽、氮碳氧化矽、碳氮化矽)、碳化物(例如，碳化矽、碳氧化矽)、氧化物(例如，氧化矽)、硼矽玻璃(borosilicate glass；BSG)、磷矽玻璃(phosphoric silicate glass；PSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)、具有小於7之介電常數的低κ介電材料(例如，摻碳氧化物，SiCOH)或類似者。在一些實施例中，下部隔離結構160經由各種步驟來形成，這些步驟包含熱氧化或沈積製程(例如，物理氣相沈積(physical vapor deposition；PVD)、化學氣相沈積(chemical vapor deposition；CVD)、電漿增強型化學氣相沈積(plasma enhanced chemical vapor deposition；PECVD)、原子層沈積(atomic layer deposition；ALD)、濺射等)，及移除製程(例如，濕式蝕刻、乾式蝕刻、化學機械平坦化(chemical mechanical planarization；CMP)等)。
如第10圖之透視圖中所繪示，在一些實施例中，覆層半導體層161形成於鰭片結構156的外表面上方。在一些實施例中，覆層半導體層161包含半導體材料，諸如 鍺、矽鍺或類似者。在一些實施例中，覆層半導體層161包含與第二半導體層154相同的材料。另外，在一些實施例中，覆層半導體層161可藉由磊晶生長製程或沈積製程(例如，PVD、CVD、PECVD、ALD、濺射等)來形成。
如第11圖之透視圖中所繪示，在一些實施例中，中間隔離結構132形成於鰭片結構156之間的下部隔離結構160上方。介電襯裡130可沿著覆層半導體層161之側壁及下部隔離結構160形成於中間隔離結構132與下部隔離結構160之間。硬式罩幕136可接著形成於中間隔離結構132及介電襯裡130的頂部上。中間隔離結構132及介電襯裡130提供鰭片結構156之間的電絕緣，且硬式罩幕136在將來圖案化步驟期間防止中間隔離結構132的損耗。
在一些實施例中，介電襯裡130、中間隔離結構132及硬式罩幕136藉由沈積(例如，PVD、CVD、PECVD、ALD、濺射等)及移除(例如，蝕刻、化學機械平坦化(chemical mechanical planarization；CMP)等)製程來形成。中間隔離結構132可具有在鰭片結構156之頂表面下方的頂表面。在第11圖中未繪示的一些實施例中，硬式罩幕136之平坦化製程亦可自鰭片結構156上方移除覆層半導體層161。硬式罩幕136可具有與鰭片結構156之頂表面共面的頂表面。在一些實施例中，中間隔離結構132及下部隔離結構160可各自包含低κ介電材料，諸如氮氧化矽、氮碳化矽、碳氧化矽、氮碳氧化矽、氮化 矽或某其他合適低κ介電材料，其中介電常數小於7。介電襯裡130可包含不同於中間隔離結構132的材料以用於選擇性移除製程。硬式罩幕136可包含高κ介電材料，諸如氧化鉿、氧化鋯、氧化鉿鋁、氧矽化鉿、氧化鋁或某其他合適高κ介電材料，其中介電常數大於7。
如第12圖之透視圖中所繪示，在一些實施例中，覆層半導體層161及罩幕層157(參見第8圖)自鰭片結構156之頂部蝕刻。第一半導體層152及覆層半導體層161的頂表面可由於移除製程暴露。在一些實施例中，例如，硬式罩幕136藉由乾式蝕刻製程及/或濕式蝕刻製程來選擇性蝕刻。
如第13圖之透視圖中所繪示，在一些實施例中，虛設閘極結構170沿著y方向形成於鰭片結構156上方、在x方向上彼此隔開。在一些實施例中，虛設閘極結構170可包含按所陳述次序堆疊於彼此上方的犧牲閘極介電層162、犧牲閘極電極層164、襯墊層166及罩幕層168。儘管第13圖中繪示兩個虛設閘極結構170，但虛設閘極結構170的數目不限於此，且可為兩個以上或兩個以下。在一些實施例中，犧牲閘極介電層162可包含例如介電材料，諸如氮化物(例如，氮化矽、氮氧化矽)；碳化物(例如，碳化矽)；氧化物(例如，氧化矽)；或某其他合適材料。犧牲閘極電極層164可包含例如多晶矽。襯墊層166及罩幕層168可包含熱氧化物、氮化物及/或其他硬式罩幕材料，且藉助於光微影製程來形成。
隨後，閘極間隔物134沿著虛設閘極結構170的相對側壁形成。舉例而言，用於側壁間隔物之絕緣材料的毯覆層藉由使用以下各者經保形地形成以覆蓋虛設閘極結構170：電漿增強型化學氣相沈積(plasma enhanced chemical vapor deposition；PECVD)、低壓化學氣相沈積(low-pressure chemical vapor deposition；LPCVD)、低於大氣壓化學氣相沈積(sub-atmospheric chemical vapor deposition；SACVD)或類似者。毯覆層以保形方式沈積，使得此毯覆層形成為在諸如側壁之垂直表面、水平表面及虛設閘極結構170的頂部上具有大體上相同的厚度。在一些實施例中，毯覆層之絕緣材料可包含基於氮化矽的材料。毯覆層接著使用各向異性製程蝕刻以在虛設閘極結構170之相對側壁上形成閘極間隔物134。
如第14A圖之透視圖、第14B圖之x方向橫截面圖、第14C圖的閘極區中之y方向橫截面圖以及第14D圖之源極區或汲極區中的y方向橫截面圖中所繪示，在一些實施例中，執行移除製程以根據虛設閘極結構170自第一源極/汲極區176及第二源極/汲極區178移除鰭片結構156。因此，第一半導體層152及第二半導體層154沿著x方向縮短，且可與閘極間隔物134(參見第14B圖)垂直地對準。作為實例，藉由使用應變源極/汲極(strained source/drain；SSD)蝕刻製程來移除鰭片結構156之暴露部分。SSD蝕刻製程可以多種方式來執行。在一些實施 例中，SSD蝕刻製程可藉由運用電漿源及反應氣體的乾式化學蝕刻來執行。電漿源可為電感耦合電漿(inductively coupled plasma；ICR)蝕刻、變壓器耦合電漿(transformer coupled plasma；TCP)蝕刻、電子迴旋諧振(electron cyclotron resonance；ECR)蝕刻、反應性離子蝕刻(reactive ion etch；RIE)或類似者，且反應氣體可為氟類氣體、氯氣(Cl2)、溴化氫(HBr)、氧氣(O2)、類似者，或其組合。在一些其他實施例中，SSD蝕刻製程可藉由濕式化學蝕刻，諸如過氧化氨混合物(ammonium peroxide mixture；APM)、氫氧化銨(ammonium hydroxide；NH4OH)、四甲基氫氧化銨(tetramethylammonium hydroxide；TMAH)、其組合或類似者來執行。在又一些其他實施例中，SSD蝕刻步驟可藉由乾式化學蝕刻及濕式化學蝕刻之組合來執行。另外，在一些實施例中，移除製程亦可在移除最底第一半導體層152之後移除虛設閘極結構170之間的半導體基板層146的上部部分。半導體基板層146或最底第一半導體層152在第一源極/汲極區176及第二源極/汲極區178中沿著x方向可具有凹入頂表面。頂表面可在下部隔離結構160之間凹陷。
此外，移除製程亦可包含各向同性蝕刻劑以進一步移除閘極間隔物134及/或虛設閘極結構170下方的第二半導體層154的末端部分。因此，在移除製程之後，第一半導體層152在x方向上寬於第二半導體層154。第一半 導體層152在移除製程之後可形成為電晶體裝置的通道結構。應瞭解，通道結構可呈現出堆疊的矩形形狀，如第14B圖之橫截面視圖及其他圖式中所圖示，而在其他實施例中，通道結構可顯現其他形狀，諸如圓形、八角形、橢圓、菱形或類似者。
如第15A圖之透視圖及第15B圖之x方向橫截面圖中所繪示，在一些實施例中，內部間隔物128在x方向形成於第二半導體層154末端上。內部間隔物128之外表面可與第一半導體層152及/或閘極間隔物134的外表面實質上共面。在一些實施例中，內部間隔物128藉由沈積製程(例如，CVD、PVD、PECVD、ALD、濺射等)繼之以選擇性移除製程來形成。舉例而言，在一些實施例中，連續層可首先沿著側壁且在虛設閘極結構170上方形成。接著，可進行垂直蝕刻製程以移除連續層未被閘極間隔物134垂直地覆蓋的部分，以形成內部間隔物128。另外，在一些實施例中，內部間隔物128包含介電材料，諸如氮氧化矽、碳氮化矽、碳氧化矽、氮碳氧化矽、氮化矽或某其他合適材料。
如第16A圖之透視圖、第16B圖之x方向橫截面圖及第16C圖之在第一源極/汲極區中之y方向橫截面圖中所繪示，在一些實施例中，第一犧牲源極/汲極觸點180運用覆蓋第二源極/汲極區178的硬式罩幕層182形成於第一源極/汲極區176下方。在一些實施例中，第一犧牲源極/汲極觸點180在半導體基板層146中深處延伸。 作為實例，第一犧牲源極/汲極觸點180可具有約50nm的厚度。在一些實施例中，溝槽首先藉由直接在第一源極/汲極區176下方蝕刻最底第一半導體層152及/或半導體基板層146之至少一部分來形成。接著，犧牲材料填充於溝槽中以形成第一犧牲源極/汲極觸點180。在一些實施例中，第一犧牲源極/汲極觸點180可包含具有大於零之鍺原子百分數的本徵SiGe材料。在一些實施例中，第一犧牲源極/汲極觸點180的鍺百分數是在約10%與約50%之間的範圍內。在一些實施例中，第一犧牲源極/汲極觸點180包含與第二半導體層154相同的材料。另外，在一些實施例中，第一犧牲源極/汲極觸點180可藉由磊晶生長製程或沈積製程(例如，PVD、CVD、PECVD、ALD、濺射等)來形成。藉由在其中形成溝槽及第一犧牲源極/汲極觸點180，可稍後藉由替換第一犧牲源極/汲極觸點180自對準地形成源極/汲極觸點，使得觸點著陸之重疊位移(overlay shift)被消除。
如第17A圖之透視圖、第17B圖之x方向橫截面圖、第17C圖之第一源極/汲極區中的y方向橫截面圖及第17D圖的第二源極/汲極區中之y方向橫截面圖中所繪示，在一些實施例中，第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108在虛設閘極結構170之相對側處分別形成於第一源極/汲極區176及第二源極/汲極區178中(參見第16A圖)。在一些實施例中，第一源極/汲極磊晶結構106可形成於第一犧牲源極/汲極觸點180 上(參見第17C圖)。第二源極/汲極磊晶結構108可形成於半導體基板層146上(參見第17D圖)。第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108可分別為半導體電晶體裝置的源極及汲極。在一些實施例中，第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108包含半導體材料。舉例而言，第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108可包含摻雜矽、鍺，或諸如摻硼之矽鍺的矽鍺(SiGeB)。在一些實施例中，第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108藉由磊晶生長製程形成。第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108可為六邊形或類菱形(diamond-like)形狀。可形成氣隙192包圍第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108的下部部分。
在一些實施例中，中間源極/汲極層107在形成第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108之前形成於第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108下面。中間源極/汲極層107可包含摻硼的矽鍺(SiGeB)。中間源極/汲極層107相較於第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108，可具有較少的鍺，且充當用於裝置設計的緩衝層。作為實例，中間源極/汲極層107可具有約20nm的厚度。在一些實施例中，中間源極/汲極層107藉由磊晶製程形成，且磊晶尖端107’藉由同一磊晶製程同時形成於第一半導體層152的相對端上。因此，磊晶尖端107’可具有與中間源極/汲 極層107相同的組成。
如第18A圖之透視圖、第18B圖之x方向橫截面圖、第18C圖的第一源極/汲極區中的y方向橫截面圖及第18D圖的第二源極/汲極區中的y方向橫截面圖中所繪示，在一些實施例中，上部隔離結構220形成於先前形成的結構上方，從而覆蓋第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108。隨後執行平坦化製程以降低閘極間隔物134且在同一水平面上暴露犧牲閘極介電層162及犧牲閘極電極層164。在一些實施例中，可在形成上部隔離結構220之前保形地形成蝕刻終止襯裡210，從而為先前形成的結構加襯裡。在一些實施例中，蝕刻終止襯裡210可包含氮化矽。在一些實施例中，蝕刻終止襯裡210可包含其他介電材料，諸如二氧化矽、氮氧化矽或類似者。蝕刻終止襯裡210可使用電漿增強型CVD(plasma enhanced CVD；PECVD)形成，然而，亦可使用其他合適方法，諸如低壓CVD(low pressure CVD；LPCVD)、原子層沈積(atomic layer deposition；ALD)及類似者。上部隔離結構220可藉由化學氣相沈積(chemical vapor deposition；CVD)、高密度電漿CVD、旋塗、濺射或其他合適方法來形成。在一些實施例中，上部隔離結構220可包含二氧化矽。在一些其他實施例中，上部隔離結構220可包含其他介電材料，諸如摻碳之氧化物介電質，包括Si、O、C及/或H(SiCOH或SiOC)；低κ材料；或有機材料(例如，聚合物)。平坦化 操作可包含化學機械製程(chemical-mechanical process；CMP)。
如第19A圖之透視圖、第19B圖之x方向橫截面圖、第19C圖的在閘極區中的y方向橫截面圖中所繪示，在一些實施例中，執行替換閘極製程以形成閘極結構104。在一些實施例中，藉由首先移除犧牲閘極介電層162及犧牲閘極電極層164來形成閘極結構104，藉此暴露第一半導體層152及第二半導體層154(參見第18B圖)。上部隔離結構220在移除犧牲閘極介電層162及犧牲閘極電極層164期間保護第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108。可使用電漿乾式蝕刻及/或濕式蝕刻移除犧牲閘極電極層164。當犧牲閘極電極層164為多晶矽且上部隔離結構220為氧化矽時，諸如TMAH溶液之濕式蝕刻劑可用以選擇性地移除犧牲閘極電極層164。可使用電漿乾式蝕刻及/或濕式蝕刻移除犧牲閘極電極層164。隨後，也移除犧牲閘極介電層162。因此，暴露第一半導體層152及第二半導體層154。
接著使用蝕刻劑來移除或蝕刻第二半導體層154及覆層半導體層161(參見第14C圖)，此蝕刻劑能夠以比蝕刻第一半導體層152更快的蝕刻速率選擇性地蝕刻第二半導體層154及覆層半導體層161。內部間隔物128保護第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108免受用於蝕刻第二半導體層154及覆層半導體層161的蝕刻劑影響，此是由於內部間隔物128由對於第二 半導體層154及覆層半導體層161的材料具有蝕刻選擇性的材料製成。
接著形成及/或填充閘極結構104於閘極間隔物134與內部間隔物128之間。即，閘極結構104環繞(或包圍或包覆)第一半導體層152，其中第一半導體層152被稱作半導體電晶體裝置的通道。閘極間隔物134設置於閘極結構104的相對側上。閘極結構104包含閘極介電層232及閘極電極230。閘極電極230包括一或多個功函數金屬層及填充金屬。閘極介電層232可保形地形成。即，閘極介電層232與下部隔離結構160及第一半導體層152接觸(參見第19C圖)。在一些實施例中，閘極介電層232包括高κ材料(κ大於7)，諸如氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鉿鋁(HfAlO2)、氧矽化鉿(HfSiO2)、氧化鋁(Al2O3)，或其他合適材料。在一些實施例中，閘極介電層232可藉由執行ALD製程或其他合適製程來形成。
閘極電極230之功函數金屬層形成於閘極介電層232上，且功函數金屬層在一些實施例中包圍第一半導體層152。功函數金屬層可包括諸如以下各者的材料：氮化鈦(TiN)、鉭(TaN)、矽化鈦鋁(TiAlSi)、氮矽化鈦(TiSiN)、鈦鋁(TiAl)、鉭鋁(TaAl)，或其他合適材料。在一些實施例中，功函數金屬層可藉由執行ALD製程或其他合適製程來形成。閘極電極230的填充金屬填充閘極間隔物134之間及內部間隔物128之間的剩餘空間。即，功 函數金屬層與閘極介電層232及填充金屬接觸且位於其之間。填充金屬可包括諸如鎢或鋁的材料。在沈積閘極介電層232及閘極電極230之後，可接著執行諸如CMP製程的平坦化製程以移除閘極介電層232及閘極電極230的過量部分以形成閘極結構104。
在一些實施例中，介面層(圖中未示)在形成閘極結構104之前可選地形成以包圍第一半導體層152的暴露表面及半導體基板層146的暴露表面(參見第19B圖、第19C圖)。在各種實施例中，介面層可包括諸如氧化矽(SiO2)或氮氧化矽(SiON)的介電材料，且可藉由化學氧化、熱氧化、原子層沈積(atomic layer deposition；ALD)、化學氣相沈積(chemical vapor deposition；CVD)及/或其他合適方法來形成。
如第20圖之透視圖中所繪示，在一些實施例中，前側互連結構114形成於閘極結構104以及第一源極/汲極磊晶結構106及第二源極/汲極磊晶結構108上方(參見第22B圖)。前側互連結構114可包含複數個前側金屬層116，其設置於前側層間介電層112內且由此前側層間介電層112包圍。前側互連結構114電連接半導體電晶體裝置的各種特徵或結構(例如，閘極觸點110及/或其他觸點)。前側金屬層116包括諸如通孔或觸點之垂直互連件及諸如金屬接線的水平互連件。各種互連特徵可實施各種導電材料，包括銅、鎢及矽化物。在一些實例中，鑲嵌製程用以形成銅多層互連結構。隨後，載體基板240形成於前側互 連結構114上方。舉例而言，載體基板240接合至前側互連結構114。在一些實施例中，載體基板240為藍寶石。在一些其他實施例中，載體基板240為矽、熱塑性聚合物、氧化物、碳化物或其他合適材料。
如第21圖之透視圖中所繪示，在一些實施例中，工件經上下「翻轉」及薄化以自背側暴露第一犧牲源極/汲極觸點180及半導體基板層146。塊基板142、絕緣體基板層144及至少上部部分的下部隔離結構160被移除。塊基板142、絕緣體基板層144及下部隔離結構160可在複數個製程操作中被移除，例如首先移除塊基板142，之後移除絕緣體基板層144及下部隔離結構160。在一些實施例中，移除製程包括使用例如CMP及/或TMAH蝕刻來移除塊基板142、絕緣體基板層144及下部隔離結構160。
如第22A圖之透視圖、第22B圖之x方向橫截面圖及第22C圖之第一源極/汲極區中的y方向橫截面圖中所繪示，在一些實施例中，第一犧牲源極/汲極觸點180被移除，且下方的第一源極/汲極磊晶結構106自其背側凹陷以形成凹陷至第一源極/汲極磊晶結構106的上部部分中的背側源極/汲極觸點溝槽234。可使用蝕刻劑凹陷或蝕刻第一源極/汲極磊晶結構106，此蝕刻劑可以以比蝕刻周圍介電材料更快的蝕刻速率選擇性地蝕刻第一源極/汲極磊晶結構106。在一些實施例中，蝕刻製程為各向同性的，或包括各向同性蝕刻製程，且第一源極/汲極磊晶結構106的底表面106b可沿著x方向(參見第22B圖)及沿著y 方向(參見第22C圖)凹陷為凸起形狀，到達垂直方向上深於閘極結構104之底表面104b的位置(參見第22B圖)。可暴露氣隙192。在一些替代性實施例中，蝕刻製程包含各向異性蝕刻，諸如垂直蝕刻，或各向異性蝕刻與各向同性蝕刻的組合，且第一源極/汲極磊晶結構106可垂直或傾斜凹陷，且第一源極/汲極磊晶結構106的剩餘上部側壁分離氣隙192與所形成的凹部(參見第3B圖)。在一些實施例中，第一源極/汲極磊晶結構106之底表面106b相較於閘極結構104的底表面104b在垂直方向上深約10nm至20nm。
如第23A圖之透視圖、第23B圖之x方向橫截面圖及第23C圖的在第一源極/汲極區中之y方向橫截面圖中所繪示，在一些實施例中，背側源極/汲極觸點溝槽234的開口經擴大並修圓(現標記為234’)，以便在後續處理步驟中更好地填充。在一些實施例中，在保護塗佈層235覆蓋背側源極/汲極觸點溝槽234的下部部分情況下自頂部蝕刻半導體基板層146及下部隔離結構160。在一些實施例中，保護塗佈層235由諸如有機材料的底部抗反射塗層(bottom anti-reflective coating；BARC)材料製成，且藉由旋塗或其他填充技術形成於背側源極/汲極觸點溝槽234中。接著執行回蝕製程以自背側源極/汲極觸點溝槽234之上部部分移除保護塗佈層235，使得上部部分可被放大。從俯視圖看，擴大的背側源極/汲極觸點溝槽234’可具有各種形狀，諸如矩形、正方形形狀、圓形， 或其他適用的形狀。在一些實施中，擴大的背側源極/汲極觸點溝槽234’的頂部側向尺寸L1可比擴大的背側源極/汲極觸點溝槽234’的下部橫向尺寸L2大30nm。
如第24A圖之透視圖、第24B圖之x方向橫截面圖及第24C圖的在第一源極/汲極區中之y方向橫截面圖中所繪示，在一些實施例中，第二犧牲源極/汲極觸點236填充於擴大的背側源極/汲極觸點溝槽234’中。在一些實施例中，第二犧牲源極/汲極觸點236藉由如下步驟來形成：沈積諸如氮化矽之介電材料於背側源極/汲極觸點溝槽234中繼之以平坦化製程以移除過量部分，使得第二犧牲源極/汲極觸點236可與下部隔離結構160及半導體基板層146共面。第一介電襯裡118在形成第二犧牲源極/汲極觸點236之前可形成於擴大的背側源極/汲極觸點溝槽234’與第二犧牲源極/汲極觸點236之間。第一介電襯裡118可充當擴散阻障層，從而保護稍後形成的源極/汲極觸點免受擴散影響。第一介電襯裡118在後續移除第二犧牲源極/汲極觸點236及其他清洗製程期間保護內部間隔物128及通道結構102。作為實例，第一介電襯裡118可具有小於約5nm的厚度。
如第25A圖之透視圖、第25B圖之x方向橫截面圖及第25C圖之第二源極/汲極區中的y方向橫截面圖中所繪示，在一些實施例中，移除半導體基板層146以在第二源極/汲極磊晶結構108及閘極結構104上方形成背側封頂溝槽238。可暴露下方的第二源極/汲極磊晶結構 108及閘極結構104。在一些實施例中，首先移除半導體基板層146，且接著藉由各向同性蝕刻或各向同性蝕刻與各向異性蝕刻的組合來凹陷第二源極/汲極磊晶結構108。第二源極/汲極磊晶結構108的底表面108b可沿著x方向(參見第25B圖)及沿著y方向(參見第25D圖)凹陷為凸起形狀，到達垂直方向上深於閘極結構104之底表面104b的位置。可暴露氣隙192。在一些替代性實施例中，蝕刻製程包含各向異性蝕刻，諸如垂直蝕刻，或各向異性蝕刻與各向同性蝕刻的組合，且第二源極/汲極磊晶結構108可垂直或傾斜凹陷，且第二源極/汲極磊晶結構108的剩餘上部側壁分離氣隙192與所形成的凹陷(參見第4B圖)。在一些實施例中，第二源極/汲極磊晶結構108之底表面108b相較於閘極結構104的底表面104b在垂直方向上深約10nm至20nm。
如第26A圖之透視圖、第26B圖之x方向橫截面圖、第26C圖之閘極區中的y方向橫截面圖及第26D圖在第二源極/汲極區中的y方向橫截面圖中所繪示，在一些實施例中，第二介電襯裡127及背側介電帽126形成於背側封頂溝槽238中(參見第25A圖)。第二介電襯裡127及背側介電帽126可直接形成於第二源極/汲極磊晶結構108及閘極結構104上方。第二介電襯裡127保護第二源極/汲極磊晶結構108免受氧化影響，且亦在後續製造製程期間防止金屬閘極閾值變化(threshold shift)。第二介電襯裡127可藉由例如保形沈積製程形成，以在背側封頂 溝槽238中沈積介電材料，且背側介電帽126可藉由例如沈積製程形成，以將介電材料沈積於第二介電襯裡127上，繼之以CMP製程以移除背側封頂溝槽238外部的過量介電材料。在一些實施例中，第二介電襯裡127及背側介電帽126包含不同於第二犧牲源極/汲極觸點236的介電材料。作為實例，第二介電襯裡127可由以下各者製成：低κ材料(κ<7)，諸如SiO2、Si3N4、氮碳化矽(SiCN)、碳氧化矽(SiOC)、氮碳氧化矽(SiOCN)及類似者；或高κ材料(κ>7)，諸如HfO2、ZrO2、ZrAlOx、HfAlOx、HfSiOx、AlOx及類似者。在一些實施例中，背側介電帽126具有凸起頂表面126s接觸第二源極/汲極磊晶結構108。作為實例，在CMP製程之後，背側介電帽126可形成有厚度T為約40nm，此厚度T自底表面108b至背側介電帽126的頂表面。作為實例，第二介電襯裡127可具有小於約5nm的厚度。
如第27A圖之透視圖、第27B圖之x方向橫截面圖及第27C圖的第一源極/汲極區中之y方向橫截面圖中所繪示，在一些實施例中，第二犧牲源極/汲極觸點236(參見底26A圖)被移除。低溫磊晶層119可形成於擴大的背側源極/汲極觸點溝槽234’中第一源極/汲極磊晶結構106的凹陷之底表面106b上。低溫磊晶層119形成具有大於第一源極/汲極磊晶結構106之摻雜濃度的摻雜濃度，使得可隨後形成更好的金屬合金層以獲得效能。作為實例，低溫磊晶層119可形成有約5nm的厚度。
如第28A圖之透視圖、第28B圖之x方向橫截面圖及第28C圖的第一源極/汲極區中之y方向橫截面圖中所繪示，在一些實施例中，背側源極/汲極觸點120於擴大的背側源極/汲極觸點溝槽234’中形成於低溫磊晶層119上。背側源極/汲極觸點120可具有接觸第一介電襯裡118之內部側壁的側壁。在一些實施例中，在形成背側源極/汲極觸點120之前，若低溫磊晶層119並未形成，則金屬合金層121可形成於低溫磊晶層119或第一源極/汲極磊晶結構106上。金屬合金層121可為藉由自對準多晶矽化物製程形成的矽化物層。金屬合金層121可包括自以下各者選出的材料：矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鎳鉑、矽化鉺、矽化鈀、其組合，或其他合適材料。在一些實施例中，金屬合金層121可包括鍺。在一些實施例中，背側源極/汲極觸點120可由諸如W、Co、Ru、Al、Cu或其他合適材料的金屬製成。作為實例，金屬合金層121可形成有約5nm的厚度。在沈積背側源極/汲極觸點120之後，可接著執行諸如化學機械平坦化(chemical mechanical planarization；CMP)製程的平坦化製程。
如第29A圖之透視圖及第29B之x方向橫截面圖中所繪示，在一些實施例中，形成背側電源軌122及背側互連結構124以電耦接至背側源極/汲極觸點120。背側互連結構124可包含複數個背側金屬接線216及金屬通孔218，這些背側金屬接線216及金屬通孔218設置於背側層間介電層212內且被背側層間介電層212包圍。背側 互連結構124電連接半導體電晶體裝置的各種特徵或結構。舉例而言，背側互連結構124可設置於將外部電路連接至背側源極/汲極觸點120的背側電源軌122上。
第30圖圖示形成積體晶片之方法3000的一些實施例之流程圖，此積體晶片由於空氣間隔物結構及高κ介電間隔物結構而具有具高裝置密度的多個電晶體裝置。
雖然方法3000在下文圖示且描述為一系列動作或事件，但應瞭解，此等動作或事件所圖示的次序並非以限制意義上解譯。舉例而言，除了本文中所圖示及/或描述之那些動作或事件之外，一些動作可以以不同次序發生和/或與其他動作或事件同時發生。此外，並非所有所圖示動作都是實施本文描述的一或多個態樣或實施例所必須的。另外，本文所描繪之動作中的一或多者可在一或多個分離動作及/或階段實行。
在動作3002處，具有堆疊之第一及第二半導體層的複數個鰭片結構形成於基板上。隔離結構形成於鰭片結構之間(參見例如第6圖至第12圖)。第6圖至第12圖圖示對應於動作3002之一些實施例的透視圖。
在動作3004處，在鰭片結構上形成複數個虛設閘極結構。第13圖圖示對應於動作3004之一些實施例的透視圖。
在動作3006處，自虛設閘極結構的相對蝕刻並移除側鰭片結構未被虛設閘極結構覆蓋的部分。第二半導體層自第一半導體層水平凹陷。第14A圖至第14C圖圖示 對應於動作3006的一些實施例的各種視圖。
在動作3008處，內部間隔物形成於第二半導體層的相對端上。第15A圖至第15B圖圖示對應於動作3008的一些實施例的各種視圖。
在動作3010處，第一虛設背側觸點形成於基板中。第16A圖至第16C圖圖示對應於動作3010的一些實施例的各種視圖。
在動作3012處，第一源極/汲極磊晶結構及第二源極/汲極磊晶結構形成於凹陷之鰭片結構的相對側上。第17A圖至第17D圖圖示對應於動作3012的一些實施例的各種視圖。
在動作3014處，用金屬閘極結構替換第二半導體層。接著，形成閘極觸點及前側互連結構。第18A圖至第20圖圖示對應於動作3014的一些實施例的各種視圖。
在動作3016處，形成觸點溝槽，且使第一源極/汲極磊晶結構的底表面凹陷。第21圖至第22C圖圖示對應於動作3016的一些實施例的各種視圖。
在動作3018處，擴大觸點溝槽之頂部處的開口。第23A圖至第23C圖圖示對應於動作3018之一些實施例的各種視圖。
在動作3020處，形成第二虛設背側觸點，到達第一源極/汲極磊晶結構的凹陷之底表面上。第24A圖至第24C圖圖示對應於動作3020的一些實施例的各種視圖。
在動作3022處，使第二源極/汲極磊晶結構的底 表面凹陷。第25A圖至第25D圖圖示對應於動作3022的一些實施例的各種視圖。
在動作3024處，使背側介電帽形成於第二源極/汲極磊晶結構的底表面上。第26A圖至第26D圖圖示對應於動作3024的一些實施例的各種視圖。
在動作3026處，形成低溫磊晶層於第一源極/汲極磊晶結構的底表面上。第27A圖至第27C圖圖示對應於動作3026之一些實施例的各種視圖。
在動作3028處，形成背側源極/汲極觸點到達第一源極/汲極磊晶結構的底表面。第28A圖至第28C圖圖示對應於動作3028的一些實施例的各種視圖。
在動作3030處，形成背側電源軌及背側互連結構。第29A圖至第29B圖圖示對應於動作3030的一些實施例的各種視圖。
因此，在一些實施例中，本揭示之實施方式是關於一種半導體電晶體裝置。此半導體電晶體裝置包含通道結構及環繞此通道結構的閘極結構。此半導體電晶體裝置進一步包含設置於此通道結構之相對端上的第一源極/汲極磊晶結構及第二源極/汲極磊晶結構；及背側源極/汲極觸點，此背側源極/汲極觸點設置於此第一源極/汲極磊晶結構下方。此第二源極/汲極磊晶結構具有凹入底表面。
在一些實施例中，第一源極/汲極磊晶結構具有接觸背側源極/汲極觸點的一凹入底表面。在一些實施例中，半導體電晶體裝置進一步包含第一介電襯裡沿著背側源極 /汲極觸點的側壁設置。在一些實施例中，半導體電晶體裝置進一步包含背側介電帽設置於第二源極/汲極磊晶結構下方，且在閘極結構下方延伸。在一些實施例中，半導體電晶體裝置進一步包含第二介電襯裡設置於第一介電襯裡與背側介電帽之間，且沿著第二源極/汲極磊晶結構之凹入底表面及閘極結構之底表面延伸，且與第二源極/汲極磊晶結構之凹入底表面及閘極結構之底表面直接接觸。在一些實施例中，半導體電晶體裝置進一步包含中間隔離結構包圍閘極結構、第一源極/汲極磊晶結構及第二源極/汲極磊晶結構。在一些實施例中，半導體電晶體裝置進一步包含下部隔離結構設置於中間隔離結構下方且包背側介電帽。在一些實施例中，通道結構包含半導體奈米導線的一堆疊。在一些實施例中，半導體電晶體裝置進一步包含前側互連結構，設置於閘極結構上方且經由一閘極觸點電連接至閘極結構；及背側互連結構，設置第一源極/汲極磊晶結構下方且經由背側源極/汲極觸點電連接至第一源極/汲極磊晶結構。在一些實施例中，半導體電晶體裝置進一步包含內部間隔物，內部間隔物與閘極結構一起分離第一源極/汲極磊晶結構與第二源極/汲極磊晶結構。
在其他實施例中，本揭示之實施方式是關於一種半導體電晶體裝置。此半導體電晶體裝置包含一通道結構及環繞此通道結構的一閘極結構。此半導體電晶體裝置進一步包含設置於此通道結構之相對端上的一第一源極/汲極磊晶結構及一第二源極/汲極磊晶結構；及一背側源極/汲 極觸點，此背側源極/汲極觸點設置於此第一源極/汲極磊晶結構下方且接觸此第一源極/汲極磊晶結構。此半導體電晶體裝置進一步包含一閘極觸點，此閘極觸點設置於此閘極結構上；及一背側介電帽，此背側介電帽設置於此第二源極/汲極磊晶結構下方且接觸此第二源極/汲極磊晶結構。此第二源極/汲極磊晶結構具有一底表面高於閘極結構之一底表面。
在一些實施例中，第二源極/汲極磊晶結構的底表面沿著從第一源極/汲極磊晶結構至第二源極/汲極磊晶結構的一第一方向及沿著垂直於第一方向之一第二方向具有一凹入形狀。在一些實施例中，背側介電帽在閘極結構下方側向延伸且接觸閘極結構。在一些實施例中，背側源極/汲極觸點具有一頂表面高於閘極結構之底表面。在一些實施例中，半導體電晶體裝置進一步包含一第一介電襯裡，設置於背側源極/汲極觸點與背側介電帽之間；及一第二介電襯裡，設置於第一介電襯裡與背側介電帽之間，且沿著第二源極/汲極磊晶結構及閘極結構延伸。在一些實施例中，閘極結構包含一閘極電極及位於閘極電極與通道結構之間的一閘極介電質。在一些實施例中，通道結構包含半導體奈米導線的一堆疊。在一些實施例中，半導體電晶體裝置進一步包含一內部間隔物，與閘極結構一起分離第一源極/汲極磊晶結構與第二源極/汲極磊晶結構。在一些實施例中，背側介電帽包含SiO2、SiN、SiCN、SiOCN、Al2O3、AlON、ZrO2、HfO2、或其組合。
在其他實施例中，本揭示之實施方式是關於一種製造半導體電晶體裝置的方法。此方法包含藉由交替地堆疊第一半導體層與第二半導體層在一基板上方形成一鰭片結構；及在此鰭片結構上方形成一虛設閘極結構。此方法進一步包含移除此鰭片結構未被虛設閘極結構覆蓋的一部分；及在第一半導體層之剩餘部分的相對側上形成內部間隔物。此方法進一步包含在鰭片結構之相對端上形成一第一源極/汲極磊晶結構及一第二源極/汲極磊晶結構。此方法進一步包含用一金屬閘極結構替換虛設閘極結構及第一半導體層。此方法進一步包含移除基板且形成一背側封頂溝槽以暴露此金屬閘極結構的一底表面及此第二源極/汲極磊晶結構的一底表面；及執行一各向同性蝕刻以使此第二源極/汲極磊晶結構的此底表面凹陷以具有一凹入形狀。此方法進一步包含在此背側封頂溝槽中形成一背側介電帽；及在此第一源極/汲極磊晶結構下方形成一背側源極/汲極觸點且使此背側源極/汲極觸點接觸此第一源極/汲極磊晶結構。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭示之實施方式之態樣。熟習此項技術者應瞭解，其可易於使用本揭示之實施方式作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭示之實施方式之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭示之實施方式的精神及範疇。
106:第一源極/汲極磊晶結構
106b:凹陷之底表面
110:閘極觸點
112:前側層間介電層
114:前側互連結構
116:前側金屬層
118:第一介電襯裡
120:背側源極/汲極觸點
122:背側電源軌
124:背側互連結構
126:背側介電帽
212:背側層間介電層
216:背側金屬接線
218:金屬通孔

Claims (10)

  1. 一種半導體電晶體裝置，包含：一通道結構；環繞該通道結構的一閘極結構；設置於該通道結構之相對端上的一第一源極/汲極磊晶結構及一第二源極/汲極磊晶結構，該第二源極/汲極磊晶結構具有一弧狀的凹入底表面；及一背側源極/汲極觸點，設置於該第一源極/汲極磊晶結構下方，且該背側源極/汲極觸點在該弧狀的凹入底表面中延伸而進入該第二源極/汲極磊晶結構。
  2. 如請求項1所述之半導體電晶體裝置，其中該第一源極/汲極磊晶結構具有接觸該背側源極/汲極觸點的一弧狀的凹入底表面。
  3. 如請求項2所述之半導體電晶體裝置，進一步包含一第一介電襯裡沿著該背側源極/汲極觸點的一側壁設置。
  4. 如請求項3所述之半導體電晶體裝置，進一步包含一背側介電帽，設置於該第二源極/汲極磊晶結構下方，且在該閘極結構下方延伸。
  5. 如請求項1所述之半導體電晶體裝置，進一 步包含：一前側互連結構，設置於該閘極結構上方且經由一閘極觸點電連接至該閘極結構；及一背側互連結構，設置於該第一源極/汲極磊晶結構下方且經由該背側源極/汲極觸點電連接至該第一源極/汲極磊晶結構。
  6. 一種半導體電晶體裝置，包含：一通道結構；環繞該通道結構的一閘極結構；設置於該通道結構之相對端上的一第一源極/汲極磊晶結構及一第二源極/汲極磊晶結構，該第二源極/汲極磊晶結構具有一底表面高於該閘極結構之一底表面；一閘極觸點，設置於該閘極結構上；一背側源極/汲極觸點，設置於該第一源極/汲極磊晶結構下方，且接觸該第一源極/汲極磊晶結構；一背側介電帽，設置於該第二源極/汲極磊晶結構下方，且沿著該第二源極/汲極磊晶結構延伸；一第一介電襯裡，設置於該背側源極/汲極觸點與該背側介電帽之間；及一第二介電襯裡，設置於該第一介電襯裡與該背側介電帽之間，且沿著該第二源極/汲極磊晶結構及該閘極結構延伸。
  7. 如請求項6所述之半導體電晶體裝置，其中該第二源極/汲極磊晶結構的該底表面沿著從該第一源極/汲極磊晶結構至該第二源極/汲極磊晶結構的一第一方向及沿著垂直於該第一方向之一第二方向具有一弧狀的凹入形狀。
  8. 如請求項6所述之半導體電晶體裝置，其中該背側源極/汲極觸點具有一頂表面高於該閘極結構之該底表面。
  9. 如請求項6所述之半導體電晶體裝置，進一步包含：一內部間隔物與該閘極結構一起分離該第一源極/汲極磊晶結構與該第二源極/汲極磊晶結構。
  10. 一種形成半導體電晶體裝置的方法，該方法包含：藉由交替地堆疊複數個第一半導體層與複數個第二半導體層在一基板上方形成一鰭片結構；在該鰭片結構上方形成一虛設閘極結構；移除該鰭片結構未被該虛設閘極結構覆蓋的一部分；在該些第一半導體層的剩餘部分的相對側上形成複數個內部間隔物；在該鰭片結構之相對端上形成一第一源極/汲極磊晶結 構及一第二源極/汲極磊晶結構；用一金屬閘極結構替換該虛設閘極結構及該些第一半導體層；移除該基板且形成一背側封頂溝槽以暴露該金屬閘極結構的一底表面及該第二源極/汲極磊晶結構的一底表面；執行一各向同性蝕刻以使該第二源極/汲極磊晶結構的該底表面凹陷以具有一凹入形狀；在該背側封頂溝槽中形成一背側介電帽；及在該第一源極/汲極磊晶結構下方形成一背側源極/汲極觸點，且使該背側源極/汲極觸點接觸該第一源極/汲極磊晶結構。
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