KR102510730B1 - 후면 전력 레일 디바이스를 위한 드레인 측부 리세스 - Google Patents

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KR102510730B1
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후안-치에 스
쳉-치 추앙
쿠오-쳉 치앙
치-하오 왕
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Abstract

반도체 트랜지스터 디바이스는 채널 구조물, 게이트 구조물, 제1 소스/드레인 에피택셜 구조물, 제2 소스/드레인 에피택셜 구조물, 게이트 콘택, 및 후면 소스/드레인 콘택을 포함한다. 게이트 구조물은 채널 구조물을 둘러싼다. 제1 소스/드레인 에피택셜 구조물 및 제2 소스/드레인 에피택셜 구조물은 채널 구조물의 대향 단부 상에 배치된다. 게이트 콘택은 게이트 구조물 상에 배치된다. 후면 소스/드레인 콘택은 제1 소스/드레인 에피택셜 구조물 아래에 배치된다. 제2 소스/드레인 에피택셜 구조물은 오목한 하단 표면을 가진다.

Description

후면 전력 레일 디바이스를 위한 드레인 측부 리세스{DRAIN SIDE RECESS FOR BACK-SIDE POWER RAIL DEVICE}
우선권 주장 및 교차 참조
이 출원은 2014년 4월 24일에 출원된 미국 특허 가출원 제63/014,880호에 대한 우선권을 주장하며, 상기 가출원은 참조에 의해 그 전체가 본 명세서에 통합된다.
발명의 배경이 되는 기술
반도체 집적 회로(semiconductor integrated circuit; IC) 산업은 기하급수적 성장을 경험하고 있다. IC 물질과 설계의 기술적 발전으로 각 세대가 이전 세대보다 더 작고 복잡한 회로를 갖는 여러 세대의 IC를 생산하여 왔다. IC의 발전 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 전반적으로 증대된 반면, 지오메트리 크기(즉, 제조 프로세스를 이용하여 생성될 수 있는 최소 성분(또는 라인))는 감소하였다. 이러한 소규모화 프로세스(scaling down process)는 생산 효율을 증가시키고 관련 비용을 감소시키는 것에 의해 전반적으로 이익을 제공한다. 이러한 소규모화는 또한 IC 프로세싱 및 제조의 복잡성을 증가시키고 있다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(feature)들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수(dimension)는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 리세싱된 소스/드레인 영역을 갖는 반도체 트랜지스터 디바이스의 일부 실시예의 사시도를 도시한다.
도 2는 도 1의 라인 A-A'를 따라 취해진 반도체 트랜지스터 디바이스의 일부 추가 실시예의 단면도를 도시한다.
도 3a 및 3b는 도 1의 라인 B-B'를 따라 취해진 반도체 트랜지스터 디바이스의 다양한 실시예의 단면도이다.
도 4a 및 4b는 도 1의 라인 C-C'를 따라 취해진 반도체 트랜지스터 디바이스의 다양한 실시예의 단면도이다.
도 5는 도 1의 라인 A-A'를 따라 취해진 반도체 트랜지스터 디바이스의 일부 실시예의 단면도이다.
도 6 내지 29b는 다양한 스테이지에서 리세싱된 소스/드레인 영역을 갖는 반도체 트랜지스터 디바이스를 형성하는 방법의 일부 실시예의 다양한 뷰를 도시한다.
도 30은 도 6 내지 29b에 대응하는 방법의 일부 실시예의 흐름도를 도시한다.
하기의 개시는 제공되는 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 묘사되는 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 배향에 추가적으로, 사용 또는 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 배향으로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
본원에 사용된 "대충", "약", "대략" 또는 "실질적으로"는 일반적으로 주어진 값 또는 범위의 20% 이내, 또는 10% 이내, 또는 5% 이내를 의미할 것이다. 본원에 제공된 수치는 대략적이며, 이는 용어 "대충", "약", "대략" 또는 "실질적으로"가 명시적으로 언급되지 않은 경우 유추될 수 있음을 의미한다.
게이트 올 어라운드(gate all around; GAA) 트랜지스터 구조물은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들면, 이중-패터닝 프로세스 또는 다중-패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 이용하여 구조물들이 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬(self-aligned) 프로세스를 조합하여, 예를 들어, 단일의 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 얻어질 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성되게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층을 따라 형성된다. 이후 희생층이 제거되고, 그런 다음, GAA 트랜지스터 구조물을 패터닝하도록 잔여 스페이서가 사용될 수 있다. GAA 트랜지스터 구조물을 형성한 후, 층간 유전체(interlayer dielectric; ILD) 층 내에 배치된 전력 레일 및 신호 라인을 포함하는 상호접속 구조물이 그 위에 형성될 수 있다.
현재 전력 레일 설계는 반도체 프로세스가 예를 들어, 3nm를 초과해 계속 축소될 때 BEOL(back-end-of-line)에서 복잡한 금속 층 라우팅을 겪을 것이다. 복잡한 금속 층 라우팅의 결과로 더 많은 마스크가 필요하며 금속 와이어가 얇아지면 전압 강하(IR 강하라고도 함)가 악화된다.
이상의 관점에서 본 개시는 후면 전력 레일을 갖는 반도체 트랜지스터 디바이스 및 그 제조 방법에 관한 것이다. 반도체 트랜지스터 디바이스의 전면에서 후면으로 전력 레일을 이동함으로써 금속층 라우팅이 BEOL에서 완화된다. 따라서 더 적은 마스크가 필요하고 IR 강하가 개선되며 전력 레일 영역과 활성 영역이 모두 확대될 수 있다. 보다 구체적으로, 본 개시는 리세싱된 소스/드레인 영역을 갖는 반도체 트랜지스터 디바이스에 관한 것이다. 일부 실시예에서, 반도체 트랜지스터 디바이스는 채널 구조물, 채널 구조물을 둘러싸는(wrap around) 게이트 구조물, 채널 구조물의 대향 단부 상에 배치된 제1 소스/드레인 에피택셜 구조물 및 제2 소스/드레인 에피택셜 구조물, 및 게이트 구조물 상에 배치된 게이트 콘택을 포함한다. 반도체 트랜지스터 디바이스는 제1 소스/드레인 에피택셜 구조물의 리세싱된 하단 표면 상에 랜딩된 후면 소스/드레인 콘택, 및 후면 소스/드레인 콘택 아래에 배치되어 이를 접속하는 후면 전력 레일을 더 포함한다. 후면 소스/드레인 콘택 및 후면 전력 레일은 예를 들어, 금속 물질을 포함할 수 있다. 일부 실시예에서, 제1 소스/드레인 에피택셜 구조물의 하단 표면은 게이트 구조물 또는 채널 구조물의 하단 표면보다 수직으로 더 깊은 위치로 리세싱될 수 있다. 제2 소스/드레인 에피택셜 구조물의 하단 표면은 또한 게이트 구조물 또는 채널 구조물의 하단 표면보다 수직으로 더 깊은 위치로 리세싱될 수 있다. 일부 추가 실시예에서, 후면 유전체 캡은 원래의 반도체 본체 물질을 대체하고 게이트 구조물 및 제2 소스/드레인 에피택셜 구조물의 하단 표면과 접촉할 수 있다. 후면 유전체 캡은 산화물, 질화물, 탄소 질화물 또는 로우-k 유전체 물질을 포함할 수 있다. 따라서 셀 커패시턴스를 줄일 수 있고 게이트 구조물과 후면 소스/드레인 콘택 사이의 누설과 같은 전류 누설 문제를 제거할 수 있다.
여기에 제시된 반도체 트랜지스터 디바이스는 p형 GAA 디바이스 또는 n형 GAA 디바이스를 포함할 수 있다. 또한, 반도체 트랜지스터 디바이스는 단일, 연속 게이트 구조물 또는 다중 게이트 구조물과 연관된 반도체 핀, 나노 시트, 나노 와이어, 나노 도트(nanodots) 등과 같은 하나 이상의 채널 영역을 가질 수 있다. 당업자는 본 개시의 양상들로부터 이익을 얻을 수 있는 반도체 트랜지스터 디바이스의 다른 예들을 알 수 있을 것이다. 반도체 트랜지스터 디바이스는, 정적 랜덤 액세스 메모리(static random access memory; SRAM), 논리 회로, 예를 들면, 저항기, 커패시터, 및 인덕터와 같은 수동 컴포넌트들, 및 예를 들면, p형 전계 효과 트랜지스터(p-type field effect transistor; PFET), n형 FET(NFET), 다중 게이트 FET, 금속-산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보형 금속-산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 양극성 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 다른 메모리 셀, 및 이들의 조합들과 같은 능동 컴포넌트들을 포함할 수 있는, 집적 회로(IC)의 일부분일 수 있다.
도 1은 일부 실시예에 따른 반도체 트랜지스터 디바이스(100)의 사시도를 도시한다. 도 2는 일부 실시예에 따라 도 1의 x 방향의 A-A' 라인을 따라 취해진 단면도를 도시한다. 도 3a 내지 5는 일부 실시예에 따라 도 1의 제1 소스/드레인 영역, 게이트 영역 및 제2 소스/드레인 영역에서 y 방향의 B-B', C-C' 및 DD' 라인을 따라 각각 취해진 단면도를 도시한다. 대안적으로, 도 2 내지 5 및 이후의 다른 단면도는 또한 다양한 실시예를 도시하기 위해 단독으로 존재할 수 있다. 또한, 설명을 위해 일부 컴포넌트는 제거되거나 투명하게 도시되거나 경계선으로만 도시된다. 또한, 하나의 도면과 관련하여 논의된 피처는 또 다른 도면에서 생략될 수 있지만 적용 가능한 경우 해당 도면에 도시된 실시예에 통합될 수 있다.
도 1, 2 및 5에 도시된 바와 같이, 반도체 트랜지스터 디바이스(100)는 채널 구조물(102), 및 채널 구조물(102) 주위를 둘러싸는 게이트 구조물(104)을 포함한다. 채널 구조물(102)은 게이트 구조물(104)의 금속 컴포넌트의 스택에 의해 분리되고 둘러싸인 반도체 층의 스택을 포함할 수 있다. 제1 소스/드레인 에피택셜 구조물(106) 및 제2 소스/드레인 에피택셜 구조물(108)은 채널 구조물(102)의 대향 단부 상에 배치된다. 예로서, 채널 구조물(102)은 p형 불순물 및 n형 불순물로 도핑되지 않은 순수 실리콘 층일 수 있다. 채널 구조물(102)의 두께는 약 3 nm 내지 약 15 nm의 범위 내일 수 있다. 채널 구조물(102)의 두께는 약 6 nm 내지 약 40 nm의 범위 내일 수 있다. 예로서, 게이트 구조물(104)은 하이-k 물질(k가 7보다 큼)과 같은 게이트 유전체 물질, 일 함수 금속 물질, 및 텅스텐 또는 알루미늄과 같은 충전 금속 물질을 포함할 수 있다. 게이트 구조물(104)의 두께는 약 2 nm 내지 약 10 nm의 범위 내에 있을 수 있다. 일부 실시예에서, 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108)은 실리콘, 게르마늄 또는 실리콘 게르마늄과 같은 반도체 물질을 포함한다. 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108)은 육각형 또는 다이아몬드형 형상일 수 있다. 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108)은 각각 반도체 트랜지스터 디바이스(100)의 소스 영역 및 드레인 영역일 수 있다.
도 2에 도시된 바와 같이, 반도체 트랜지스터 디바이스(100)의 전면 상에, 전면 상호접속 구조물(114)이 게이트 구조물(104) 및 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108) 위에 배치될 수 있다. 전면 상호접속 구조물(114)은 전면 층간 유전체층(112) 내에 배치되고 그에 의해 둘러싸인 복수의 전면 금속층(116)을 포함할 수 있다. 전면 금속층(116)은 비아 또는 콘택과 같은 수직 상호접속부와 금속 라인과 같은 수평 상호접속부를 포함한다. 전면 상호접속 구조물(114)은 반도체 트랜지스터 디바이스의 다양한 피처 또는 구조물을 전기적으로 접속한다. 예를 들어, 게이트 콘택(110)이 게이트 구조물(104) 상에 배치되고 전면 금속층(116)을 관통해 외부 회로에 접속될 수 있다. 일부 실시예에서, 에피택셜 팁(107')은 채널 구조물(102)의 대향 단부 상에 배치된다. 에피택셜 팁(107')은 붕소 도핑된 실리콘 게르마늄(SiGeB)을 포함할 수 있다. 에피택셜 팁(107')은 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108)보다 적은 게르마늄을 가질 수 있다.
또한, 반도체 트랜지스터 디바이스(100)의 후면 상에서, 일부 실시예에서, 후면 소스/드레인 콘택(120)은, 제1 소스/드레인 에피택셜 구조물(106) 아래에 배치되고, 제1 소스/드레인 에피택셜 구조물(106)을, 후면 소스/드레인 콘택(120) 아래에 배치된 후면 전력 레일(122)에 접속한다. 후면 상호접속 구조물(124)은 후면 소스/드레인 콘택(120)에 전기적으로 결합되도록 형성될 수 있다. 후면 상호접속 구조물(124)은 후면 층간 유전체층(212) 내에 배치되고 이에 의해 둘러싸인 복수의 후면 금속 라인(216) 및 금속 비아(218)를 포함할 수 있다. 후면 상호접속 구조물(124)은 반도체 트랜지스터 디바이스의 다양한 피처 또는 구조물을 전기적으로 접속한다. 예를 들어, 후면 상호접속 구조물(124)은 후면 전력 레일(122) 상에 배치될 수 있고 외부 회로를 후면 소스/드레인 콘택(120)에 접속할 수 있다. 후면 소스/드레인 콘택(120) 및 후면 전력 레일(122)은 예를 들어, 금속 물질을 포함할 수 있다. 예를 들어, 후면 소스/드레인 콘택(120)은 텅스텐(W), 코발트(Co), 루테늄(Ru), 알루미늄(Al), 구리(Cu) 또는 다른 적절한 물질과 같은 금속을 포함할 수 있다. 예로서, 후면 소스/드레인 콘택(120)은 약 5 nm 내지 약 50 nm의 두께 및 약 20 nm 내지 약 40 nm의 폭을 가질 수 있다. 따라서, 제1 소스/드레인 에피택셜 구조물(106)은 반도체 트랜지스터 디바이스(100)의 후면으로부터 후면 소스/드레인 콘택(120)을 통해 외부 회로에 접속될 수 있다. 이에 따라 더 많은 금속 라우팅 유연성이 제공되고 셀 커패시턴스가 감소될 수 있다. 일부 실시예에서, 제1 유전체 라이너(118)는 후면 소스/드레인 콘택(120)의 측벽을 따라 배치되고 후면 소스/드레인 콘택(120)을 후면 유전체 캡(126)으로부터 분리한다. 예를 들어, 제1 유전체 라이너(118)는 약 5nm 미만의 두께를 가질 수 있다.
도 1 내지 3b에 도시된 바와 같이, 후면 소스/드레인 콘택(120)은 제1 소스/드레인 에피택셜 구조물(106)의 리세싱된 하단 표면(106b) 상에 랜딩(land on)할 수 있다. 일부 실시예에서, 제1 소스/드레인 에피택셜 구조물(106)의 하단 표면(106b)은 게이트 구조물(104)의 하단 표면(104b)보다 수직으로 더 깊은 위치에 도달하는 볼록한 형상으로서 리세싱될 수 있다. 일부 실시예에서, 제1 소스/드레인 에피택셜 구조물(106)의 하단 표면(106b)은 도 2에 도시된 바와 같이 제1 소스/드레인 에피택셜 구조물(106)로부터 제2 소스/드레인 에피택셜 구조물(108)까지 x 방향을 따라 볼록한 형상을 가지고, 또한, 도 3a/3b에 도시된 바와 같이 y 방향을 따라 볼록한 형상을 가질 수 있다. y 방향은 x 방향에 수직일 수 있다. 일부 실시예에서, 제1 소스/드레인 에피택셜 구조물(106)의 하단 표면(106b)은 게이트 구조물(104)의 하단 표면(104b)보다 수직으로 약 10nm 내지 20nm 더 깊다. 일부 실시예에서, 저온 에피택셜 층(119)은 제1 소스/드레인 에피택셜 구조물(106)의 리세싱된 하단 표면(106b)과 후면 소스/드레인 콘택(120) 사이에 배치될 수 있고, 금속 합금 층(121)은 저온 에피택셜 층(119) 상에 형성될 수 있다. 저온 에피택셜 층(119)은 제1 소스/드레인 에피택셜 구조물(106)의 도핑 농도보다 더 큰 도핑 농도를 가질 수 있어서, 성능을 얻기 위해 더 나은 금속 합금 층(121)이 후속적으로 형성될 수 있다. 예를 들어, 저온 에피택셜 층(119)은 약 20nm 미만의 두께를 가질 수 있다. 금속 합금 층(121)은 접촉 랜딩을 위해 제1 소스/드레인 에피택셜 구조물(106) 또는 저온 에피택셜층(119) 상에 배치될 수 있다. 금속 합금 층(121)은 자기 정렬된 살리사이드 프로세스에 의해 형성된 실리사이드층일 수 있다. 금속 합금 층(121)은 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 백금 실리사이드, 니켈 백금 실리사이드, 에르븀 실리사이드, 팔라듐 실리사이드, 이들의 조합, 또는 다른 적절한 물질로부터 선택된 물질을 포함할 수 있다. 일부 실시예에서, 금속 합금 층(121)은 게르마늄을 포함할 수 있다.
도 1 및 2에 도시된 바와 같이, 제2 소스/드레인 에피택셜 구조물(108)의 하단 표면(108b)은 게이트 구조물(104)의 하단 표면(104b)보다 수직으로 더 깊은 위치로 리세싱될 수 있다. 제2 소스/드레인 에피택셜 구조물(108)의 하단 표면(108b)은 채널 구조물(102)의 하단 표면(102b)을 수직으로 초과하는 위치까지 더 깊게 리세싱될 수 있다. 일부 실시예에서, 제2 소스/드레인 에피택셜 구조물(108)의 하단 표면(108b)은 도 2에 도시된 바와 같이 제1 소스/드레인 에피택셜 구조물(106)로부터 제2 소스/드레인 에피택셜 구조물(108)까지 x 방향을 따라 볼록한 형상을 가질 수 있다. 제2 소스/드레인 에피택셜 구조물(108)의 하단 표면(108b)은 또한, 도 4에 도시된 바와 같이 y 방향을 따라 볼록한 형상을 가질 수 있다. y 방향은 x 방향에 수직일 수 있다. 일부 실시예에서, 제2 소스/드레인 에피택셜 구조물(108)의 하단 표면(108b)은 게이트 구조물(104)의 하단 표면(104b)보다 수직으로 약 10nm 내지 20nm 더 깊이 있다. 셀 커패시턴스는 제2 소스/드레인 에피택셜 구조물(108)의 하단 표면(108b)이 채널 구조물(102)의 최하부 아래에 있는 실시예에 비해 더 감소된다.
도 1 내지 2 및 4 내지 5에 도시된 바와 같이, 반도체 트랜지스터 디바이스(100)의 후면 상에, 일부 실시예에서, 후면 유전체 캡(126)이 게이트 구조물(104) 아래에 배치되고 또한 제2 소스/드레인 에피택셜 구조물(108)아래로 연장될 수 있다. 후면 유전체 캡(126)은 원래의 반도체 본체 물질을 대체하고, 게이트 구조물(104)과 후면 소스/드레인 콘택(120)을 분리 및 절연하는 데 도움이 되며, 따라서 셀 커패시턴스를 감소시키고 게이트 구조물(104)과 후면 소스/드레인 콘택(120) 사이의 누설과 같은 전류 누설 문제를 제거한다. 후면 유전체 캡(126)은 산화물, 질화물, 탄소 질화물 또는 로우-k 유전체 물질을 포함할 수 있다.
도 1 내지 2에 도시된 바와 같이, 내부 스페이서(128)는 게이트 구조물(104)을 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108)로부터 분리시키기 위해 게이트 구조물(104)의 금속 컴포넌트의 대향 단부 상에 배치된다. 일부 실시예에서, 게이트 스페이서(134)는 게이트 구조물(104)의 상부 부분의 대향 측벽을 따라 배치된다. 내부 스페이서(128)의 외부 표면은 채널 구조물(102) 및/또는 게이트 스페이서(134)의 외부 표면과 실질적으로 공면일 수 있다. 일부 실시예에서, 상부 분리 구조물(220)은 게이트 스페이서들(134) 사이의 트렌치에 배치된다. 상부 분리 구조물(220)은 게이트 구조물들(104) 사이에 전기 절연을 제공한다.
도 5에 도시된 바와 같이, 일부 실시예에서, 게이트 구조물(104)은 게이트 유전체층(232) 및 게이트 전극(230)을 포함한다. 게이트 전극(230)은 하나 이상의 일 함수 금속층(들) 및 충전 금속을 포함한다. 게이트 유전체층(232)은 게이트 전극(230)의 외부 표면을 라이닝하여 컨포멀하게 형성될 수 있다. 게이트 유전체 층(232)은 채널 구조물(102)과 접촉할 수 있다. 일부 실시예에서, 게이트 유전체층(232)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 란탄 산화물(La2O3), 하프늄 알루미늄 산화물(HfAlO2), 하프늄 실리콘 산화물(HfSiO2), 알루미늄 산화물(Al2O3) 또는 기타 적합한 물질과 같은 하이-k 물질(k는 7보다 큼)을 포함한다.
도 1 및 3a 내지 5에 도시된 바와 같이, 일부 실시예에서, 하부 분리 구조물(160), 중간 분리 구조물(132) 및 하드 마스크(136)는 y 방향을 따라 2개의 반도체 트랜지스터 디바이스(100a, 100b)를 분리하는 절연 구조물로서 집합적으로 기능할 수 있다. 후면 유전체 캡(126)은 하부 분리 구조물(160)에 의해 둘러싸일 수 있다. 도 3a 및 4a에 도시된 바와 같이, 일부 실시예에서, 후면 소스/드레인 콘택(120) 및 둘러싸는 제1 유전체 라이너(118) 그리고 후면 유전체 캡(126) 및 둘러싸는 제2 유전체 라이너(127)는, 하부 분리 구조물(160) 및 중간 분리 구조물(132)의 표면을 따라 연장되고, 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108)의 상부 표면상에서 연장될 수 있다. 도 3b 및 4b에 도시된 바와 같이, 일부 대안적인 실시예에서, 에어 갭(192)은 제1 소스/드레인 에피택셜 구조물(106) 및 제2 소스/드레인 에피택셜 구조물(108)의 하부 부분을 둘러싸도록 형성될 수 있다. 일부 대안적인 실시예에서, 에어 갭(192)은 중간 분리 구조물(132)과 제1 소스/드레인 에피택셜 구조물(106) 및 제2 소스/드레인 에피택셜 구조물(108)의 둘러싸는 하부 부분사이에 형성될 수 있다. 후면 소스/드레인 콘택(120) 및 둘러싸는 제1 유전체 라이너(118) 그리고 후면 유전체 캡(126) 및 둘러싸는 제2 유전체 라이너(127)는 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108)의 리세스에서 하향으로 연장될 수 있다.
도 6 내지 29b는 본 발명 개시의 일부 실시예에 따라 다양한 스테이지에서 반도체 디바이스를 제조하기 위한 방법을 예시한다. 일부 실시예에서, 도 6 내지 29b에 도시된 반도체 트랜지스터 디바이스는, 정적 랜덤 액세스 메모리(SRAM), 논리 회로, 예를 들면, 저항기, 커패시터, 및 인덕터와 같은 수동 컴포넌트들, 및/또는 예를 들면, p형 전계 효과 트랜지스터(PFET), n형 FET(NFET), 다중 게이트 FET, 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보형 금속-산화물 반도체(CMOS) 트랜지스터, 양극성 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 다른 메모리 셀, 및 이들의 조합들과 같은 능동 컴포넌트들을 포함할 수 있는, 집적 회로(IC)의 프로세싱 동안 제조된 중간 디바이스 또는 그 일부분일 수 있다.
도 6의 사시도에 도시된 바와 같이, 기판(140)이 제공된다. 일부 실시예에서, 기판(140)은 웨이퍼의 일부분일 수 있고, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs) 또는 다른 적절한 반도체 물질을 포함할 수 있다. 일부 실시예에서, 기판(140)은 벌크 기판(142), 벌크 기판(142) 상의 절연체 기판 층(144), 및 절연체 기판 층(144) 상의 반도체 기판 층(146)을 포함하는 SOI(semiconductor-on-insulator) 구조물이다. 다양한 실시예에서, 기판(140)은 다양한 기판 구조물 및 물질 중 임의의 것을 포함할 수 있다.
도 7의 사시도에 도시된 바와 같이, 일부 실시예에서, 적층된 구조물(150)이 기판(140) 위에 형성된다. 적층된 구조물(150)은 교대로 적층된 제1 반도체층(152)과 제2 반도체층(154)을 포함한다. 제1 반도체 층(152)은 반도체 트랜지스터 디바이스의 채널 영역으로서 기능할 것이다. 제2 반도체 층(154)은 이후 제거되고 게이트 물질로 대체될 희생 층이다. 제1 반도체층(152)과 제2 반도체층(154)은 상이한 격자 상수를 가지는 물질로 제조되며, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 또는 InP의 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 제1 반도체 층(152)과 제2 반도체 층(154)은 Si, Si 화합물, SiGe, Ge 또는 Ge 화합물로 제조된다. 적층된 구조물(150)은 에피택시를 통해 기판(140) 상에 형성될 수 있으며, 적층된 구조물(150)은 결정 층을 형성한다. 도 7은 제1 반도체 층(152)의 4개의 층과 제2 반도체 층(154)의 3개의 층을 도시하고 있지만, 층의 수는 그렇게 제한되지 않고 각 층에 대해 1개만큼 작을 수 있다. 일부 실시예에서, 제1 및 제2 반도체 층 각각의 2개 내지 10개의 층이 형성된다. 적층된 층의 수를 조정하는 것에 의해, 반도체 트랜지스터 디바이스의 구동 전류가 조정될 수 있다.
일부 실시예에서, 제1 반도체 층(152)은 게르마늄이 없는 순수한 실리콘 층일 수 있다. 제1 반도체 층(152)은 또한 예를 들어, 게르마늄 원자 백분율이 약 1% 미만인 실질적으로 순수한 실리콘 층일 수 있다. 또한, 제1 반도체 층(152)은 p형 및 n형 불순물이 도핑되지 않은 진성(intrinsic)일 수 있다. 일부 실시예에서, 제1 반도체 층(152)의 두께는 약 3 nm 내지 약 15 nm 범위 내이다.
일부 실시예에서, 제2 반도체 층(154)은 0보다 큰 게르마늄 원자 백분율을 갖는 SiGe 층일 수 있다. 일부 실시예에서, 제2 반도체 층(154)의 게르마늄 백분율은 약 10% 내지 약 50% 범위 내일 수 있다. 일부 실시예에서, 제2 반도체 층(154)의 두께는 약 2 nm 내지 약 10 nm 범위 내이다.
도 8의 사시도에 도시된 바와 같이, 일부 실시예에서, 적층된 구조물(150)(도 7 참조)은 X 방향으로 연장되는 핀 구조물(156) 및 트렌치(158)를 형성하도록 패터닝된다. 일부 실시예에서, 적층된 구조물(150)은 에칭 마스크로서 패터닝된 마스크 층(157)을 사용하는 에칭 프로세스에 의해 패터닝되어, 마스크 층(157)에 의해 덮이지 않은 적층된 구조물(150)의 부분이 제거된다. 반도체 기판 층(146)은 또한 이 프로세스에서 부분적으로 또는 완전히 제거될 수 있다. 마스크 층(157)은 제1 마스크 층 및 제2 마스크 층을 포함할 수 있다. 제1 마스크 층은 열 산화 프로세스에 의해 형성될 수 있는, 실리콘 산화물로 제조된 패드 산화물 층일 수 있다. 제2 마스크 층은 저압 CVD(low pressure CVD; LPCVD)와 플라즈마 증강된 CVD(plasma enhanced CVD; PECVD)를 포함하는 화학적 증기 퇴적(chemical vapor deposition; CVD), 물리적 증기 퇴적(physical vapor deposition; PVD), 원자층 퇴적(atomic layer deposition; ALD), 또는 다른 적절한 프로세스에 의해 형성되는 실리콘 질화물(SiN)로 제조될 수 있다. 마스크 층(157)은 자기 정렬 이중 패터닝(self-aligned double patterning; SADP), 자기 정렬 사중 패터닝(self-aligned quadruple patterning; SAQP) 등과 같은 다양한 다중 패터닝 기술을 사용하여 패터닝될 수 있다. 도 8은 Y 방향으로 배열되고 서로 평행한 2개의 핀 구조물(156)을 도시하지만, 핀 구조물의 수는 이에 제한되지 않고 1개 및 3개 이상만큼 작을 수 있다. 일부 실시예에서, 패터닝 동작에서 패턴 충실도(pattern fidelity)를 향상시키기 위해 핀 구조물(156)의 양측부에 하나 이상의 더미 핀 구조물이 형성된다.
도 9의 사시도에 도시된 바와 같이, 일부 실시예에서, 하부 분리 구조물(160)은 트렌치(158)의 하부 부분에서 절연체 기판 층(144) 위에 형성되며, 이는 또한 얕은 트렌치 분리(shallow trench isolation; STI) 구조물로 지칭된다. 핀 구조물(156)의 상부 부분은 하부 분리 구조물(160)로부터 노출된다. 하부 분리 구조물(160)은 절연체 기판 층(144) 위에 절연 물질을 형성한 후 평탄화 동작에 의해 형성될 수 있다. 그 다음, 절연 물질은 핀 구조물(156)의 상부 부분이 노출되도록 하부 분리 구조물(160)을 형성하기 위해 리세싱된다. 절연 물질은 예를 들어, 질화물(예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산소 탄소 질화물, 실리콘 탄소 질화물), 탄화물(예를 들어, 실리콘 탄화물, 실리콘 산소 탄화물), 산화물(예를 들어, 실리콘 산화물), 보로실리케이트 유리(BSG), 인산 규산염 유리(PSG), 보로포스포실리케이트 유리(BPSG), 유전 상수가 7 미만인 로우-k 유전체 물질(예를 들어, 탄소 도핑 산화물, SiCOH), 등과 같은 유전체 물질을 포함할 수 있다. 일부 실시예에서, 하부 분리 구조물(160)은 열 산화 또는 퇴적 프로세스(예를 들어, 물리적 증기 퇴적(PVD), 화학 증기 퇴적(CVD), 플라즈마 강화 화학적 증기 퇴적(PECVD), 원자 층 퇴적(ALD), 스퍼터링 등) 및 제거 프로세스(예를 들어, 습식 에칭, 건식 에칭, 화학 기계적 평탄화(CMP) 등)를 포함하는 다양한 단계를 통해 형성된다.
도 10의 사시도에 도시된 바와 같이, 일부 실시예에서, 클래딩 반도체 층(161)이 핀 구조물(156)의 외부 표면 위에 형성된다. 일부 실시예에서, 클래딩 반도체 층(161)은 게르마늄, 실리콘 게르마늄 등과 같은 반도체 물질을 포함한다. 일부 실시예에서, 클래딩 반도체 층(161)은 제2 반도체 층(154)과 동일한 물질을 포함한다. 또한, 일부 실시예에서, 클래딩 반도체 층(161)은 에피택시 성장 프로세스 또는 퇴적 프로세스(예를 들어, PVD, CVD, PECVD, ALD, 스퍼터링 등)에 의해 형성될 수 있다.
도 11의 사시도에 도시된 바와 같이, 일부 실시예에서, 중간 분리 구조물(132)가 핀 구조물들(156) 사이의 하부 분리 구조물(160) 위에 형성된다. 유전체 라이너(130)는 클래딩 반도체 층(161) 및 하부 분리 구조물(160)의 측벽을 따라 중간 분리 구조물(132)과 하부 분리 구조물(160) 사이에 형성될 수 있다. 그런 다음, 하드 마스크(136)는 중간 분리 구조물(132) 및 유전체 라이너(130)의 상부에 형성될 수 있다. 중간 분리 구조물(132) 및 유전체 라이너(130)는 핀 구조물들(156) 사이에 전기적 절연을 제공하고, 하드 마스크(136)는 향후 패터닝 단계 동안 중간 분리 구조물(132)의 손실을 방지한다.
일부 실시예에서, 유전체 라이너(130), 중간 분리 구조물(132) 및 하드 마스크(136)는 퇴적(예를 들어, PVD, CVD, PECVD, ALD, 스퍼터링 등) 및 제거(예를 들어, 에칭, 화학 기계적 평탄화(CMP) 등) 프로세스에 의해 형성된다. 중간 분리 구조물(132)은 핀 구조물(156)의 상단 표면 아래의 상단 표면을 가질 수 있다. 도 11에 도시되지 않은 일부 실시예에서, 하드 마스크(136)의 평탄화 프로세스는 또한 핀 구조물(156) 위로부터 클래딩 반도체 층(161)을 제거할 수 있다. 하드 마스크(136)는 핀 구조물(156)의 상단 표면과 공면인 상단 표면을 가질 수 있다. 일부 실시예에서, 중간 분리 구조물(132) 및 하부 분리 구조물(160)은 각각 로우-k 유전체 물질을 포함할 수 있으며, 여기서 유전 상수는 예를 들어, 실리콘 산질화물, 실리콘 탄소 질화물, 실리콘 산소 탄화물, 실리콘 산소 탄소 질화물, 실리콘 질화물 또는 일부 다른 적절한 로우-k 유전체 물질과 같이, 7 미만이다. 유전체 라이너(130)는 선택적 제거 프로세스를 위한 중간 분리 구조물(132)과는 다른 물질을 포함할 수 있다. 하드 마스크(136)는 하이-k 유전체 물질을 포함할 수 있으며, 여기서 유전 상수는 예를 들어, 하프늄 산화물, 지르코늄 산화물, 하프늄 알루미늄 산화물, 하프늄 실리콘 산화물, 알루미늄 산화물, 또는 일부 다른 적절한 하이-k 유전체 물질과 같이 7보다 크다.
도 12의 사시도에 도시된 바와 같이, 일부 실시예에서, 클래딩 반도체 층(161) 및 마스크 층(157)(도 8 참조)은 핀 구조물(156)의 상부로부터 에칭된다. 제거 프로세스에 의해 제1 반도체 층(152) 및 클래딩 반도체 층(161)의 상단 표면이 노출될 수 있다. 일부 실시예에서, 하드 마스크(136)는 예를 들어, 건식 에칭 프로세스 및/또는 습식 에칭 프로세스에 의해 선택적으로 에칭된다.
도 13의 사시도에 도시된 바와 같이, 일부 실시예에서, 더미 게이트 구조물(170)은 x 방향으로 서로 이격되어 y 방향을 따라 핀 구조물(156) 위에 형성된다. 일부 실시예에서, 더미 게이트 구조물(170)은 언급된 순서로 하나가 다른 하나 위에 적층된 희생 게이트 유전체 층(162), 희생 게이트 전극 층(164), 패드 층(166) 및 마스크 층(168)을 포함할 수 있다. 도 13에는 2개의 더미 게이트 구조물(170)가 도시되어 있지만, 더미 게이트 구조물(170)의 수는 이에 제한되지 않고 2개보다 많거나 적을 수 있다. 일부 실시예에서, 희생 게이트 유전체 층(162)은 예를 들어, 질화물(예를 들어, 실리콘 질화물, 실리콘 산질화물), 탄화물(예를 들어, 실리콘 탄화물), 산화물(예를 들어, 실리콘 산화물), 또는 일부 다른 적절한 물질과 같은 유전체 물질을 포함할 수 있다. 희생 게이트 전극층(164)은 예를 들어, 폴리실리콘을 포함할 수 있다. 패드 층(166) 및 마스크 층(168)은 열 산화물, 질화물 및/또는 다른 하드 마스크 물질을 포함할 수 있고 포토리소그래피 프로세스에 의해 형성된다.
이어서, 게이트 스페이서(134)가 더미 게이트 구조물(170)의 대향 측벽을 따라 형성된다. 예를 들어, 측벽 스페이서용 절연 물질의 블랭킷 층은 플라즈마 강화 화학적 증기 퇴적(plasma enhanced chemical vapor deposition; PECVD), 저압 화학적 증기 퇴적(low-pressure chemical vapor deposition; LPCVD), 대기압 이하 화학적 증기 퇴적(sub-atmospheric chemical vapor deposition; SACVD) 등을 사용하여 더미 게이트 구조물(170)을 덮도록 컨포멀하게 형성된다. 블랭킹 층이 컨포멀한 방식으로 퇴적되어, 예를 들면, 측벽, 수평 표면, 및 더미 게이트 구조물(170)의 상단과 같은, 수직 표면 상에서 실질적으로 동일한 두께를 갖도록 형성된다. 일부 실시예에서, 블랭킷 층의 절연 물질은 실리콘 질화물 기반 물질을 포함할 수 있다. 그 다음, 블랭킷 층은 이방성 프로세스를 사용하여 에칭되어 더미 게이트 구조물(170)의 대향 측벽 상에 게이트 스페이서(134)를 형성한다.
게이트 영역에서 도 14a의 사시도, 도 14b의 x 방향 단면도, 도 14c의 y 방향 단면도와, 소스 영역 또는 드레인 영역에서 도 14d의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 더미 게이트 구조물(170)에 따라 제1 소스/드레인 영역(176) 및 제2 소스/드레인 영역(178)으로부터 핀 구조물(156)을 제거하기 위해 제거 프로세스가 수행된다. 그 결과, 제1 반도체 층(152) 및 제2 반도체 층(154)은 x 방향을 따라 짧아지고 게이트 스페이서(134)와 수직으로 정렬될 수 있다(도 14b 참조). 예로서, 핀 구조물(156)의 노출된 부분은 변형된 소스/드레인(strained source/drain; SSD) 에칭 프로세스를 사용하여 제거된다. SSD 에칭 프로세스는 다양한 방식으로 수행될 수 있다. 일부 실시예에서, SSD 에칭 프로세스는 플라즈마 소스 및 반응 가스를 사용한 건식 화학적 에칭에 의해 수행될 수 있다. 플라즈마 소스는 유도 결합 플라즈마(inductively coupled plasma; ICR) 에칭, 변압기 결합 플라즈마(transformer coupled plasma; TCP) 에칭, 전자 사이클로트론 공명(electron cyclotron resonance; ECR) 에칭, 반응성 이온 에칭(reactive ion etch; RIE) 등일 수 있으며 반응 가스는 불소계 가스, 염화물(Cl2), 수소 브롬화물(HBr), 산소(O2) 등 또는 이들의 조합일 수 있다. 일부 다른 실시예에서, SSD 에칭 프로세스는 암모늄 퍼옥사이드 혼합물(APM), 암모늄 하이드록사이드(NH4OH), 테트라메틸 암모늄 하이드록사이드(TMAH), 이들의 조합 등과 같은 습식 화학적 에칭에 의해 수행될 수 있다. 또 다른 일부 실시예에서, SSD 에칭 단계는 건식 화학적 에칭 및 습식 화학적 에칭의 조합에 의해 수행될 수 있다. 또한, 일부 실시예에서, 제거 프로세스는 또한 최하부 제1 반도체 층(152)을 제거한 후에 더미 게이트 구조물들(170) 사이의 반도체 기판 층(146)의 상부 부분을 제거할 수 있다. 반도체 기판 층(146) 또는 최하부 제1 반도체 층(152)은 제1 소스/드레인 영역(176) 및 제2 소스/드레인 영역(178)에서 x 방향을 따라 오목한 상단 표면을 가질 수 있다. 상단 표면은 하부 분리 구조물들(160) 사이에 리세싱될 수 있다.
또한, 제거 프로세스는 게이트 스페이서(134) 및/또는 더미 게이트 구조물(170) 아래의 제2 반도체 층(154)의 단부(ending portions)를 더 제거하기 위해 등방성 에천트를 포함할 수도 있다. 따라서, 제거 프로세스 후 제1 반도체 층(152)은 x 방향에서 제2 반도체 층(154)보다 넓다. 제1 반도체 층(152)은 제거 프로세스 후 트랜지스터 디바이스의 채널 구조물로서 형성될 수 있다. 채널 구조물은 도 14b 및 다른 도면의 단면도에 예시된 바와 같은 적층된 직사각형 형상을 나타낼 수 있는 반면, 다른 실시예에서 채널 구조물은 원, 팔각형, 타원, 다이아몬드 등과 같은 다른 형상을 나타낼 수 있음을 이해할 것이다.
도 15a의 사시도 및 도 15b의 x 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 내부 스페이서(128)는 x 방향으로 제2 반도체 층(154)의 단부 상에 형성된다. 내부 스페이서(128)의 외부 표면은 제1 반도체 층(152) 및/또는 게이트 스페이서(134)의 외부 표면과 실질적으로 공면일 수 있다. 일부 실시예에서, 내부 스페이서(128)는 퇴적 프로세스(예를 들어, CVD, PVD, PECVD, ALD, 스퍼터링 등)에 이어 선택적 제거 프로세스에 의해 형성된다. 예를 들어, 일부 실시예에서, 연속 층이 먼저 측벽을 따라 그리고 더미 게이트 구조물(170) 위에 형성될 수 있다. 그 다음, 내부 스페이서(128)를 형성하기 위해 게이트 스페이서(134)에 의해 수직으로 덮이지 않은 연속 층의 부분을 제거하기 위해 수직 에칭 프로세스가 수행될 수 있다. 또한, 일부 실시예에서, 내부 스페이서(128)는 예를 들어, 실리콘 산질화물, 실리콘 탄소 질화물, 실리콘 산소 탄화물, 실리콘 산소 탄소 질화물, 실리콘 질화물 또는 일부 다른 적절한 물질과 같은 유전체 물질을 포함한다.
제1 소스/드레인 영역에서 도 16a의 사시도, 도 16b의 x 방향 단면도, 및 도 16c의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 제1 희생 소스/드레인 콘택(180)은 제2 소스/드레인 영역(178)을 덮는 하드 마스크 층(182)과 함께 제1 소스/드레인 영역(176) 아래에 형성된다. 일부 실시예에서, 제1 희생 소스/드레인 콘택(180)은 반도체 기판 층(146)에서 깊게 연장된다. 예를 들어, 제1 희생 소스/드레인 콘택(180)은 약 50nm의 두께를 가질 수 있다. 일부 실시예에서, 트렌치는 제1 소스/드레인 영역(176) 바로 아래의 최하부 제1 반도체 층(152) 및/또는 반도체 기판 층(146)의 적어도 일부를 에칭함으로써 먼저 형성된다. 그 후, 희생 물질이 트렌치에 채워져 제1 희생 소스/드레인 콘택(180)을 형성한다. 일부 실시예에서, 제1 희생 소스/드레인 콘택(180)은 0보다 큰 게르마늄 원자 백분율을 갖는 진성 SiGe 물질을 포함할 수 있다. 일부 실시예에서, 제1 희생 소스/드레인 콘택(180)의 게르마늄 백분율은 약 10% 내지 약 50% 범위 내이다. 일부 실시예에서, 제1 희생 소스/드레인 콘택(180)은 제2 반도체 층(154)과 동일한 물질을 포함한다. 또한, 일부 실시예에서, 제1 희생 소스/드레인 콘택(180)은 에피택시 성장 프로세스 또는 퇴적 프로세스(예를 들어, PVD, CVD, PECVD, ALD, 스퍼터링 등)에 의해 형성될 수 있다. 트렌치 및 제1 희생 소스/드레인 콘택(180)을 내부에 형성함으로써, 제1 희생 소스/드레인 콘택(180)을 대체함으로써 소스/드레인 콘택이 나중에 자기 정렬되어 형성되어 콘택 랜딩의 오버레이 시프트(overlay shift)가 제거될 수 있다.
제1 소스/드레인 영역에서 도 17a의 사시도, 도 17b의 x 방향 단면도, 도 17c의 y 방향 단면도와, 제2 소스/드레인 영역에서 도 17d의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 제1 소스/드레인 에피택셜 구조물(106) 및 제2 소스/드레인 에피택셜 구조물(108)은 더미 게이트 구조물(170)의 대향 측부 상의 제1 소스/드레인 영역(176) 및 제2 소스/드레인 영역(178)에 각각 형성된다(도 16a 참조). 일부 실시예에서, 제1 소스/드레인 에피택셜 구조물(106)은 제1 희생 소스/드레인 콘택(180) 상에 형성될 수 있다(도 17c 참조). 제2 소스/드레인 에피택셜 구조물(108)은 반도체 기판 층(146) 상에 형성될 수 있다(도 17d 참조). 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108)은 각각 반도체 트랜지스터 디바이스의 소스 및 드레인일 수 있다. 일부 실시예에서, 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108)은 반도체 물질을 포함한다. 예를 들어, 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108)은 도핑된 실리콘, 게르마늄, 또는 붕소 도핑된 실리콘 게르마늄(SiGeB)과 같은 실리콘 게르마늄을 포함할 수 있다. 일부 실시예에서, 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108)은 에피택시 성장 프로세스를 통해 형성된다. 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108)은 육각형 또는 다이아몬드형 형상일 수 있다. 에어 갭(192)은 제1 소스/드레인 에피택셜 구조물(106) 및 제2 소스/드레인 에피택셜 구조물(108)의 하부 부분을 둘러싸도록 형성될 수 있다.
일부 실시예에서, 중간 소스/드레인 층(107)은 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108)을 형성하기 전에 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108) 아래에 형성된다. 중간 소스/드레인 층(107)은 붕소 도핑된 실리콘 게르마늄(SiGeB)을 포함할 수 있다. 중간 소스/드레인 층(107)은 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108)보다 적은 게르마늄을 가질 수 있고 디바이스 설계를 위한 버퍼 층으로서 기능할 수 있다. 예를 들어, 중간 소스/드레인 층(107)은 약 20nm의 두께를 가질 수 있다. 일부 실시예에서, 중간 소스/드레인 층(107)은 에피택셜 프로세스에 의해 형성되고, 에피택셜 팁(107')은 동일한 에피택셜 프로세스에 의해 제1 반도체 층(152)의 대향 단부 상에 동시에 형성된다. 따라서, 에피택셜 팁(107')은 중간 소스/드레인 층(107)과 동일한 조성을 가질 수 있다.
제1 소스/드레인 영역에서 도 18a의 사시도, 도 18b의 x 방향 단면도, 도 18c의 y 방향 단면도 및 제2 소스/드레인 영역에서 도 18d의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 상부 분리 구조물(220)은 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108)을 덮는 이전에 형성된 구조물 위에 형성된다. 평탄화 프로세스가 후속하여 게이트 스페이서(134)를 낮추고 동일한 수평면 상에 희생 게이트 유전체 층(162) 및 희생 게이트 전극 층(164)을 노출시키기 위해 수행된다. 일부 실시예에서, 에칭 정지 라이너(210)는 상부 분리 구조물(220)을 형성하기 전에 이전에 형성된 구조물을 라이닝하여 컨포멀하게 형성될 수 있다. 일부 실시예에서, 에칭 정지 라이너(210)는 실리콘 질화물을 포함할 수 있다. 일부 다른 실시예에서, 에칭 정지 라이너(210)는 실리콘 이산화물, 실리콘 산질화물 등과 같은 다른 유전체 물질을 포함할 수 있다. 에칭 정지 라이너(210)는 플라즈마 강화 CVD(PECVD)를 사용하여 형성될 수 있지만, 저압 CVD(LPCVD), 원자 층 퇴적(ALD) 등과 같은 다른 적절한 방법이 또한 사용될 수 있다. 상부 분리 구조물(220)은 화학적 증기 퇴적(CVD), 고밀도 플라즈마 CVD, 스핀-온, 스퍼터링 또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 상부 분리 구조물(220)은 실리콘 이산화물을 포함할 수 있다. 일부 다른 실시예에서, 상부 분리 구조물(220)은 Si, O, C 및/또는 H(SiCOH 또는 SiOC)를 포함하는 탄소 도핑 산화물 유전체, 로우-k 물질 또는 유기 물질(예를 들어, 중합체)과 같은 다른 유전체 물질을 포함할 수 있다. 평탄화 동작은 CMP(chemical-mechanical process)를 포함할 수 있다.
게이트 영역에서 도 19a의 사시도, 도 19b의 x 방향 단면도, 도 19c의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 대체 게이트 프로세스가 수행되어 게이트 구조물(104)을 형성한다. 일부 실시예에서, 게이트 구조물(104)은 먼저 희생 게이트 유전체 층(162) 및 희생 게이트 전극 층(164)을 제거함으로써 형성되고, 이에 의해 제1 및 제2 반도체 층(152, 154)을 노출한다(도 18b 참조). 상부 분리 구조물(220)은 희생 게이트 유전체 층(162) 및 희생 게이트 전극 층(164)의 제거 동안 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108)을 보호한다. 희생 게이트 유전체층(164)은 플라즈마 건식 에칭 및/또는 습식 에칭에 의해 제거될 수 있다. 희생 게이트 전극층(54)이 폴리실리콘이고 상부 분리 구조물(220)이 실리콘 산화물인 경우, 희생 게이트 전극층(164)을 선택적으로 제거하기 위해 TMAH 용액과 같은 습식 에천트가 사용될 수 있다. 희생 게이트 전극층(164)은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용해 제거될 수 있다. 이어서, 희생 게이트 유전체층(162)도 제거된다. 이와 같이 제1 및 제2 반도체 층(152, 154)이 노출된다.
그 후, 제2 반도체 층(154) 및 클래딩 반도체 층(161)(도 14c 참조)은, 제1 반도체 층(152)을 에칭하는 것보다 빠른 에칭 속도로 제2 반도체 층(154) 및 클래딩 반도체 층(161)을 선택적으로 에칭할 수 있는 에천트를 사용하여 제거 또는 에칭된다. 내부 스페이서(128)는 제2 반도체 층(154) 및 클래딩 반도체 층(161)을 에칭하는데 사용되는 에천트로부터 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108)을 보호하는데, 그 이유는 내부 스페이서(128)는 제2 반도체 층(154) 및 클래딩 반도체 층(161)의 물질에 대해 에칭 선택성을 갖는 물질로 제조되기 때문이다.
그 후 게이트 구조물(104)이 게이트 스페이서(134)와 내부 스페이서(128) 사이에 형성되고 그리고/또는 채워진다. 즉, 게이트 구조물(104)은 제1 반도체 층(152)을 에워싸고(또는 둘러싸거나 감싸고), 여기서 제1 반도체 층(152)은 반도체 트랜지스터 디바이스의 채널로 지칭된다. 게이트 스페이서(134)는 게이트 구조물(104)의 대향 측부 상에 배치된다. 게이트 구조물(104)은 게이트 유전체층(232)과 게이트 전극(230)을 포함한다. 게이트 전극(230)은 하나 이상의 일 함수 금속층(들) 및 충전 금속을 포함한다. 게이트 유전체 층(232)은 컨포멀하게 형성될 수 있다. 즉, 게이트 유전체 층(232)은 하부 분리 구조물(160) 및 제1 반도체 층(152)과 접촉한다(도 19c 참조). 일부 실시예에서, 게이트 유전체층(232)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 란탄 산화물(La2O3), 하프늄 알루미늄 산화물(HfAlO2), 하프늄 실리콘 산화물(HfSiO2), 알루미늄 산화물(Al2O3) 또는 기타 적합한 물질과 같은 하이-k 물질(k는 7보다 큼)을 포함한다. 일부 실시예에서, 게이트 유전체층(232)은 ALD 프로세스 또는 다른 적절한 프로세스를 수행함으로써 형성될 수 있다.
일부 실시예에서, 게이트 전극(230)의 일 함수 금속층은 게이트 유전체층(232) 상에 형성되고, 일 함수 금속층은 제1 반도체 층(152)을 둘러싼다. 일 함수 금속층은 티타늄 질화물(TiN), 탄탈(TaN), 티타늄 알루미늄 실리콘(TiAlSi), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄(TiAl), 탄탈 알루미늄(TaAl) 또는 기타 적합한 물질과 같은 물질을 포함할 수 있다. 일부 실시예에서, 일 함수 금속층은 ALD 프로세스 또는 다른 적절한 프로세스를 수행함으로써 형성될 수 있다. 게이트 전극(230)의 충전 금속은 게이트 스페이서들(134) 사이 및 내부 스페이서들(128) 사이의 잔여 공간을 채운다. 즉, 일 함수 금속층(들)은 게이트 유전체층(232)과 충전 금속 사이에서 이들과 접촉한다. 충전 금속은 텅스텐 또는 알루미늄과 같은 물질을 포함할 수 있다. 게이트 유전체층(232) 및 게이트 전극(230)을 퇴적한 후, CMP 프로세스와 같은 평탄화 프로세스가 수행되어, 게이트 구조물(104)을 형성하기 위해 게이트 유전체층(232) 및 게이트 전극(230)의 초과 부분을 제거할 수 있다.
일부 실시예에서, 제1 반도체 층(152)의 노출된 표면 및 반도체 기판 층(146)의 노출된 표면을 둘러싸도록 게이트 구조물(104)을 형성하기 전에 계면 층(도시되지 않음)이 선택적으로 형성된다(도 19b, 도 19c 참조). 다양한 실시예에서, 계면층은 실리콘 산화물(SiO2) 또는 실리콘 산질화물(SiON)과 같은 유전체 물질을 포함할 수 있고, 화학적 산화, 열 산화, 원자층 퇴적(ALD), 화학적 증기 퇴적(CVD), 및/또는 다른 적합한 방법에 의해 형성될 수 있다.
도 20의 사시도에 도시된 바와 같이, 일부 실시예에서, 전면 상호접속 구조물(114)이 게이트 구조물(104)과 제1 및 제2 소스/드레인 에피택셜 구조물(106, 108) 위에 형성된다(도 22b 참조). 전면 상호접속 구조물(114)은 전면 층간 유전체층(112) 내에 배치되고 그에 의해 둘러싸인 복수의 전면 금속층(116)을 포함할 수 있다. 전면 상호접속 구조물(114)은 반도체 트랜지스터 디바이스의 다양한 피처 또는 구조물(예를 들어, 게이트 콘택(110) 및/또는 다른 콘택)을 전기적으로 접속한다. 전면 금속층(116)은 비아 또는 콘택과 같은 수직 상호접속부와 금속 라인과 같은 수평 상호접속부를 포함한다. 다양한 상호접속 피처는 구리, 텅스텐, 및 실리사이드를 비롯하여 다양한 전도성 물질을 구현할 수 있다. 일부 예들에서, 다마신 프로세스는 구리 다층 상호접속 구조물을 형성하기 위해 사용된다. 이어서, 캐리어 기판(240)이 전면 상호접속 구조물(114) 위에 형성된다. 예를 들어, 캐리어 기판(240)은 전면 상호접속 구조물(114)에 본딩된다. 일부 실시예에서, 캐리어 기판(240)은 사파이어이다. 일부 다른 실시예에서, 캐리어 기판(240)은 실리콘, 열가소성 중합체, 산화물, 탄화물, 또는 다른 적절한 물질이다.
도 21의 사시도에 도시된 바와 같이, 일부 실시예에서, 워크피스는 거꾸로 "뒤집어지고" 얇아져서 제1 희생 소스/드레인 콘택(180) 및 반도체 기판 층(146)을 후면으로부터 노출시킨다. 벌크 기판(142), 절연체 기판 층(144) 및 하부 분리 구조물(160)의 적어도 상부 부분이 제거된다. 벌크 기판(142), 절연체 기판 층(144) 및 하부 분리 구조물(160)은 복수의 프로세스 동작에서, 예를 들어, 먼저 벌크 기판(142)을 제거한 다음 절연체 기판 층(144) 및 하부 분리 구조물(160)을 제거하여 제거될 수 있다. 일부 실시예에서, 제거 프로세스는 예를 들어, CMP 및/또는 TMAH 에칭을 사용하여 벌크 기판(142), 절연체 기판 층(144) 및 하부 분리 구조물(160)의 제거를 포함한다.
제1 소스/드레인 영역에서 도 22a의 사시도, 도 22b의 x 방향 단면도, 및 도 22c의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 제1 희생 소스/드레인 콘택(180)이 제거되고, 하부의 제1 소스/드레인 에피택셜 구조물(106)가 자신의 후면으로부터 리세싱되어 제1 소스/드레인 에피택셜 구조물(106)의 상부 내로 리세싱된 후면 소스/드레인 콘택 트렌치(234)를 형성한다. 제1 소스/드레인 에피택셜 구조물(106)은 둘러싸는 유전체 물질을 에칭하는 것보다 더 빠른 에칭 속도로 제1 소스/드레인 에피택셜 구조물(106)을 선택적으로 에칭할 수 있는 에천트를 사용하여 리세싱되거나 에칭될 수 있다. 일부 실시예에서, 에칭 프로세스는 등방성이거나 등방성 에칭 프로세스를 포함하고, 제1 소스/드레인 에피택셜 구조물(106)의 하단 표면(106b)은 게이트 구조물(104)의 하단 표면(104b)(도 22b 참조)보다 수직으로 더 깊은 위치에 도달하는, x 방향(도 22b 참조) 및 y 방향(도 22c 참조) 모두를 따라 볼록한 형상으로 리세싱될 수 있다. 에어 갭(192)이 노출될 수 있다. 일부 대안적인 실시예에서, 에칭 프로세스는 수직 에칭 또는 이방성 에칭 및 등방성 에칭의 조합과 같은 이방성 에칭을 포함하고, 제1 소스/드레인 에피택셜 구조물(106)은 수직으로 또는 경사지게 리세싱될 수 있고, 제1 소스/드레인 에피택셜 구조물(106)의 잔여 상부 측벽은 형성된 리세스로부터 에어 갭(192)을 분리한다(도 3b 참조). 일부 실시예에서, 제1 소스/드레인 에피택셜 구조물(106)의 하단 표면(106b)은 게이트 구조물(104)의 하단 표면(104b)보다 수직으로 약 10nm 내지 20nm 더 깊다.
제1 소스/드레인 영역에서 도 23a의 사시도, 도 23b의 x 방향 단면도, 및 도 23c의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 후면 소스/드레인 콘택 트렌치(234)의 개구는 후속 프로세싱 단계에서 더 나은 충전을 위해 확대되고 둥글다(현재 234'로 라벨링됨). 일부 실시예에서, 반도체 기판 층(146) 및 하부 분리 구조물(160)은 후면 소스/드레인 콘택 트렌치(234)의 하부 부분을 덮는 보호 코팅 층(235)으로 상부로부터 에칭된다. 일부 실시예에서, 보호 코팅 층(235)은 유기 물질과 같은 하단 반사 방지 코팅(bottom anti-reflective coating; BARC) 물질로 제조되고 스핀-온 또는 다른 충전 기술에 의해 후면 소스/드레인 콘택 트렌치(234)에 형성된다. 그 후, 후면 소스/드레인 콘택 트렌치(234)의 상부 부분으로부터 보호 코팅층(235)을 제거하기 위해 에칭백 프로세스가 수행되어 상부 부분이 확대될 수 있다. 평면도에서, 확대된 후면 소스/드레인 콘택 트렌치(234')는 직사각형, 정사각형, 원형 또는 다른 적용 가능한 형상과 같은 다양한 형상을 가질 수 있다. 일부 실시예에서, 확대된 후면 소스/드레인 콘택 트렌치(234')의 상단 측방향 치수(L 1 )는 확장된 후면 소스/드레인 콘택 트렌치(234')의 하부 측방향 치수(L 1 )보다 30nm만큼 클 수 있다.
제1 소스/드레인 영역에서 도 24a의 사시도, 도 24b의 x 방향 단면도, 및 도 24c의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 제2 희생 소스/드레인 콘택(236)은 확대된 후면 소스/드레인 콘택 트렌치(234')에 채워져 있다. 일부 실시예에서, 제2 희생 소스/드레인 콘택(236)은 후면 소스/드레인 콘택 트렌치(234)에 실리콘 질화물과 같은 유전체 물질을 퇴적한 후 평탄화 프로세스를 거쳐 과도한 부분을 제거함으로써 형성되어, 제2 희생 소스/드레인 콘택(236)이 하부 분리 구조물(160) 및 반도체 기판 층(146)과 공면일 수 있다. 제2 희생 소스/드레인 콘택(236)을 형성하기 전에 제1 유전체 라이너(118)가 확대된 후면 소스/드레인 콘택 트렌치(234')와 제2 희생 소스/드레인 콘택(236) 사이에 형성될 수 있다. 제1 유전체 라이너(118)는 나중에 형성된 소스/드레인 콘택을 확산으로부터 보호하는 확산 장벽으로서 작용할 수 있다. 제1 유전체 라이너(118)는 또한 제2 희생 소스/드레인 콘택(236)의 후속 제거 및 다른 세정 프로세스 동안 내부 스페이서(128) 및 채널 구조물(102)을 보호한다. 예를 들어, 제1 유전체 라이너(118)는 약 5nm 미만의 두께를 가질 수 있다.
제2 소스/드레인 영역에서 도 25a의 사시도, 도 25b의 x 방향 단면도, 및 도 25c의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 반도체 기판 층(146)이 제거되어 제2 소스/드레인 에피택셜 구조물(108) 및 게이트 구조물(104) 위에 후면 캡핑 트렌치(238)를 형성한다. 하부의 제2 소스/드레인 에피택셜 구조물(108) 및 게이트 구조물(104)이 노출될 수 있다. 일부 실시예에서, 반도체 기판 층(146)이 먼저 제거된 다음 제2 소스/드레인 에피택셜 구조물(108)이 등방성 에칭 또는 등방성 에칭 및 이방성 에칭의 조합에 의해 리세싱된다. 제2 소스/드레인 에피택셜 구조물(108)의 하단 표면(108b)은 게이트 구조물(104)의 하단 표면(104b)보다 수직으로 더 깊은 위치에 도달하는, x 방향(도 25b 참조) 및 y 방향(도 25d 참조) 모두를 따르는 볼록한 형상으로 리세싱될 수 있다. 에어 갭(192)은 노출될 수 있다. 일부 대안적인 실시예에서, 에칭 프로세스는 수직 에칭 또는 이방성 에칭 및 등방성 에칭의 조합과 같은 이방성 에칭을 포함하고, 제2 소스/드레인 에피택셜 구조물(108)은 수직으로 또는 경사지게 리세싱될 수 있고, 제2 소스/드레인 에피택셜 구조물(108)의 잔여 상부 측벽은 형성된 리세스로부터 에어 갭(192)을 분리한다(도 4b 참조). 일부 실시예에서, 제2 소스/드레인 에피택셜 구조물(108)의 하단 표면(108b)은 게이트 구조물(104)의 하단 표면(104b)보다 수직으로 약 10nm 내지 20nm 더 깊게 있다.
게이트 영역에서 도 26a의 사시도, 도 26b의 x 방향 단면도, 도 26c의 y 방향 단면도, 및 제2 소스/드레인 영역에서 도 26d의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 제2 유전체 라이너(127) 및 후면 유전체 캡(126)이 후면 캡핑 트렌치(238)에 형성된다(도 25a 참조). 제2 유전체 라이너(127) 및 후면 유전체 캡(126)은 제2 소스/드레인 에피택셜 구조물(108) 및 게이트 구조물(104) 바로 위에 형성될 수 있다. 제2 유전체 라이너(127)는 제2 소스/드레인 에피택셜 구조물(108)을 산화로부터 보호하고, 또한 후속 제조 프로세스 동안 금속 게이트 문턱 시프트(metal gate threshold shift)를 방지한다. 제2 유전체 라이너(127)는 예를 들어, 컨포멀 퇴적 프로세스에 의해 형성되어 후면 캡핑 트렌치(238)에 유전체 물질을 퇴적할 수 있고, 후면 유전체 캡(126)은 예를 들어, 제2 유전체 라이너(127) 상에 유전체 물질을 퇴적하기 위한 퇴적 프로세스에 의해 형성될 수 있고, 이어서 후면 캡핑 트렌치(238) 외부의 과도한 유전체 물질을 제거하기 위한 CMP 프로세스가 이어질 수 있다. 일부 실시예에서, 제2 유전체 라이너(127) 및 후면 유전체 캡(126)은 제2 희생 소스/드레인 콘택(236)과는 상이한 유전체 물질을 포함한다. 예를 들어, 제2 유전체 라이너(127)는 SiO2, Si3N4, 실리콘 탄질화물(SiCN), 실리콘 산탄화물(SiOC), 실리콘 산탄질화물(SiOCN) 등과 같은 로우-k 물질(k <7) 또는 HfO2, ZrO2, ZrAlOx, HfAlOx, HfSiOx, AlOx 등과 같은 하이-k 물질(k > 7)로 제조될 수 있다. 일부 실시예에서, 후면 유전체 캡(126)은 제2 소스/드레인 에피택셜 구조물(108)과 접촉하는 볼록한 상단 표면(126s)을 갖는다. 예를 들어, 후면 유전체 캡(126)은 CMP 프로세스 후에 후면 유전체 캡(126)의 하단 표면(108b)으로부터 상단 표면까지 약 40nm의 두께(T)로 형성될 수 있다. 예를 들어, 제2 유전체 라이너(127)는 약 5nm 미만의 두께를 가질 수 있다.
제1 소스/드레인 영역에서 도 27a의 사시도, 도 27b의 x 방향 단면도, 및 도 27c의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 제2 희생 소스/드레인 콘택(236)(도 26a 참조)이 제거된다. 저온 에피택셜 층(119)은 확대된 후면 소스/드레인 콘택 트렌치(234')에서 제1 소스/드레인 에피택셜 구조물(106)의 리세싱된 하단 표면(106b) 상에 형성될 수 있다. 저온 에피택셜 층(119)은 제1 소스/드레인 에피택셜 구조물(106)의 도핑 농도보다 더 큰 도핑 농도로 형성되어, 성능을 얻기 위해 더 나은 금속 합금 층이 후속적으로 형성될 수 있다. 예를 들어, 저온 에피택셜층(119)은 약 5nm의 두께로 형성될 수 있다.
제1 소스/드레인 영역에서 도 28a의 사시도, 도 28b의 x 방향 단면도, 및 도 28c의 y 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 후면 소스/드레인 콘택(120)은 확대된 후면 소스/드레인 콘택 트렌치(234')의 저온 에피택셜 층(119) 상에 형성된다. 후면 소스/드레인 콘택(120)은 제1 유전체 라이너(118)의 내부 측벽과 접촉하는 측벽을 가질 수 있다. 일부 실시예에서, 후면 소스/드레인 콘택(120)을 형성하기 전에, 저온 에피택셜 층(119)이 형성되지 않은 경우 금속 합금 층(121)이 저온 에피택셜 층(119) 또는 제1 소스/드레인 에피택셜 구조물(106) 상에 형성될 수 있다. 금속 합금 층(121)은 자기 정렬된 살리사이드 프로세스에 의해 형성된 실리사이드 층일 수 있다. 금속 합금 층(121)은 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 백금 실리사이드, 니켈 백금 실리사이드, 에르븀 실리사이드, 팔라듐 실리사이드, 이들의 조합, 또는 다른 적절한 물질로부터 선택된 물질을 포함할 수 있다. 일부 실시예에서, 금속 합금 층(121)은 게르마늄을 포함할 수 있다. 일부 실시예에서, 후면 소스/드레인 콘택(120)은 W, Co, Ru, Al, Cu 또는 다른 적절한 물질과 같은 금속으로 제조될 수 있다. 예를 들어, 금속 합금 층(121)은 약 5nm의 두께로 형성될 수 있다. 후면 소스/드레인 콘택(120)의 퇴적 후, 화학 기계적 평탄화(CMP) 프로세스와 같은 평탄화 프로세스가 수행될 수 있다.
도 29a의 사시도 및 도 29b의 x 방향 단면도에 도시된 바와 같이, 일부 실시예에서, 후면 전력 레일(122) 및 후면 상호접속 구조물(124)은 후면 소스/드레인 콘택(120)에 전기적으로 결합되도록 형성된다. 후면 상호접속 구조물(124)은 후면 층간 유전체층(212) 내에 배치되고 이에 의해 둘러싸인 복수의 후면 금속 라인(216) 및 금속 비아(218)를 포함할 수 있다. 후면 상호접속 구조물(124)은 반도체 트랜지스터 디바이스의 다양한 피처 또는 구조물을 전기적으로 접속한다. 예를 들어, 후면 상호접속 구조물(124)은, 외부 회로를 후면 소스/드레인 콘택(120)에 접속하는 후면 전력 레일(122) 상에 배치될 수 있다.
도 30은 에어 스페이서 구조물 및 하이-k 유전체 스페이서 구조물로 인해 높은 디바이스 밀도를 가진 다중 트랜지스터 디바이스를 갖는 집적 칩을 형성하는 방법(3000)의 일부 실시예의 흐름도를 도시한다.
비록 방법(3000)이 이하에서 일련의 동작 또는 이벤트로서 예시되고 설명되지만, 그러한 동작 또는 이벤트의 도시된 순서는 제한되는 의미로 해석되지 않아야 한다. 예를 들어, 일부 동작은 본 명세서에서 도시되고 그리고/또는 설명되는 것과는 상이한 순서들로 그리고/또는 다른 동작이나 이벤트와 동시에 발생할 수 있다. 또한, 도시된 모든 동작이 여기에 기재된 바의 하나 이상의 양상이나 실시예를 실행할 것이 요구되지는 않는다. 또한, 여기에 기재되는 하나 이상의 동작은 하나 이상의 별도의 동작 및/또는 단계(phases)로 수행될 수 있다.
동작(3002)에서, 적층된 제1 및 제2 반도체 층의 복수의 핀 구조물이 기판 상에 형성된다. 핀 구조물들 사이에 분리 구조물이 형성된다(예를 들어, 도 6 내지 12 참조). 도 6 내지 12는 동작(3002)에 대응하는 일부 실시예들의 사시도를 예시한다.
동작(3004)에서, 복수의 더미 게이트 구조물이 핀 구조물 위에 놓이게 형성된다. 도 13은 동작(3004)에 대응하는 일부 실시예들의 사시도를 도시한다.
동작(3006)에서, 더미 게이트 구조물에 의해 덮이지 않는 핀 구조물의 부분이 에칭되고 더미 게이트 구조물의 대향 측부로부터 제거된다. 제2 반도체 층은 제1 반도체 층으로부터 수평으로 리세싱된다. 도 14a 내지 14c는 동작(3006)에 대응하는 일부 실시예의 다양한 뷰를 도시한다.
동작(3008)에서, 내부 스페이서가 제2 반도체 층의 대향 단부 상에 형성된다. 도 15a 내지 15b는 동작(3008)에 대응하는 일부 실시예의 다양한 뷰를 도시한다.
동작(3010)에서, 제1 더미 후면 콘택이 기판에 형성된다. 도 16a 내지 16c는 동작(3010)에 대응하는 일부 실시예의 다양한 뷰를 도시한다.
동작(3012)에서, 제1 및 제2 소스/드레인 에피택셜 구조물이 리세싱된 핀 구조물의 대향 측부 상에 형성된다. 도 17a 내지 17d는 동작(3012)에 대응하는 일부 실시예의 다양한 뷰를 도시한다.
동작(3014)에서, 제2 반도체 층은 금속 게이트 구조물로 대체된다. 그 다음, 게이트 콘택 및 전면 상호접속 구조물이 형성된다. 도 18a 내지 20은 동작(3014)에 대응하는 일부 실시예의 다양한 뷰를 도시한다.
동작(3016)에서, 콘택 트렌치가 형성되고, 제1 소스/드레인 에피택셜 구조물의 하단 표면이 리세싱된다. 도 21 내지 22c는 동작(3016)에 대응하는 일부 실시예의 다양한 뷰를 도시한다.
동작(3018)에서, 콘택 트렌치의 상단의 개구가 확대된다. 도 23a 내지 23c는 동작(3018)에 대응하는 일부 실시예의 다양한 뷰를 도시한다.
동작(3020)에서, 제1 소스/드레인 에피택셜 구조물의 리세싱된 하단 표면 상에 도달하는 제2 더미 후면 콘택이 형성된다. 도 24a 내지 24c는 동작(3020)에 대응하는 일부 실시예의 다양한 뷰를 도시한다.
동작(3022)에서, 제2 소스/드레인 에피택셜 구조물의 하단 표면이 리세싱된다. 도 25a 내지 25d는 동작(3022)에 대응하는 일부 실시예의 다양한 뷰를 도시한다.
동작(3024)에서, 후면 유전체 캡이 제2 소스/드레인 에피택셜 구조물의 하단 표면 상에 형성된다. 도 26a 내지 26d는 동작(3024)에 대응하는 일부 실시예의 다양한 뷰를 도시한다.
동작(3026)에서, 제1 소스/드레인 에피택셜 구조물의 하단 표면 상의 저온 에피택셜 층이 형성된다. 도 27a 내지 27c는 동작(3026)에 대응하는 일부 실시예의 다양한 뷰를 도시한다.
동작(3028)에서, 제1 소스/드레인 에피택셜 구조물의 하단 표면 상에 도달하는 후면 소스/드레인 콘택이 형성된다. 도 28a 내지 28c는 동작(3028)에 대응하는 일부 실시예의 다양한 뷰를 도시한다.
동작(3030)에서, 후면 전력 레일 및 후면 상호접속 구조물이 형성된다. 도 29a 내지 29b는 동작(3030)에 대응하는 일부 실시예의 다양한 뷰를 도시한다.
따라서, 일부 실시예에서, 본 개시는 반도체 트랜지스터 디바이스에 관한 것이다. 반도체 트랜지스터 디바이스는 채널 구조물 및 채널 구조물을 둘러싸는 게이트 구조물을 포함한다. 반도체 트랜지스터 디바이스는 채널 구조물의 대향 단부 상에 배치된 제1 소스/드레인 에피택셜 구조물 및 제2 소스/드레인 에피택셜 구조물과, 제1 소스/드레인 에피택셜 구조물 아래에 배치된 후면 소스/드레인 콘택을 더 포함한다. 제2 소스/드레인 에피택셜 구조물은 오목한 하단 표면을 가진다.
다른 실시예에서, 본 개시는 반도체 트랜지스터 디바이스에 관한 것이다. 반도체 트랜지스터 디바이스는 채널 구조물 및 채널 구조물을 둘러싸는 게이트 구조물을 포함한다. 반도체 트랜지스터 디바이스는 채널 구조물의 대향 단부 상에 배치된 제1 소스/드레인 에피택셜 구조물 및 제2 소스/드레인 에피택셜 구조물과, 제1 소스/드레인 에피택셜 구조물 아래에 배치되고 이와 접촉하는 후면 소스/드레인 콘택을 더 포함한다. 반도체 트랜지스터 디바이스는 게이트 구조물 상에 배치된 게이트 콘택 및 제2 소스/드레인 에피택셜 구조물 아래에 배치되고 이와 접촉하는 후면 유전체 캡을 더 포함한다. 제2 소스/드레인 에피택셜 구조물은 게이트 구조물의 하단 표면보다 높게 위치하는 하단 표면을 갖는다.
다른 실시예에서, 본 개시는 반도체 트랜지스터 디바이스를 제조하는 방법에 관한 것이다. 방법은 제1 반도체 층 및 제2 반도체 층을 교대로 적층하고 핀 구조물 위에 더미 게이트 구조물을 형성함으로써 기판 위에 핀 구조물을 형성하는 단계를 포함한다. 방법은 더미 게이트 구조물에 의해 덮이지 않은 핀 구조물의 일부분을 제거하는 단계 및 제1 반도체 층의 잔여 부분의 대향 측부 상에 내부 스페이서를 형성하는 단계를 더 포함한다. 본 방법은 핀 구조물의 대향 단부 상에 제1 소스/드레인 에피택셜 구조물 및 제2 소스/드레인 에피택셜 구조물을 형성하는 단계를 더 포함한다. 본 방법은 더미 게이트 구조물 및 제1 반도체 층을 금속 게이트 구조물로 대체하는 단계를 더 포함한다. 본 방법은, 기판을 제거하는 단계와, 금속 게이트 구조물의 하단 표면과 제2 소스/드레인 에피택셜 구조물의 하단 표면을 노출시키기 위해 후면 캡핑 트렌치를 형성하는 단계와, 등방성 에칭을 수행하여 제2 소스/드레인 에피택셜 구조물의 하단 표면이 오목한 형상을 갖도록 리세싱하는 단계를 더 포함한다. 본 방법은, 후면 캡핑 트렌치에 후면 유전체 캡을 형성하는 단계와, 제1 소스/드레인 에피택셜 구조물 아래에서 이와 접촉하는 후면 소스/드레인 콘택을 형성하는 단계를 더 포함한다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계하고 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예
1. 반도체 트랜지스터 디바이스에 있어서,
채널 구조물;
상기 채널 구조물을 둘러싸는 게이트 구조물;
상기 채널 구조물의 대향 단부(opposite endings) 상에 배치된 제1 소스/드레인 에피택셜 구조물 및 제2 소스/드레인 에피택셜 구조물 - 상기 제2 소스/드레인 에피택셜 구조물은 오목한 하단 표면을 가짐 -; 및
상기 제1 소스/드레인 에피택셜 구조물 아래에 배치된 후면 소스/드레인 콘택
을 포함하는, 반도체 트랜지스터 디바이스.
2. 제1항에 있어서,
상기 제1 소스/드레인 에피택셜 구조물은 상기 후면 소스/드레인 콘택과 접촉하는 오목한 하단 표면을 갖는 것인, 반도체 트랜지스터 디바이스.
3. 제2항에 있어서,
상기 후면 소스/드레인 콘택의 측벽을 따라 배치된 제1 유전체 라이너를 더 포함하는, 반도체 트랜지스터 디바이스.
4. 제3항에 있어서,
상기 제2 소스/드레인 에피택셜 구조물 아래에 배치되고 상기 게이트 구조물 아래로 연장되는 후면 유전체 캡을 더 포함하는, 반도체 트랜지스터 디바이스.
5. 제4항에 있어서,
상기 제1 유전체 라이너와 상기 후면 유전체 캡 사이에 배치되고, 상기 제2 소스/드레인 에피택셜 구조물의 오목한 하단 표면 및 상기 게이트 구조물의 하단 표면을 따라 연장되고 이들과 직접 접촉하는 제2 유전체 라이너를 더 포함하는, 반도체 트랜지스터 디바이스.
6. 제4항에 있어서,
상기 게이트 구조물, 상기 제1 소스/드레인 에피택셜 구조물 및 상기 제2 소스/드레인 에피택셜 구조물을 둘러싸는 중간 분리 구조물을 더 포함하는, 반도체 트랜지스터 디바이스.
7. 제6항에 있어서,
상기 중간 분리 구조물 아래에 배치되고 상기 후면 유전체 캡을 둘러싸는 하부 분리 구조물을 더 포함하는, 반도체 트랜지스터 디바이스.
8. 제1항에 있어서,
상기 채널 구조물은 반도체 나노 와이어의 스택을 포함하는 것인, 반도체 트랜지스터 디바이스.
9. 제1항에 있어서,
상기 게이트 구조물 위에 배치되고 게이트 콘택을 통해 상기 게이트 구조물에 전기적으로 접속되는 전면 상호접속 구조물; 및
상기 제1 소스/드레인 에피택셜 구조물 아래에 배치되고 상기 후면 소스/드레인 콘택을 통해 상기 제1 소스/드레인 에피택셜 구조물에 전기적으로 접속되는 후면 상호접속 구조물
을 더 포함하는, 반도체 트랜지스터 디바이스.
10. 제1항에 있어서,
상기 게이트 구조물을 상기 제1 소스/드레인 에피택셜 구조물 및 상기 제2 소스/드레인 에피택셜 구조물로부터 분리하는 내부 스페이서를 더 포함하는, 반도체 트랜지스터 디바이스.
11. 반도체 트랜지스터 디바이스에 있어서,
채널 구조물;
상기 채널 구조물을 둘러싸는 게이트 구조물;
상기 채널 구조물의 대향 단부 상에 배치된 제1 소스/드레인 에피택셜 구조물 및 제2 소스/드레인 에피택셜 구조물 - 상기 제2 소스/드레인 에피택셜 구조물은 상기 게이트 구조물의 하단 표면보다 더 높게 위치하는 하단 표면을 가짐 -;
상기 게이트 구조물 상에 배치된 게이트 콘택; 및
상기 제1 소스/드레인 에피택셜 구조물 아래에 배치되고 이와 접촉하는 후면 소스/드레인 콘택; 및
상기 제2 소스/드레인 에피택셜 구조물 아래에 배치되고 이를 따라 연장되는 후면 유전체 캡
을 포함하는, 반도체 트랜지스터 디바이스.
12. 제11항에 있어서,
상기 제2 소스/드레인 에피택셜 구조물의 하단 표면은 상기 제1 소스/드레인 에피택셜 구조물로부터 상기 제2 소스/드레인 에피택셜 구조물까지 제1 방향을 따라 그리고 상기 제1 방향에 수직인 제2 방향을 따라 오목한 형상을 갖는 것인, 반도체 트랜지스터 디바이스.
13. 제11항에 있어서,
상기 후면 유전체 캡은 상기 게이트 구조물 아래에서 측방향으로 연장되고 이와 접촉하는 것인, 반도체 트랜지스터 디바이스.
14. 제11항에 있어서,
상기 후면 소스/드레인 콘택은 상기 게이트 구조물의 하단 표면보다 높게 위치하는 상단 표면을 갖는 것인, 반도체 트랜지스터 디바이스.
15. 제11항에 있어서,
상기 후면 소스/드레인 콘택과 상기 후면 유전체 캡 사이에 배치된 제1 유전체 라이너; 및
상기 제1 유전체 라이너와 상기 후면 유전체 캡 사이에 배치되고 상기 제2 소스/드레인 에피택셜 구조물 및 상기 게이트 구조물을 따라 연장되는 제2 유전체 라이너
를 더 포함하는, 반도체 트랜지스터 디바이스.
16. 제11항에 있어서,
상기 게이트 구조물은,
게이트 전극; 및
상기 게이트 전극과 상기 채널 구조물 사이의 게이트 유전체
를 포함하는 것인, 반도체 트랜지스터 디바이스.
17. 제11항에 있어서,
상기 채널 구조물은 반도체 나노 와이어의 스택을 포함하는 것인, 반도체 트랜지스터 디바이스.
18. 제11항에 있어서,
상기 게이트 구조물을 상기 제1 소스/드레인 에피택셜 구조물 및 상기 제2 소스/드레인 에피택셜 구조물로부터 분리하는 내부 스페이서를 더 포함하는, 반도체 트랜지스터 디바이스.
19. 제11항에 있어서,
상기 후면 유전체 캡은 SiO2, SiN, SiCN, SiOCN, Al2O3, AlON, ZrO2, HfO2, 또는 이들의 조합을 포함하는 것인, 반도체 트랜지스터 디바이스.
20. 반도체 트랜지스터 디바이스를 형성하는 방법에 있어서,
제1 반도체 층 및 제2 반도체 층을 교대로 적층함으로써 기판 위에 핀 구조물을 형성하는 단계;
상기 핀 구조물 위에 더미 게이트 구조물을 형성하는 단계;
상기 더미 게이트 구조물에 의해 덮이지 않은 상기 핀 구조물의 일부분을 제거하는 단계;
상기 제1 반도체 층의 잔여 부분의 대향 측부 상에 내부 스페이서를 형성하는 단계;
상기 핀 구조물의 대향 단부 상에 제1 소스/드레인 에피택셜 구조물 및 제2 소스/드레인 에피택셜 구조물을 형성하는 단계;
상기 더미 게이트 구조물 및 상기 제1 반도체 층을 금속 게이트 구조물로 대체하는 단계;
상기 기판을 제거하고 상기 금속 게이트 구조물의 하단 표면과 상기 제2 소스/드레인 에피택셜 구조물의 하단 표면을 노출시키는 후면 캡핑 트렌치를 형성하는 단계;
상기 제2 소스/드레인 에피택셜 구조물의 하단 표면을 리세싱하여 오목한 형상을 갖도록 등방성 에칭을 수행하는 단계;
상기 후면 캡핑 트렌치에 후면 유전체 캡을 형성하는 단계; 및
상기 제1 소스/드레인 에피택셜 구조물 아래에 그리고 이와 접촉하는 후면 소스/드레인 콘택을 형성하는 단계
를 포함하는, 반도체 트랜지스터 디바이스를 형성하는 방법.

Claims (10)

  1. 반도체 트랜지스터 디바이스에 있어서,
    채널 구조물;
    상기 채널 구조물을 둘러싸는 게이트 구조물;
    상기 채널 구조물의 대향 단부(opposite endings) 상에 배치된 제1 소스/드레인 에피택셜 구조물 및 제2 소스/드레인 에피택셜 구조물 - 상기 제2 소스/드레인 에피택셜 구조물은 오목한 하단 표면을 가짐 -;
    상기 제1 소스/드레인 에피택셜 구조물 아래에 배치된 후면 소스/드레인 콘택; 및
    상기 제2 소스/드레인 에피택셜 구조물 아래에 배치되고 상기 게이트 구조물 아래로 연장되는 후면 유전체 캡
    을 포함하는, 반도체 트랜지스터 디바이스.
  2. 제1항에 있어서,
    상기 제1 소스/드레인 에피택셜 구조물은 상기 후면 소스/드레인 콘택과 접촉하는 오목한 하단 표면을 갖는 것인, 반도체 트랜지스터 디바이스.
  3. 제2항에 있어서,
    상기 후면 소스/드레인 콘택의 측벽을 따라 배치된 제1 유전체 라이너를 더 포함하는, 반도체 트랜지스터 디바이스.
  4. 제1항에 있어서,
    상기 채널 구조물은 반도체 나노 와이어의 스택을 포함하는 것인, 반도체 트랜지스터 디바이스.
  5. 제3항에 있어서,
    상기 제1 유전체 라이너와 상기 후면 유전체 캡 사이에 배치되고, 상기 제2 소스/드레인 에피택셜 구조물의 오목한 하단 표면 및 상기 게이트 구조물의 하단 표면을 따라 연장되고 이들과 직접 접촉하는 제2 유전체 라이너를 더 포함하는, 반도체 트랜지스터 디바이스.
  6. 제1항에 있어서,
    상기 게이트 구조물, 상기 제1 소스/드레인 에피택셜 구조물 및 상기 제2 소스/드레인 에피택셜 구조물을 둘러싸는 중간 분리 구조물을 더 포함하는, 반도체 트랜지스터 디바이스.
  7. 제1항에 있어서,
    상기 게이트 구조물 위에 배치되고 게이트 콘택을 통해 상기 게이트 구조물에 전기적으로 접속되는 전면 상호접속 구조물; 및
    상기 제1 소스/드레인 에피택셜 구조물 아래에 배치되고 상기 후면 소스/드레인 콘택을 통해 상기 제1 소스/드레인 에피택셜 구조물에 전기적으로 접속되는 후면 상호접속 구조물
    을 더 포함하는, 반도체 트랜지스터 디바이스.
  8. 제1항에 있어서,
    상기 게이트 구조물을 상기 제1 소스/드레인 에피택셜 구조물 및 상기 제2 소스/드레인 에피택셜 구조물로부터 분리하는 내부 스페이서를 더 포함하는, 반도체 트랜지스터 디바이스.
  9. 반도체 트랜지스터 디바이스에 있어서,
    채널 구조물;
    상기 채널 구조물을 둘러싸는 게이트 구조물;
    상기 채널 구조물의 대향 단부 상에 배치된 제1 소스/드레인 에피택셜 구조물 및 제2 소스/드레인 에피택셜 구조물 - 상기 제2 소스/드레인 에피택셜 구조물은 상기 게이트 구조물의 하단 표면보다 더 높게 위치하는 하단 표면을 가짐 -;
    상기 게이트 구조물 상에 배치된 게이트 콘택; 및
    상기 제1 소스/드레인 에피택셜 구조물 아래에 배치되고 이와 접촉하는 후면 소스/드레인 콘택; 및
    상기 제2 소스/드레인 에피택셜 구조물 아래에 배치되고 이를 따라 연장되는 후면 유전체 캡
    을 포함하는, 반도체 트랜지스터 디바이스.
  10. 반도체 트랜지스터 디바이스를 형성하는 방법에 있어서,
    제1 반도체 층 및 제2 반도체 층을 교대로 적층함으로써 기판 위에 핀 구조물을 형성하는 단계;
    상기 핀 구조물 위에 더미 게이트 구조물을 형성하는 단계;
    상기 더미 게이트 구조물에 의해 덮이지 않은 상기 핀 구조물의 일부분을 제거하는 단계;
    상기 제1 반도체 층의 잔여 부분의 대향 측부 상에 내부 스페이서를 형성하는 단계;
    상기 핀 구조물의 대향 단부 상에 제1 소스/드레인 에피택셜 구조물 및 제2 소스/드레인 에피택셜 구조물을 형성하는 단계;
    상기 더미 게이트 구조물 및 상기 제1 반도체 층을 금속 게이트 구조물로 대체하는 단계;
    상기 기판을 제거하고 상기 금속 게이트 구조물의 하단 표면과 상기 제2 소스/드레인 에피택셜 구조물의 하단 표면을 노출시키는 후면 캡핑 트렌치를 형성하는 단계;
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    상기 후면 캡핑 트렌치에 후면 유전체 캡을 형성하는 단계; 및
    상기 제1 소스/드레인 에피택셜 구조물 아래에 그리고 이와 접촉하는 후면 소스/드레인 콘택을 형성하는 단계
    를 포함하는, 반도체 트랜지스터 디바이스를 형성하는 방법.
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