KR102486683B1 - 장채널 후면 전력 레일 디바이스를 형성하는 방법 - Google Patents

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지-창 린
쳉-치 추앙
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Abstract

반도체 트랜지스터 디바이스를 형성하는 방법이 개시된다. 상기 방법은 기판 위에 핀형 채널 구조물을 형성하는 단계, 및 핀 구조물의 양 단부 상에 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물을 형성하는 단계를 포함한다. 상기 방법은 핀 구조물을 둘러싸는 금속 게이트 구조물을 형성하는 단계를 더 포함한다. 상기 방법은 기판을 뒤집고 부분적으로 제거하는 단계를 더 포함하여 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물의 상부 측벽들을 따라 기판의 하부 부분을 보호 스페이서로서 남기면서 후면 캡핑 트렌치를 형성한다. 상기 방법은 후면 캡핑 트렌치에 후면 유전체 캡을 형성하는 단계를 더 포함한다.

Description

장채널 후면 전력 레일 디바이스를 형성하는 방법{METHOD FOR FORMING LONG CHANNEL BACK-SIDE POWER RAIL DEVICE}
우선권 주장 및 상호 참조
본 출원은 2020년 5월 8일자에 출원된 미국 가출원 제 63/021,740 호의 우선권을 주장하고, 이 가출원은 그 전체가 본 명세서에 참조로 포함된다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하 급수적인 성장을 경험했다. IC 물질 및 설계의 기술적 진보는 IC 세대를 만들었고, 각각의 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화 동안에, 기하학적 크기(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소하는 반면, 기능 밀도(즉, 칩 영역당 상호 접속된 디바이스들의 수)는 일반적으로 증가했다. 이러한 축소 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 축소는 또한 IC 처리 및 제조의 복잡성을 증가시켰다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 리세싱된 소스/드레인 영역을 갖는 반도체 트랜지스터 디바이스의 일부 실시예들의 사시도를 도시한다.
도 2는 도 1의 라인 A-A'를 따라 취해진 반도체 트랜지스터 디바이스의 일부 추가 실시예들의 단면도를 도시한다.
도 3은 도 1의 라인 B-B'를 따라 취해진 반도체 트랜지스터 디바이스의 일부 실시예들의 단면도이다.
도 4는 도 1의 라인 C-C'를 따라 취해진 반도체 트랜지스터 디바이스의 일부 실시예들의 단면도이다.
도 5는 도 1의 라인 D-D'를 따라 취해진 반도체 트랜지스터 디바이스의 일부 실시예들의 단면도이다.
도 6 내지 도 33b는 다양한 단계들에서 리세싱된 소스/드레인 영역을 갖는 반도체 트랜지스터 디바이스를 형성하는 방법의 일부 실시예들의 다양한 도면들을 도시한다.
도 34는 도 6 내지 도 33b에 대응하는 방법의 일부 실시예들의 흐름도를 도시한다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배치들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
본 명세서에 사용되는 바와 같이, "약간", "약", "대략" 또는 "실질적으로"는 일반적으로 주어진 값 또는 범위의 20 % 이내, 또는 10 % 이내, 또는 5 % 이내를 의미한다. 본 명세서에 제공된 수치량은 대략적이며, 이는 "약간", "약", "대략" 또는 "실질적으로"라는 용어가 명시적으로 언급되지 않은 경우 추론될 수 있음을 의미한다.
게이트 올 어라운드(gate all around; GAA) 트랜지스터 구조물은 임의의 적합한 방법으로 패턴화될 수 있다. 예를 들어, 구조물은 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토 리소그래피 공정을 사용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토 리소그래피 및 자기 정렬 공정을 결합하여, 예를 들어, 단일의 직접 포토 리소그래피 공정을 사용하여 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성하게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고, 포토 리소그래피 공정을 사용하여 패턴화된다. 스페이서가 자기 정렬 공정을 사용하여 패턴화된 희생 층 옆에 형성된다. 그런 다음, 희생 층은 제거되고, 나머지 스페이서는 GAA 트랜지스터 구조물을 패턴화하기 위해 사용될 수 있다. GAA 트랜지스터 구조물을 형성한 후, 층간 유전체(interlayer dielectric; ILD) 층 내에 배치된 전력 레일 및 신호 라인을 포함하는 상호 접속 구조물이 그 위에 형성될 수 있다.
현재 전력 레일 설계는 반도체 공정이 예를 들어 3 nm을 넘어서 계속 축소될 때 BEOL(back-end-of-line)에서 복잡한 금속 층 라우팅을 겪을 것이다. 복잡한 금속 층 라우팅의 결과로서, 더 많은 마스크가 필요하고, 금속 와이어가 얇아지는 경우 전압 강하(IR 강하라고도 함)를 겪는다.
이상의 관점에서, 본 개시는 후면 전력 레일을 갖는 반도체 트랜지스터 디바이스 및 이의 제조 방법에 관한 것이다. 반도체 트랜지스터 디바이스의 전면에서 후면으로 전력 레일을 이동시킴으로써, 금속 층 라우팅은 BEOL에서 완화된다. 따라서, 더 적은 마스크가 필요하고, IR 강하가 개선되며, 전력 레일 영역과 활성 영역이 모두 확대될 수 있다.
보다 구체적으로, 본 개시는 후면 전력 레일 및 리세싱된 소스/드레인 영역을 갖는 반도체 트랜지스터 디바이스 및 이의 제조 방법에 관한 것이다. 일부 실시예들에서, 반도체 트랜지스터 디바이스는 채널 구조물, 채널 구조물을 감싸는 게이트 구조물, 채널 구조물의 양 단부 상에 배치된 제 1 소스/드레인 에피택셜 구조물과 제 2 소스/드레인 에피택셜 구조물, 및 게이트 구조물 상에 배치된 게이트 콘택을 포함한다. 반도체 트랜지스터 디바이스는 제 1 소스/드레인 에피택셜 구조물의 리세싱된 하부 표면 상에 랜딩되는 후면 소스/드레인 콘택, 및 후면 소스/드레인 콘택 아래에 배치되어 연결되는 후면 전력 레일을 더 포함한다. 후면 소스/드레인 콘택 및 후면 전력 레일은, 예를 들어, 금속 물질을 포함할 수 있다. 일부 실시예들에서, 제 1 소스/드레인 에피택셜 구조물의 하부 표면은 게이트 구조물 또는 채널 구조물의 하부 표면보다 수직으로 더 깊은 위치로 리세싱될 수 있다.
일부 실시예들에서, 제 2 소스/드레인 에피택셜 구조물의 하부 표면은 또한 게이트 구조물 또는 채널 구조물의 하부 표면보다 수직으로 더 깊은 위치로 리세싱될 수 있다. 제 2 소스/드레인 에피택셜 구조물은 더 낮게 리세싱되어 후면 전력 레일로부터 더 멀어진다. 따라서, 제 2 소스/드레인 에피택셜 구조물과 후면 전력 레일 사이의 시간 의존적 유전 항복이 제거될 수 있다. 또한, 후면 유전체 캡이 원래의 반도체 본체 물질을 대체하고 게이트 구조물 및 제 2 소스/드레인 에피택셜 구조물의 하부 표면과 접촉할 수 있다. 후면 유전체 캡은 산화물, 질화물, 탄소 질화물 또는 저유전율 유전체 물질을 포함할 수 있다. 따라서, 셀 커패시턴스를 줄일 수 있고, 게이트 구조물과 후면 소스/드레인 콘택 사이의 누설과 같은 전류 누설 문제를 제거할 수 있다.
일부 추가 실시예들에서, 반도체 트랜지스터 디바이스를 형성하는 방법은 제 2 소스/드레인 에피택셜 구조물의 하부 표면을 리세싱할 때 보호 스페이서의 사용을 포함한다. 상이한 크기의 디바이스를 동시에 형성해야 하는 경우, 단채널 트랜지스터 디바이스와 장채널 트랜지스터 디바이스 사이에 부하 효과가 있을 것이다. 부하 효과의 결과로서, 소스/드레인 영역 및/또는 다른 에피택셜 구조물이 상이한 깊이로 형성될 수 있다. 이러한 깊이 차이는 단채널 트랜지스터 디바이스와 장채널 트랜지스터 디바이스 모두에 대해 기판을 제거하고, 소스/드레인 영역의 하부 표면을 리세싱하며, 그런 다음 후면 유전체 캡으로 덮는 데 어려움을 야기할 수 있다. 기판 잔류물을 남겨두면 누설이 발생하고, 완전한 제거는 장채널 트랜지스터 디바이스의 노출된 에피택셜 구조물을 손상시킬 수 있다. 보호 스페이서는 후면 캡핑 트렌치를 형성하기 위해 기판을 부분적으로 제거하면서 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물의 상부 측벽들을 따라 기판의 하부 부분을 남김으로써 형성될 수 있다. 보호 스페이서는 제 1 소스/드레인 에피택셜 구조물을 리세싱하고 후면 소스/드레인 콘택을 형성할 때 후속적으로 제거될 수 있다. 이러한 피처들은 또한 일부 예시적인 실시예들로서 도면들과 관련하여 아래에서 예시된다.
본 명세서에 제시된 반도체 트랜지스터 디바이스는 p 형 GAA 디바이스 또는 n 형 GAA 디바이스를 포함할 수 있다. 또한, 반도체 트랜지스터 디바이스는 단일의 연속 게이트 구조물 또는 다중 게이트 구조물과 연관된 반도체 핀, 나노 시트, 나노 와이어, 나노 도트 등과 같은 하나 이상의 채널 영역을 가질 수 있다. 본 기술 분야의 당업자는 본 개시의 양태들로부터 이익을 얻을 수 있는 반도체 트랜지스터 디바이스의 다른 예들을 인식할 수 있다. 반도체 트랜지스터 디바이스는 정적 랜덤 액세스 메모리(static random-access memory; SRAM), 로직 회로, 수동 컴포넌트(예컨대, 저항기, 커패시터 및 인덕터) 및/또는 능동 컴포넌트(예컨대, p 형 전계 효과 트랜지스터(p-type field effect transistor; PFET), n 형 FET(n-type FET; NFET), 다중 게이트 FET, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보성 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터), 기타 메모리 셀 및 이들의 조합을 포함할 수 있는 집적 회로(IC)의 일부일 수 있다.
도 1은 일부 실시예들에 따른 반도체 트랜지스터 디바이스(100)의 사시도를 도시한다. 도 2는 일부 실시예들에 따른 도 1의 x 방향의 라인 A-A'을 따라 취해진 단면도를 도시한다. 도 3 내지 도 5는 일부 실시예들에 따른 도 1의 제 1 소스/드레인 영역, 게이트 영역 및 제 2 소스/드레인 영역에서 y 방향의 라인 B-B', 라인 C-C' 및 라인 D-D'을 따라 각각 취해진 단면도를 도시한다. 대안적으로, 도 2 내지 도 5 및 이후의 다른 단면도는 또한 다양한 실시예들을 도시하기 위해 독립적으로 존재할 수 있다. 또한, 예시를 위해, 일부 컴포넌트들은 제거되거나, 투명하게 도시되거나, 경계선으로만 도시된다. 또한, 하나의 도면과 관련하여 논의된 피처들은 다른 도면에서 생략될 수 있지만, 적용 가능한 경우 해당 도면에 도시된 실시예들에 통합될 수 있다. 도 2는 하나의 기판에 통합될 수 있는 왼쪽의 단채널 트랜지스터 디바이스와 오른쪽의 장채널 트랜지스터 디바이스를 도시한다. 디바이스 치수 외에, 단채널 트랜지스터 디바이스 및 장채널 트랜지스터 디바이스의 피처들은 달리 언급하지 않는 한 유사할 수 있다.
도 1, 도 2 및 도 5에 도시된 바와 같이, 반도체 트랜지스터 디바이스(100)는 채널 구조물(102) 및 채널 구조물(102)을 감싸는 게이트 구조물(104)을 포함한다. 채널 구조물(102)은 게이트 구조물(104)의 금속 컴포넌트들의 스택에 의해 분리되고 둘러싸인 반도체 층의 스택을 포함할 수 있다. 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)이 채널 구조물(102)의 양 단부 상에 배치된다. 예로서, 채널 구조물(102)은 p 형 불순물 및 n 형 불순물로 도핑되지 않은 순수한 실리콘 층일 수 있다. 채널 구조물(102)의 두께는 약 3 nm 내지 약 15 nm의 범위에 있을 수 있다. 채널 구조물(102)의 폭은 약 6 nm 내지 약 40 nm의 범위에 있을 수 있다. 예로서, 게이트 구조물(104)은 고유전율 물질(k가 7보다 큼)과 같은 게이트 유전체 물질, 일 함수 금속 물질, 및 텅스텐 또는 알루미늄과 같은 충전 금속 물질을 포함할 수 있다. 게이트 구조물(104)의 두께는 약 2 nm 내지 약 10 nm의 범위에 있을 수 있다. 일부 실시예들에서, 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)은 실리콘, 게르마늄 또는 실리콘 게르마늄과 같은 반도체 물질을 포함한다. 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)은 육각형 또는 다이아몬드형 형상일 수 있다. 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)은 각각 반도체 트랜지스터 디바이스(100)의 소스 영역 및 드레인 영역일 수 있다.
도 2에 도시된 바와 같이, 반도체 트랜지스터 디바이스(100)의 전면 상에, 전면 상호 접속 구조물(114)이 게이트 구조물(104) 및 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108) 위에 배치될 수 있다. 전면 상호 접속 구조물(114)은 전면 층간 유전체 층(112) 내에 배치되고 이에 의해 둘러싸인 복수의 전면 금속 층(116)을 포함할 수 있다. 전면 금속 층(116)은 비아 또는 콘택과 같은 수직 상호 접속부 및 금속 라인과 같은 수평 상호 접속부를 포함한다. 전면 상호 접속 구조물(114)은 반도체 트랜지스터 디바이스의 다양한 피처들 또는 구조물들을 전기적으로 연결한다. 예를 들어, 게이트 콘택(110)이 게이트 구조물(104) 상에 배치되고, 전면 금속 층(116)을 통해 외부 회로에 연결될 수 있다.
반도체 트랜지스터 디바이스(100)의 후면 상에, 일부 실시예들에서, 후면 소스/드레인 콘택(120)이 제 1 소스/드레인 에피택셜 구조물(106) 아래에 배치되고 제 1 소스/드레인 에피택셜 구조물(106)을 후면 소스/드레인 콘택(120) 아래에 배치된 후면 전력 레일(122)에 연결한다. 후면 상호 접속 구조물(124)이 후면 소스/드레인 콘택(120)에 전기적으로 결합되도록 형성될 수 있다. 후면 상호 접속 구조물(124)은 후면 층간 유전체 층(212) 내에 배치되고 이에 의해 둘러싸인 복수의 후면 금속 라인(216) 및 금속 비아(218)를 포함할 수 있다. 후면 상호 접속 구조물(124)은 반도체 트랜지스터 디바이스의 다양한 피처들 또는 구조물들을 전기적으로 연결한다. 예를 들어, 후면 상호 접속 구조물(124)은 외부 회로를 후면 소스/드레인 콘택(120)에 연결하는 후면 전력 레일(122)을 포함할 수 있다. 후면 소스/드레인 콘택(120) 및 후면 전력 레일(122)은, 예를 들어, 금속 물질을 포함할 수 있다. 예를 들어, 후면 소스/드레인 콘택(120)은 텅스텐(W), 코발트(Co), 루테늄(Ru), 알루미늄(Al), 구리(Cu) 또는 다른 적합한 물질과 같은 금속을 포함할 수 있다. 예로서, 후면 소스/드레인 콘택(120)은 약 5 nm 내지 약 50 nm의 두께 및 약 20 nm 내지 약 40 nm의 폭을 가질 수 있다. 따라서, 제 1 소스/드레인 에피택셜 구조물(106)은 후면 소스/드레인 콘택(120)을 통해 반도체 트랜지스터 디바이스(100)의 후면으로부터 외부 회로에 연결될 수 있다. 이에 따라, 더 많은 금속 라우팅 유연성이 제공되고, 셀 커패시턴스를 줄일 수 있다. 일부 실시예들에서, 제 1 유전체 라이너(118)가 후면 소스/드레인 콘택(120)의 측벽을 따라 배치된다. 예로서, 제 1 유전체 라이너(118)는 약 5 nm 미만의 두께를 가질 수 있다.
도 1 내지 도 3에 도시된 바와 같이, 후면 소스/드레인 콘택(120)은 제 1 소스/드레인 에피택셜 구조물(106)의 리세싱된 하부 표면(106b) 상에 랜딩될 수 있다. 일부 실시예들에서, 제 1 소스/드레인 에피택셜 구조물(106)의 하부 표면(106b)은 게이트 구조물(104)의 하부 표면(104b)보다 수직으로 더 깊은 위치에 도달하는 볼록한 형상으로 리세싱될 수 있다. 일부 실시예들에서, 제 1 소스/드레인 에피택셜 구조물(106)의 하부 표면(106b)은 도 2에 도시된 바와 같이 제 1 소스/드레인 에피택셜 구조물(106)로부터 제 2 소스/드레인 에피택셜 구조물(108)까지 x 방향을 따라 볼록한 형상을 가질 수 있으며, 또한 도 3에 도시된 바와 같이 y 방향을 따라 볼록한 형상을 가질 수 있다. y 방향은 x 방향에 수직일 수 있다. 일부 실시예들에서, 제 1 소스/드레인 에피택셜 구조물(106)의 하부 표면(106b)은 게이트 구조물(104)의 하부 표면(104b)보다 수직으로 약 5 nm 내지 약 20 nm 더 깊을 수 있다. 일부 실시예들에서, 저온 에피택셜 층(119)이 제 1 소스/드레인 에피택셜 구조물(106)의 리세싱된 하부 표면(106b)과 후면 소스/드레인 콘택(120) 사이에 배치될 수 있고, 금속 합금 층(121)이 저온 에피택셜 층(119) 상에 배치될 수 있다. 저온 에피택셜 층(119)은 제 1 소스/드레인 에피택셜 구조물(106)의 도핑 농도보다 더 큰 도핑 농도를 가질 수 있어서, 더 양호한 금속 합금 층(121)이 성능을 얻기 위해 후속적으로 형성될 수 있다. 예로서, 저온 에피택셜 층(119)은 약 20 nm 미만의 두께를 가질 수 있다. 금속 합금 층(121)은 콘택 랜딩을 위해 제 1 소스/드레인 에피택셜 구조물(106) 상에 형성될 수 있다. 금속 합금 층(121)은 자기 정렬 살리사이드 공정에 의해 형성된 실리사이드 층일 수 있다. 금속 합금 층(121)은 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 백금 실리사이드, 니켈 백금 실리사이드, 에르븀 실리사이드, 팔라듐 실리사이드, 이들의 조합 또는 다른 적합한 물질로부터 선택된 물질을 포함할 수 있다. 일부 실시예들에서, 금속 합금 층(121)은 게르마늄을 포함할 수 있다.
도 1, 도 2 및 도 4에 도시된 바와 같이, 제 2 소스/드레인 에피택셜 구조물(108)의 하부 표면(108b)이 게이트 구조물(104)의 하부 표면(104b)과 수직으로 동일하거나 심지어 더 깊은 위치로 리세싱될 수 있다. 제 2 소스/드레인 에피택셜 구조물(108)의 하부 표면(108b)은 채널 구조물(102)의 하부 표면(102b)을 수직으로 넘어서는 위치로 더 깊게 리세싱될 수 있다. 일부 실시예들에서, 제 2 소스/드레인 에피택셜 구조물(108)의 하부 표면(108b)은 도 2에 도시된 바와 같이 제 1 소스/드레인 에피택셜 구조물(106)로부터 제 2 소스/드레인 에피택셜 구조물(108)까지 x 방향을 따라 볼록한 형상을 가질 수 있으며, 또한 도 4에 도시된 바와 같이 y 방향을 따라 볼록한 형상을 가질 수 있다. y 방향은 x 방향에 수직일 수 있다. 일부 실시예들에서, 제 2 소스/드레인 에피택셜 구조물(108)의 하부 표면(108b)은 게이트 구조물(104)의 하부 표면(104b)보다 수직으로 약 15 nm 내지 약 30 nm 더 깊을 수 있다. 제 2 소스/드레인 에피택셜 구조물(108)의 리세싱된 하부 표면(108b)은 장채널 트랜지스터 디바이스에서보다 단채널 트랜지스터 디바이스에서 더 낮을 수 있다. 하부 표면(108b)은 단채널 트랜지스터 디바이스에서보다 장채널 트랜지스터 디바이스에서 더 얕은 위치로 리세싱될 수 있다. 셀 커패시턴스는 제 2 소스/드레인 에피택셜 구조물(108)의 하부 표면(108b)이 채널 구조물(102)의 최하부 아래에 있는 실시예들에 비해 더 감소된다.
도 1과 도 2 및 도 4와 도 5에 도시된 바와 같이, 반도체 트랜지스터 디바이스(100)의 후면 상에, 일부 실시예들에서, 후면 유전체 캡(126)이 게이트 구조물(104) 아래에 배치된다. 후면 유전체 캡(126)은 또한 제 2 소스/드레인 에피택셜 구조물(108) 아래로 연장될 수 있다. 후면 유전체 캡(126)은 하부 격리 구조물(160)에 의해 둘러싸일 수 있다. 후면 유전체 캡(126)은 원래의 반도체 본체 물질을 대체하고, 게이트 구조물(104)과 후면 소스/드레인 콘택(120)을 분리 및 절연하는 데 도움이 되며, 따라서 셀 커패시턴스를 줄이고, 게이트 구조물(104)과 후면 소스/드레인 콘택(120) 사이의 누설과 같은 전류 누설 문제를 제거한다. 후면 유전체 캡(126)은 산화물, 질화물, 탄소 질화물 또는 저유전율 유전체 물질을 포함할 수 있다. 일부 실시예들에서, 제 2 유전체 라이너(127)가 후면 유전체 캡(126)의 내부 측벽을 라이닝한다. 제 2 유전체 라이너(127)는 제 2 소스/드레인 에피택셜 구조물(108)을 산화로부터 보호하고, 또한 제조 공정 동안 금속 게이트 문턱값 이동을 방지한다. 제 2 유전체 라이너(127)는 유전체 물질을 포함할 수 있다.
도 1 및 도 2에 도시된 바와 같이, 일부 실시예들에서, 후면 소스/드레인 콘택(120)은 게이트 구조물(104) 바로 아래로 연장된 레지(236)를 포함할 수 있다. 후면 소스/드레인 콘택(120)은 제 2 유전체 라이너(127) 또는 제 2 유전체 라이너(127)가 생략된 경우 후면 유전체 캡(126)과 접촉할 수 있다. 일부 실시예들에서, 레지(236)는 위에서 언급되거나 도 23 내지 도 32b와 관련하여 아래에서 설명되는 바와 같이 보호 스페이서의 형성 및 제거의 결과일 수 있다. 예로서, 레지(236)는 5 nm보다 작은 폭과 20 nm보다 작은 높이를 가질 수 있다. 또한, 내부 스페이서(128)가 게이트 구조물(104)의 금속 컴포넌트의 양 단부 상에 배치되어 게이트 구조물(104)을 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)로부터 격리시킬 수 있다. 레지(236)는 또한 내부 스페이서(128) 및/또는 게이트 구조물(104)과 접촉할 수 있다. 일부 실시예들에서, 게이트 스페이서(134)가 게이트 구조물(104)의 상부 부분의 양 측벽을 따라 배치된다. 내부 스페이서(128)의 외부 표면은 채널 구조물(102) 및/또는 게이트 스페이서(134)의 외부 표면과 실질적으로 동일 평면에 있을 수 있다. 일부 실시예들에서, 상부 격리 구조물(220)이 게이트 스페이서(134) 사이의 트렌치에 배치된다. 상부 격리 구조물(220)은 게이트 구조물(104) 사이에 전기적 절연을 제공한다.
도 5에 도시된 바와 같이, 일부 실시예들에서, 게이트 구조물(104)은 게이트 유전체 층(232) 및 게이트 전극(230)을 포함한다. 게이트 전극(230)은 하나 이상의 일 함수 금속 층(들) 및 충전 금속을 포함한다. 게이트 유전체 층(232)은 게이트 전극(230)의 외부 표면을 라이닝하도록 컨포멀하게 형성될 수 있다. 게이트 유전체 층(232)은 하부 격리 구조물(160) 및 채널 구조물(102)과 접촉할 수 있다. 일부 실시예들에서, 게이트 유전체 층(232)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 란탄 산화물(La2O3), 하프늄 알루미늄 산화물(HfAlO2), 하프늄 실리콘 산화물(HfSiO2), 알루미늄 산화물(Al2O3) 또는 다른 적합한 물질과 같은 고유전율 물질(k가 7보다 큼)을 포함한다.
도 1 및 도 3 내지 도 5에 도시된 바와 같이, 일부 실시예들에서, 하부 격리 구조물(160), 중간 격리 구조물(132) 및 하드 마스크(136)가 y 방향을 따라 2 개의 반도체 트랜지스터 디바이스(100a, 100b)를 분리하는 절연 구조물로서 집합적으로 기능할 수 있다. 일부 실시예들에서, 에어 갭(192)이 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)의 하부 부분을 둘러싸도록 형성될 수 있다.
도 6 내지 도 33b는 본 개시의 일부 실시예들에 따라 다양한 단계에서 반도체 트랜지스터 디바이스를 제조하는 방법을 도시한다. 일부 실시예들에서, 도 6 내지 도 33b에 도시된 반도체 트랜지스터 디바이스는 정적 랜덤 액세스 메모리(SRAM), 로직 회로, 수동 컴포넌트(예컨대, 저항기, 커패시터 및 인덕터) 및/또는 능동 컴포넌트(예컨대, p 형 전계 효과 트랜지스터(PFET), n 형 FET(NFET), 다중 게이트 FET, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보성 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터), 기타 메모리 셀 및 이들의 조합을 포함할 수 있는 집적 회로(IC) 또는 그 일부를 처리하는 동안 제조된 중간 디바이스일 수 있다.
도 6의 사시도에 도시된 바와 같이, 기판(140)이 제공된다. 일부 실시예들에서, 기판(140)은 웨이퍼의 일부일 수 있으며, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs) 또는 다른 적절한 반도체 물질을 포함할 수 있다. 일부 실시예들에서, 기판(140)은 벌크 기판(142), 벌크 기판(142) 상의 절연체 기판 층(144), 및 절연체 기판 층(144) 상의 반도체 기판 층(146)을 포함하는 절연체 상의 반도체(semiconductor-on-insulator; SOI) 구조물이다. 다양한 실시예들에서, 기판(140)은 다양한 기판 구조물 및 물질 중 임의의 것을 포함할 수 있다.
도 7의 사시도에 도시된 바와 같이, 일부 실시예들에서, 에칭 정지 층(148)이 기판(140) 위에 형성되고, 적층 구조물(150)이 에칭 정지 층(148) 위에 형성된다. 에칭 정지 층(148)은 도 22에 도시된 바와 같이 후속적인 기판 제거 공정 동안 에칭 정지 층으로서 작용할 수 있다. 에칭 정지 층(148)은 반도체 기판 층(146)과는 상이한 에칭 속도를 갖는 물질로 제조되며, Si, Si 화합물, SiGe, Ge 또는 Ge 화합물로 제조된다. 적층 구조물(150)은 교대로 적층된 제 1 반도체 층(152) 및 제 2 반도체 층(154)을 포함한다. 제 1 반도체 층(152)은 반도체 트랜지스터 디바이스의 채널 영역으로서 기능할 것이다. 제 2 반도체 층(154)은 이후에 제거되고 게이트 물질로 대체될 희생 층이다. 제 1 반도체 층(152) 및 제 2 반도체 층(154)은 상이한 격자 상수를 갖는 물질로 제조되며, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 또는 InP의 하나 이상의 층을 포함할 수 있다. 일부 실시예들에서, 제 1 반도체 층(152) 및 제 2 반도체 층(154)은 Si, Si 화합물, SiGe, Ge 또는 Ge 화합물로 제조된다. 적층 구조물(150)은 에피택시를 통해 기판(140) 상에 형성될 수 있으며, 적층 구조물(150)은 결정 층을 형성한다. 도 7은 제 1 반도체 층(152)의 4 개의 층과 제 2 반도체 층(154)의 3 개의 층을 도시하고 있지만, 층의 수는 이렇게 제한되지 않으며, 각 층에 대해 1 개 정도로 작을 수 있다. 일부 실시예들에서, 제 1 반도체 층 및 제 2 반도체 층 각각에 2 개 내지 10 개의 층이 형성된다. 적층된 층의 수를 조절함으로써, 반도체 트랜지스터 디바이스의 구동 전류를 조절할 수 있다.
일부 실시예들에서, 제 1 반도체 층(152)은 게르마늄이 없는 순수한 실리콘 층일 수 있다. 제 1 반도체 층(152)은 또한, 예를 들어, 게르마늄 원자 백분율이 약 1 % 미만인 실질적으로 순수한 실리콘 층일 수 있다. 또한, 제 1 반도체 층(152)은 p 형 불순물 및 n 형 불순물로 도핑되지 않은 고유 물질일 수 있다. 일부 실시예들에서, 제 1 반도체 층(152)의 두께는 약 3 nm 내지 약 15 nm의 범위에 있다.
일부 실시예들에서, 제 2 반도체 층(154)은 0보다 큰 게르마늄 원자 백분율을 갖는 SiGe 층일 수 있다. 일부 실시예들에서, 제 2 반도체 층(154)의 게르마늄 백분율은 약 10 % 내지 약 50 %의 범위에 있다. 일부 실시예들에서, 제 2 반도체 층(154)의 두께는 약 2 nm 내지 약 10 nm의 범위에 있다.
도 8의 사시도에 도시된 바와 같이, 일부 실시예들에서, 적층 구조물(150)(도 7 참조)은 x 방향으로 연장된 핀 구조물(156) 및 트렌치(158)를 형성하도록 패턴화된다. 일부 실시예들에서, 적층 구조물(150)은 에칭 마스크로서 패턴화된 마스크 층(157)을 사용하여 에칭 공정에 의해 패턴화되어, 마스크 층(157)에 의해 덮이지 않은 적층 구조물(150)의 부분이 제거된다. 마스크 층(157)에 의해 덮이지 않은 에칭 정지 층(148) 및 반도체 기판 층(146)은 또한 이 공정에서 부분적으로 또는 완전히 제거될 수 있다. 마스크 층(157)은 제 1 마스크 층 및 제 2 마스크 층을 포함할 수 있다. 제 1 마스크 층은 열 산화 공정에 의해 형성될 수 있는 실리콘 산화물로 만들어진 패드 산화물 층일 수 있다. 제 2 마스크 층은 저압 CVD(low pressure CVD; LPCVD) 및 플라즈마 강화 CVD(plasma enhanced CVD; PECVD)를 포함하는 화학 기상 증착(chemical vapor deposition; CVD), 물리 기상 증착(physical vapor deposition; PVD), 원자 층 퇴적(atomic layer deposition; ALD) 또는 다른 적합한 공정에 의해 형성되는 실리콘 질화물(SiN)로 만들어질 수 있다. 마스크 층(157)은 자기 정렬 이중 패턴화(self-aligned double patterning; SADP), 자기 정렬 사중 패턴화(self-aligned quadruple patterning; SAQP) 등과 같은 다양한 다중 패턴화 기술을 사용하여 패턴화될 수 있다. 도 8은 y 방향으로 배열되고 서로 평행하게 배열된 2 개의 핀 구조물(156)을 도시하지만, 핀 구조물의 수는 이에 제한되지 않고, 1 개 정도로 작거나 3 개 이상일 수 있다. 일부 실시예들에서, 하나 이상의 더미 핀 구조물이 패턴화 동작에서 패턴 충실도를 개선하기 위해 핀 구조물(156)의 양측 상에 형성된다.
도 9의 사시도에 도시된 바와 같이, 일부 실시예들에서, 하부 격리 구조물(160)이 트렌치(158)의 하부 부분에서 절연체 기판 층(144) 위에 형성되며, 이는 또한 얕은 트렌치 격리(shallow trench isolation; STI) 구조물로 지칭된다. 핀 구조물(156)의 상부 부분이 하부 격리 구조물(160)로부터 노출된다. 하부 격리 구조물(160)은 절연체 기판 층(144) 위에 절연 물질을 형성한 후 평탄화 동작에 의해 형성될 수 있다. 그런 다음, 절연 물질은 핀 구조물(156)의 상부 부분이 노출되도록 하부 격리 구조물(160)을 형성하기 위해 리세싱된다. 절연 물질은, 예를 들어, 질화물(예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산소 탄소 질화물, 실리콘 탄소 질화물), 탄화물(예를 들어, 실리콘 탄화물, 실리콘 산소 탄화물), 산화물(예를 들어, 실리콘 산화물), 보로 실리케이트 유리(borosilicate glass; BSG), 포스포 실리케이트 유리(phosphosilicate glass; PSG), 보로 포스포 실리케이트 유리(borophosphosilicate glass; BPSG), 유전 상수가 7 미만인 저유전율 유전체 물질(예를 들어, 탄소 도핑된 산화물, SiCOH) 등과 같은 유전체 물질을 포함할 수 있다. 일부 실시예들에서, 하부 격리 구조물(160)은 열 산화 또는 퇴적 공정(예를 들어, 물리 기상 증착(PVD), 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 원자 층 퇴적(ALD), 스퍼터링 등) 및 제거 공정(예를 들어, 습식 에칭, 건식 에칭, 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 등)을 포함하는 다양한 단계를 통해 형성된다.
도 10의 사시도에 도시된 바와 같이, 일부 실시예들에서, 클래딩 반도체 층(161)이 핀 구조물(156)의 외부 표면 위에 형성된다. 일부 실시예들에서, 클래딩 반도체 층(161)은 게르마늄, 실리콘 게르마늄 등과 같은 반도체 물질을 포함한다. 일부 실시예들에서, 클래딩 반도체 층(161)은 제 2 반도체 층(154)과 동일한 물질을 포함한다. 또한, 일부 실시예들에서, 클래딩 반도체 층(161)은 에피택시 성장 공정 또는 퇴적 공정(예를 들어, PVD, CVD, PECVD, ALD, 스퍼터링 등)에 의해 형성될 수 있다.
도 11의 사시도에 도시된 바와 같이, 일부 실시예들에서, 중간 격리 구조물(132)이 핀 구조물(156) 사이의 하부 격리 구조물(160) 위에 형성된다. 유전체 라이너(130)가 클래딩 반도체 층(161)과 하부 격리 구조물(160)의 측벽을 따라 중간 격리 구조물(132)과 하부 격리 구조물(160) 사이에 형성될 수 있다. 그런 다음, 하드 마스크(136)가 중간 격리 구조물(132) 및 유전체 라이너(130)의 상부에 형성될 수 있다. 중간 격리 구조물(132) 및 유전체 라이너(130)는 핀 구조물(156) 사이에 전기적 절연을 제공하고, 하드 마스크(136)는 향후 패턴화 단계 동안 중간 격리 구조물(132)의 손실을 방지한다.
일부 실시예들에서, 유전체 라이너(130), 중간 격리 구조물(132) 및 하드 마스크(136)는 퇴적 공정(예를 들어, PVD, CVD, PECVD, ALD, 스퍼터링 등) 및 제거 공정(예를 들어, 에칭, 화학적 기계적 평탄화(CMP) 등)에 의해 형성된다. 중간 격리 구조물(132)은 핀 구조물(156)의 상부 표면 아래에 상부 표면을 가질 수 있다. 도 11에 도시되지 않은 일부 실시예들에서, 하드 마스크(136)의 평탄화 공정은 또한 핀 구조물(156) 위의 클래딩 반도체 층(161)을 제거할 수 있다. 하드 마스크(136)는 핀 구조물(156)의 상부 표면과 동일 평면에 있는 상부 표면을 가질 수 있다. 일부 실시예들에서, 중간 격리 구조물(132) 및 하부 격리 구조물(160)은 각각 저유전율 유전체 물질을 포함할 수 있으며, 여기서 유전 상수는, 예를 들어, 실리콘 산질화물, 실리콘 탄소 질화물, 실리콘 산소 탄화물, 실리콘 산소 탄소 질화물, 실리콘 질화물 또는 일부 다른 적합한 저유전율 유전체 물질과 같이 7 미만이다. 유전체 라이너(130)는 선택적 제거 공정을 위해 중간 격리 구조물(132)과는 상이한 물질을 포함할 수 있다. 하드 마스크(136)는 고유전율 유전체 물질을 포함할 수 있으며, 여기서 유전 상수는, 예를 들어, 하프늄 산화물, 지르코늄 산화물, 하프늄 알루미늄 산화물, 하프늄 실리콘 산화물, 알루미늄 산화물 또는 일부 다른 적합한 고유전율 유전체 물질과 같이 7보다 크다.
도 12의 사시도에 도시된 바와 같이, 일부 실시예들에서, 클래딩 반도체 층(161) 및 마스크 층(157)은 핀 구조물(156)의 상부로부터 에칭된다. 제거 공정에 의해 제 1 반도체 층(152) 및 클래딩 반도체 층(161)의 상부 표면이 노출될 수 있다. 일부 실시예들에서, 하드 마스크(136)는, 예를 들어, 건식 에칭 공정 및/또는 습식 에칭 공정에 의해 선택적으로 에칭된다.
도 13의 사시도에 도시된 바와 같이, 일부 실시예들에서, x 방향으로 서로 이격된 더미 게이트 구조물(170)이 y 방향을 따라 핀 구조물(156) 위에 형성된다. 일부 실시예들에서, 더미 게이트 구조물(170)은 희생 게이트 유전체 층(162), 희생 게이트 전극 층(164), 패드 층(166) 및 마스크 층(168)을 언급된 순서로 겹겹이 적층하여 포함할 수 있다. 도 13에는 2 개의 더미 게이트 구조물(170)이 도시되어 있지만, 더미 게이트 구조물(170)의 수는 이에 제한되지 않고, 2 개보다 많거나 적을 수 있다. 일부 실시예들에서, 희생 게이트 유전체 층(162)은, 예를 들어, 질화물(예를 들어, 실리콘 질화물, 실리콘 산질화물), 탄화물(예를 들어, 실리콘 탄화물), 산화물(예를 들어, 실리콘 산화물) 또는 일부 적합한 물질과 같은 유전체 물질을 포함할 수 있다. 희생 게이트 전극 층(164)은, 예를 들어, 폴리 실리콘을 포함할 수 있다. 패드 층(166) 및 마스크 층(168)은 열 산화물, 질화물 및/또는 다른 하드 마스크 물질을 포함할 수 있고, 포토 리소그래피 공정에 의해 형성될 수 있다.
이어서, 더미 게이트 구조물(170)의 양 측벽을 따라 게이트 스페이서(134)가 형성될 수 있다. 예를 들어, 측벽 스페이서를 위한 절연 물질의 블랭킷 층이 플라즈마 강화 화학 기상 증착(PECVD), 저압 화학 기상 증착(LPCVD), 부기압 화학 기상 증착(SACVD) 등을 사용하여 더미 게이트 구조물(170)을 덮도록 컨포멀하게 형성된다. 블랭킷 층은 컨포멀 방식으로 퇴적되어, 더미 게이트 구조물(170)의 측벽과 같은 수직 표면, 수평 표면 및 상부에 실질적으로 동일한 두께를 갖도록 형성된다. 일부 실시예들에서, 블랭킷 층의 절연 물질은 실리콘 질화물 기반 물질을 포함할 수 있다. 그런 다음, 블랭킷 층은 이방성 공정을 사용하여 에칭되어 더미 게이트 구조물(170)의 양 측벽 상에 게이트 스페이서(134)를 형성한다.
도 14a의 사시도, 도 14b의 x 방향 단면도, 도 14c의 게이트 영역에서의 y 방향 단면도, 및 도 14d의 소스 영역 또는 드레인 영역에서의 y 방향 단면도에 도시된 바와 같이, 일부 실시예들에서, 더미 게이트 구조물(170)에 따라 제 1 소스/드레인 영역(176) 및 제 2 소스/드레인 영역(178)으로부터 핀 구조물(156)을 제거하기 위해 제거 공정이 수행된다. 그 결과, 제 1 반도체 층(152) 및 제 2 반도체 층(154)은 x 방향을 따라 짧아지고, 게이트 스페이서(134)와 수직으로 정렬될 수 있다(도 14b 참조). 예로서, 핀 구조물(156)의 노출된 부분은 변형 소스/드레인(strained source/drain; SSD) 에칭 공정을 사용하여 제거된다. SSD 에칭 공정은 다양한 방식으로 수행될 수 있다. 일부 실시예들에서, SSD 에칭 공정은 플라즈마 소스 및 반응 가스를 사용하는 건식 화학적 에칭에 의해 수행될 수 있다. 플라즈마 소스는 유도 결합 플라즈마(inductively coupled plasma; ICR) 에칭, 변환 결합 플라즈마(transformer coupled plasma; TCP) 에칭, 전자 사이클로트론 공명(electron cyclotron resonance; ECR) 에칭, 반응성 이온 에칭(reactive ion etch; RIE) 등일 수 있으며, 반응 가스는 불소계 가스, 염화물(Cl2), 브롬화 수소(HBr), 산소(O2) 또는 이들의 조합 등일 수 있다. 일부 다른 실시예들에서, SSD 에칭 공정은 암모늄 과산화물 혼합물(APM), 수산화 암모늄(NH4OH), 테트라 메틸 수산화 암모늄(tetramethylammonium hydroxide; TMAH) 또는 이들의 조합 등과 같은 습식 화학적 에칭에 의해 수행될 수 있다. 또 다른 일부 실시예들에서, SSD 에칭 단계는 건식 화학적 에칭 및 습식 화학적 에칭의 조합에 의해 수행될 수 있다. 또한, 일부 실시예들에서, 제거 공정은 더미 게이트 구조물(170) 사이의 최하부 제 1 반도체 층(152)을 부분적으로 또는 완전히 제거할 수 있다. 최하부 제 1 반도체 층(152)은 제 1 소스/드레인 영역(176) 및 제 2 소스/드레인 영역(178)에서 x 방향을 따라 오목한 상부 표면을 가질 수 있다(도 14b 참조). 일부 실시예들에서, 최하부 제 1 반도체 층(152)의 상부 표면은 하부 격리 구조물(160) 사이에서 리세싱되고 하부 격리 구조물(160)의 상부 표면보다 낮을 수 있다.
또한, 제거 공정은 게이트 스페이서(134) 및/또는 더미 게이트 구조물(170) 아래의 제 2 반도체 층(154)의 단부 부분을 더 제거하기 위해 등방성 에천트를 포함할 수도 있다. 따라서, 제거 공정 후, 제 1 반도체 층(152)은 x 방향으로 제 2 반도체 층(154)보다 넓다. 제거 공정 후, 제 1 반도체 층(152)은 트랜지스터 디바이스의 채널 구조물로서 형성될 수 있다. 채널 구조물은 도 14b의 단면도 및 다른 도면들에 도시된 바와 같이 적층된 직사각형 형상을 나타낼 수 있는 반면, 다른 실시예들에서, 채널 구조물은 원, 팔각형, 타원형, 다이아몬드 등과 같은 다른 형상을 나타낼 수 있음을 이해할 것이다.
도 15a의 사시도 및 도 15b의 x 방향 단면도에 도시된 바와 같이, 일부 실시예들에서, 내부 스페이서(128)가 x 방향으로 제 2 반도체 층(154)의 단부 상에 형성된다. 내부 스페이서(128)의 외부 표면은 제 1 반도체 층(152) 및/또는 게이트 스페이서(134)의 외부 표면과 실질적으로 동일 평면에 있을 수 있다. 일부 실시예들에서, 내부 스페이서(128)는 퇴적 공정(예를 들어, CVD, PVD, PECVD, ALD, 스퍼터링 등)에 이어 선택적 제거 공정에 의해 형성된다. 예를 들어, 일부 실시예들에서, 연속 층이 먼저 더미 게이트 구조물(170)의 측벽을 따라 더미 게이트 구조물(170) 위에 형성될 수 있다. 그런 다음, 내부 스페이서(128)를 형성하기 위해, 게이트 스페이서(134)에 의해 수직으로 덮이지 않은 연속 층의 부분을 제거하도록 수직 에칭 공정이 수행될 수 있다. 또한, 일부 실시예들에서, 내부 스페이서(128)는, 예를 들어, 실리콘 산질화물, 실리콘 탄소 질화물, 실리콘 산소 탄화물, 실리콘 산소 탄소 질화물, 실리콘 질화물 또는 일부 다른 적합한 물질과 같은 유전체 물질을 포함한다.
도 16a의 사시도, 도 16b의 x 방향 단면도, 및 도 16c의 제 1 소스/드레인 영역에서의 y 방향 단면도에 도시된 바와 같이, 일부 실시예들에서, 희생 소스/드레인 콘택(180)이 제 1 소스/드레인 영역(176) 아래에 형성되고, 하드 마스크 층(182)이 제 2 소스/드레인 영역(178)을 덮는다. 일부 실시예들에서, 희생 소스/드레인 콘택(180)은 에칭 정지 층(148)을 통해 형성되고 반도체 기판 층(146) 내의 깊이로 연장된다. 예로서, 희생 소스/드레인 콘택(180)은 약 50 nm의 두께를 가질 수 있다. 일부 실시예들에서, 트렌치가 먼저 제 1 소스/드레인 영역(176) 바로 아래의 최하부 제 1 반도체 층(152), 에칭 정지 층(148) 및/또는 반도체 기판 층(146)의 적어도 일부를 에칭함으로써 형성된다. 그런 다음, 희생 물질이 희생 소스/드레인 콘택(180)을 형성하기 위해 트렌치에 충전된다. 일부 실시예들에서, 희생 소스/드레인 콘택(180)은 0보다 큰 게르마늄 원자 백분율을 갖는 고유 SiZe 물질을 포함할 수 있다. 일부 실시예들에서, 희생 소스/드레인 콘택(180)의 게르마늄 백분율은 약 10 % 내지 약 50 %의 범위에 있다. 일부 실시예에서, 희생 소스/드레인 콘택(180)은 제 2 반도체 층(154)과 동일한 물질을 포함한다. 또한, 일부 실시예들에서, 희생 소스/드레인 콘택(180)은 에피택시 성장 공정 또는 퇴적 공정(예를 들어, PVD, CVD, PECVD, ALD, 스퍼터링 등)에 의해 형성될 수 있다. 트렌치 및 희생 소스/드레인 콘택(180)을 내부에 형성함으로써, 소스/드레인 콘택이 나중에 희생 소스/드레인 콘택(180)을 대체하여 자기 정렬되어 형성될 수 있어 콘택 랜딩의 오버레이 시프트가 제거된다.
도 17a의 사시도, 도 17b의 x 방향 단면도, 도 17c의 제 1 소스/드레인 영역에서의 y 방향 단면도, 및 도 17d의 제 2 소스/드레인 영역에서의 y 방향 단면도에 도시된 바와 같이, 일부 실시예들에서, 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)이 각각 더미 게이트 구조물(170)의 양 측 상의 제 1 소스/드레인 영역(176) 및 제 2 소스/드레인 영역(178)에 형성된다. 일부 실시예들에서, 제 1 소스/드레인 에피택셜 구조물(106)은 희생 소스/드레인 콘택(180) 상에 형성될 수 있다. 제 2 소스/드레인 에피택셜 구조물(108)은 최하부 제 1 반도체 층(152) 또는 반도체 기판 층(146) 상에 형성될 수 있다. 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)은 각각 반도체 트랜지스터 디바이스의 소스 및 드레인일 수 있다. 일부 실시예들에서, 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)은 반도체 물질을 포함한다. 예를 들어, 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)은 붕소 도핑된 실리콘 게르마늄(SiGeB)과 같은 도핑된 실리콘, 게르마늄 또는 실리콘 게르마늄을 포함할 수 있다. 일부 실시예들에서, 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)은 에피택시 성장 공정을 통해 형성된다. 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)은 육각형 또는 다이아몬드형 형상일 수 있다. 에어 갭(192)이 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)의 하부 부분을 둘러싸도록 형성될 수 있다. 일부 실시예들에서, 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)을 형성하기 전에, 중간 소스/드레인 층(107)이 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108) 아래에 형성된다. 중간 소스/드레인 층(107)은 붕소 도핑된 실리콘 게르마늄(SiGeB)을 포함할 수 있다. 예로서, 중간 소스/드레인 층(107)은 약 20 nm의 두께를 가질 수 있다.
일부 실시예들에서, 에피택셜 성장 층의 깊이는 부하 효과에 의해 영향을 받는다. 더 큰 치수를 가진 디바이스는 더 작은 치수를 가진 디바이스보다 더 두꺼운 에피택셜 층으로 형성될 수 있다. 도 17b 내지 도 17d 및 이후의 일부 도면들은 이 문제를 나란히 도시하기 위해 왼쪽에 단채널 트랜지스터와 오른쪽에 장채널 트랜지스터를 도시한다. 도 17b 내지 도 17d에 도시된 바와 같이, 중간 소스/드레인 층(107) 및 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)은 단채널 트랜지스터에서보다 장채널 트랜지스터에서 더 깊게 형성된다. 일부 실시예들에서, 중간 소스/드레인 층(107)은 장채널 트랜지스터에서 제 1 소스/드레인 영역(176) 및 제 2 소스/드레인 영역(178) 모두 아래에서 에칭 정지 층(148)을 초과하는 하부 표면으로 형성된다. 일부 실시예들에서, 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)은 장채널 트랜지스터에서 게이트 구조물(104)의 하부 표면(104b)을 초과하는 하부 표면의 에지로 형성된다. 예를 들어, 중간 소스/드레인 층(107) 및 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)은 단채널 트랜지스터에서보다 장채널 트랜지스터에서 약 5 nm 내지 10 nm 더 깊을 수 있다. 따라서, 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)의 하부 부분은 최하부 제 1 반도체 층(152)과 접촉한다. 최하부 제 1 반도체 층(152)은 후속 공정(예를 들어, 도 28a 내지 도 28d 참조) 동안 제거될 것이며, 따라서 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)의 하부 부분은 원하지 않는 에칭 공정에 노출될 수 있어 손상될 수 있으며, 성능에 영향을 미치거나 심지어 장채널 트랜지스터를 고장나게 할 수 있는 피트를 형성할 수 있다. 따라서, 상기 손상으로부터 장채널 트랜지스터를 보호하기 위해 보호 스페이서를 형성하는 방법의 일부 실시예들이 도 22a 내지 도 28d와 관련하여 아래에 도시된다.
도 18a의 사시도, 도 18b의 x 방향 단면도, 도 18c의 제 1 소스/드레인 영역에서의 y 방향 단면도, 및 도 18d의 제 2 소스/드레인 영역에서의 y 방향 단면도에 도시된 바와 같이, 일부 실시예들에서, 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)을 덮는 상부 격리 구조물(220)이 이전에 형성된 구조물 위에 형성된다. 평탄화 공정이 후속적으로 수행되어 게이트 스페이서(134)를 낮추고 동일한 수평면 상에 희생 게이트 유전체 층(162) 및 희생 게이트 전극 층(164)을 노출시킨다. 일부 실시예들에서, 상부 격리 구조물(220)을 형성하기 전에, 에칭 정지 라이너(210)가 이전에 형성된 구조물을 라이닝하도록 컨포멀하게 형성될 수 있다. 일부 실시예들에서, 에칭 정지 라이너(210)는 실리콘 질화물을 포함할 수 있다. 일부 다른 실시예들에서, 에칭 정지 라이너(210)는 실리콘 이산화물, 실리콘 산질화물 등과 같은 다른 유전체 물질을 포함할 수 있다. 에칭 정지 라이너(210)는 플라즈마 강화 CVD(PECVD)를 사용하여 형성될 수 있지만, 저압 CVD(LPCVD), 원자 층 퇴적(ALD) 등과 같은 다른 적합한 방법이 또한 사용될 수 있다. 상부 격리 구조물(220)은 화학 기상 증착(CVD), 고밀도 플라즈마 CVD, 스핀 온, 스퍼터링 또는 다른 적합한 방법에 의해 형성될 수 있다. 일부 실시예들에서, 상부 격리 구조물(220)은 실리콘 이산화물을 포함할 수 있다. 일부 다른 실시예들에서, 상부 격리 구조물(220)은 Si, O, C 및/또는 H를 포함하는 탄소 도핑된 산화물 유전체(SiCOH 또는 SiOC), 저유전율 물질 또는 유기 물질(예를 들어, 폴리머)과 같은 다른 유전체 물질을 포함할 수 있다. 평탄화 동작은 화학적 기계적 평탄화(CMP)를 포함할 수 있다.
도 19a의 사시도, 도 19b의 x 방향 단면도, 및 도 19c의 게이트 영역에서의 y 방향 단면도에 도시된 바와 같이, 일부 실시예들에서, 게이트 구조물(104)을 형성하기 위해 대체 게이트 공정이 수행된다. 일부 실시예들에서, 게이트 구조물(104)은 먼저 희생 게이트 유전체 층(162) 및 희생 게이트 전극 층(164)을 제거하고, 이에 의해 제 1 반도체 층(152) 및 제 2 반도체 층(154)(도 18b 참조)을 노출시킴으로써 형성된다. 상부 격리 구조물(220)은 희생 게이트 유전체 층(162) 및 희생 게이트 전극 층(164)의 제거 동안 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)을 보호한다. 희생 게이트 전극 층(164)은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 희생 게이트 전극 층(164)이 폴리 실리콘이고 상부 격리 구조물(220)이 실리콘 산화물인 경우, TMAH 용액과 같은 습식 에천트가 사용되어 희생 게이트 전극 층(164)을 선택적으로 제거할 수 있다. 희생 게이트 전극 층(164)은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 이어서, 희생 게이트 유전체 층(162)도 제거된다. 이와 같이, 제 1 반도체 층(152) 및 제 2 반도체 층(154)은 노출된다.
그런 다음, 제 2 반도체 층(154) 및 클래딩 반도체 층(161)(도 14c 참조)은 제 1 반도체 층(152)을 에칭하는 것보다 빠른 에칭 속도로 제 2 반도체 층(154) 및 클래딩 반도체 층(161)을 선택적으로 에칭할 수 있는 에천트를 사용하여 제거 또는 에칭된다. 내부 스페이서(128)는 제 2 반도체 층(154) 및 클래딩 반도체 층(161)을 에칭하는 데 사용되는 에천트로부터 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108)을 보호하는데, 에천트가 제 2 반도체 층(154) 및 클래딩 반도체 층(161)의 물질에 대해 에칭 선택성을 갖는 물질로 만들어지기 때문이다.
그런 다음, 게이트 구조물(104)이 게이트 스페이서(134)와 내부 스페이서(128) 사이에 형성 및/또는 충전된다. 즉, 게이트 구조물(104)은 제 1 반도체 층(152)을 에워싸고(또는 둘러싸거나 감싸고), 여기서 제 1 반도체 층(152)은 반도체 트랜지스터 디바이스의 채널로 지칭된다. 게이트 스페이서(134)는 게이트 구조물(104)의 양 측에 배치된다. 게이트 구조물(104)은 게이트 유전체 층(232) 및 게이트 전극(230)을 포함한다. 게이트 전극(230)은 하나 이상의 일 함수 금속 층(들) 및 충전 금속을 포함한다. 게이트 유전체 층(232)은 컨포멀하게 형성될 수 있다. 즉, 게이트 유전체 층(232)은 하부 격리 구조물(160) 및 제 1 반도체 층(152)과 접촉한다(도 19c 참조). 일부 실시예들에서, 게이트 유전체 층(232)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 란탄 산화물(La2O3), 하프늄 알루미늄 산화물(HfAlO2), 하프늄 실리콘 산화물(HfSiO2), 알루미늄 산화물(Al2O3) 또는 다른 적합한 물질과 같은 고유전율 물질(k가 7보다 큼)을 포함한다. 일부 실시예들에서, 게이트 유전체 층(232)은 ALD 공정 또는 다른 적합한 공정을 수행함으로써 형성될 수 있다.
일부 실시예들에서, 게이트 전극(230)의 일 함수 금속 층은 게이트 유전체 층(232) 상에 형성되고, 일 함수 금속 층은 제 1 반도체 층(152)을 둘러싼다. 일 함수 금속 층은 티타늄 질화물(TiN), 탄탈럼 질화물(TaN), 티타늄 알루미늄 실리콘(TiAlSi), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄(TiAl), 탄탈럼 알루미늄(TaAl) 또는 다른 적합한 물질과 같은 물질들을 포함할 수 있다. 일부 실시예들에서, 일 함수 금속 층은 ALD 공정 또는 다른 적합한 공정을 수행함으로써 형성될 수 있다. 게이트 전극(230)의 충전 금속은 게이트 스페이서(134) 사이 및 내부 스페이서(128) 사이의 나머지 공간을 충전한다. 즉, 일 함수 금속 층(들)은 게이트 유전체 층(232)과 충전 금속과 접촉하고 그 사이에 있다. 충전 금속은 텅스텐 또는 알루미늄과 같은 물질을 포함할 수 있다. 게이트 유전체 층(232) 및 게이트 전극(230)을 퇴적한 후, 게이트 유전체 층(232) 및 게이트 전극(230)의 초과 부분을 제거하여 게이트 구조물(104)을 형성하기 위해 CMP 공정과 같은 평탄화 공정이 수행될 수 있다.
일부 실시예들에서, 제 1 반도체 층(152)의 노출된 표면 및 반도체 기판 층(146)의 노출된 표면을 둘러싸도록 게이트 구조물(104)을 형성하기 전에 계면 층(도시되지 않음)이 선택적으로 형성된다(도 19b, 도 19c 참조). 다양한 실시예들에서, 계면 층은 실리콘 산화물(SiO2) 또는 실리콘 산질화물(SiON)과 같은 유전체 물질을 포함할 수 있으며, 화학적 산화, 열 산화, 원자 층 퇴적(ALD), 화학 기상 증착(CVD) 및/또는 다른 적합한 방법에 의해 형성될 수 있다.
도 20의 사시도에 도시된 바와 같이, 일부 실시예들에서, 전면 상호 접속 구조물(114)이 게이트 구조물(104)과 제 1 소스/드레인 에피택셜 구조물(106) 및 제 2 소스/드레인 에피택셜 구조물(108) 위에 형성된다(도 22b 참조). 전면 상호 접속 구조물(114)은 전면 층간 유전체 층(112) 내에 배치되고 이에 의해 둘러싸인 복수의 전면 금속 층(116)을 포함할 수 있다. 전면 상호 접속 구조물(114)은 반도체 트랜지스터 디바이스의 다양한 피처들 또는 구조물들(예를 들어, 게이트 콘택(110) 및/또는 다른 콘택)을 전기적으로 연결한다. 전면 금속 층(116)은 비아 또는 콘택과 같은 수직 상호 접속부 및 금속 라인과 같은 수평 상호 접속부를 포함한다. 다양한 상호 접속 피처들은 구리, 텅스텐 및 실리사이드를 포함한 다양한 전도성 물질로 구현될 수 있다. 일부 예들에서, 다마신 공정이 구리 다층 상호 접속 구조물을 형성하기 위해 사용된다. 이어서, 캐리어 기판(240)이 전면 상호 접속 구조물(114) 위에 형성된다. 예를 들어, 캐리어 기판(240)은 전면 상호 접속 구조물(114)에 본딩된다. 일부 실시예들에서, 캐리어 기판(240)은 사파이어이다. 일부 다른 실시예들에서, 캐리어 기판(240)은 실리콘, 열가소성 폴리머, 산화물, 탄화물 또는 다른 적합한 물질이다.
도 21a의 사시도 및 도 21b의 x 방향 단면도에 도시된 바와 같이, 일부 실시예들에서, 워크피스는 거꾸로 "뒤집어 지고" 후면에서 박형화된다. 벌크 기판(142), 절연체 기판 층(144), 및 반도체 기판 층(146)의 상부 부분 및 하부 격리 구조물(160)은 제거된다. 희생 소스/드레인 콘택(180)은 반도체 기판 층(146) 아래로 추가 에칭되고, 마스킹 층(242)이 희생 소스/드레인 콘택(180) 상에 그리고 반도체 기판 층(146) 사이에 형성된다. 벌크 기판(142), 절연체 기판 층(144), 반도체 기판 층(146) 및 하부 격리 구조물(160)은, 예를 들어, CMP 및/또는 TMAH 에칭을 사용하는 복수의 공정 동작에서 제거될 수 있다. 일부 실시예들에서, 마스킹 층(242)은 폴리머로 제조될 수 있다. 대안적으로, 마스킹 층(242)은 유전체 물질로 제조될 수 있다.
도 22a의 사시도 및 도 22b의 x 방향 단면도에 도시된 바와 같이, 일부 실시예들에서, 반도체 기판 층(146)은 제거되어 제 2 소스/드레인 에피택셜 구조물(108) 및 게이트 구조물(104) 위에 후면 캡핑 트렌치(238)를 형성한다. 반도체 기판 층(146)은 등방성 에칭 공정에 의해 제거될 수 있고, 에칭 정지 층(148)은 에칭 공정의 정지 층으로서 작용할 수 있다.
도 23의 x 방향 단면도에 도시된 바와 같이, 일부 실시예들에서, 에칭 정지 층(148)은 최하부 제 1 반도체 층(152)을 노출시키기 위해 제거된다. 일부 실시예들에서, 마스킹 층(242)은 희생 소스/드레인 콘택(180)의 상부로부터 제거될 수 있다. 그런 다음, 측벽 층(244)이 희생 소스/드레인 콘택(180)의 상부 및/또는 측벽 표면을 따라 형성된다. 일부 실시예들에서, 측벽 층(244)은 알루미늄 산화물과 같은 유전체 물질의 퇴적 공정에 이어 선택적 제거 공정에 의해 형성된다. 측벽 층(244)은, 예를 들어, 약 5 nm 내지 6 nm의 두께를 가질 수 있다. 측벽 층(244)은 희생 소스/드레인 콘택(180) 및 제 1 소스/드레인 에피택셜 구조물(106)에 가까운 최하부 제 1 반도체 층(152)의 일부를 덮고, 따라서 최하부 제 1 반도체 층(152)의 후속적인 제거 및 제 2 소스/드레인 에피택셜 구조물(108)의 리세싱 동안 제 1 소스/드레인 에피택셜 구조물(106)이 손상되지 않도록 보호한다(도 26 및 도 27 참조). 도 24 및 도 25는 제 1 소스/드레인 에피택셜 구조물(106)을 보호하기 위해 보호 스페이서를 형성하는 대안적인 실시예를 도시한다. 도 23의 제조 단계는 도 26에서 계속된다.
도 24의 x 방향 단면도에 도시된 바와 같이, 도 23에 대한 대안적인 일부 실시예들에서, 에칭 정지 층(148)은 제거되고, 최하부 제 1 반도체 층(152)은 부분적으로 제거되고, 제 1 소스/드레인 에피택셜 구조물(106), 제 2 소스/드레인 에피택셜 구조물(108) 및/또는 중간 소스/드레인 층(107)의 상부 측벽을 따라 최하부 제 1 반도체 층(152)의 코너 부분을 보호 스페이서(246)로서 남긴다. 일부 실시예들에서, 최하부 제 1 반도체 층(152)은 등방성 습식 에칭 공정에 의해 부분적으로 제거된다. 에칭 공정은 희생 소스/드레인 콘택(180)의 상부 및/또는 측벽 표면을 노출시킬 수 있다.
도 25a의 x 방향 단면도, 도 25b의 제 1 소스/드레인 영역에서의 y 방향 단면도, 및 도 25c의 제 2 소스/드레인 영역에서의 y 방향 단면도에 도시된 바와 같이, 일부 실시예들에서, 측벽 라이너(248)가 희생 소스/드레인 콘택(180)을 따라 형성된다. 측벽 라이너(248)는 워크피스의 노출된 표면을 따라 컨포멀 유전체 라이너를 퇴적한 후 이방성 에칭 공정에 의해 형성될 수 있다. 측벽 라이너(248)는, 예를 들어, 약 2 nm 내지 3 nm의 두께를 가질 수 있다.
도 26, 도 27 및 도 28b의 x 방향 단면도, 도 28a의 사시도, 도 28c의 제 2 소스/드레인 영역에서의 y 방향 단면도, 및 도 28d의 게이트 영역에서의 y 방향 단면도에 도시된 바와 같이, 일부 실시예들에서, 제 2 소스/드레인 에피택셜 구조물(108)은 상부로부터 리세싱된다. 도 26에 도시된 바와 같이, 중간 소스/드레인 층(107)이 먼저 제거된다. 측벽 층(244) 및 밑에 있는 최하부 제 1 반도체 층(152) 부분(도 23에 도시됨) 또는 측벽 라이너(248) 및 보호 스페이서(246)(도 25a에 도시됨)는 중간 소스/드레인 층(107)의 제거 동안 제 1 소스/드레인 에피택셜 구조물(106)을 손상으로부터 보호한다. 그런 다음, 도 27에 도시된 바와 같이, 제 2 소스/드레인 에피택셜 구조물(108)은 리세싱된다. 그런 다음, 도 28b에 도시된 바와 같이, 측벽 층(244)(도 23에 도시됨) 또는 측벽 라이너(248)(도 25a에 도시됨)는 제거된다. 최하부 제 1 반도체 층(152) 또는 보호 스페이서(246)는 제 2 소스/드레인 에피택셜 구조물(108)을 리세싱하고 측벽 층(244) 또는 측벽 라이너(248)를 제거할 때 부분적으로 제거될 수 있고, 최하부 제 1 반도체 층(152)의 코너 잔류물(152') 또는 보호 스페이서(246)는 여전히 제 2 소스/드레인 에피택셜 구조물(108)의 상부 측벽을 따라 남아 있을 수 있다. 일부 실시예들에서, 제 2 소스/드레인 에피택셜 구조물(108)은 등방성 에칭 또는 등방성과 이방성 에칭의 조합에 의해 리세싱된다. 제 2 소스/드레인 에피택셜 구조물(108)의 리세싱된 하부 표면(108b)은 장채널 트랜지스터 디바이스에서보다 단채널 트랜지스터 디바이스에서 더 낮을 수 있다. 단채널 트랜지스터 디바이스에서, 제 2 소스/드레인 에피택셜 구조물(108)의 하부 표면(108b)은 게이트 구조물(104)의 하부 표면(104b)보다 수직으로 더 깊은 위치에 도달하는 x 방향(도 28b 참조)을 따라 그리고 y 방향(도 28d 참조)을 따라 모두 볼록한 형상으로 리세싱될 수 있다. 일부 실시예들에서, 단채널 트랜지스터 디바이스에서, 제 2 소스/드레인 에피택셜 구조물(108)의 하부 표면(108b)은 게이트 구조물(104)의 하부 표면(104b)보다 수직으로 약 10 nm 내지 20 nm 더 깊다. 장채널 트랜지스터 디바이스에서, 하부 표면(108b)은 게이트 구조물(104)의 하부 표면(104b)과 수직으로 동일하거나 또한 더 깊은 위치로 리세싱될 수 있다.
도 29a의 사시도, 도 29b의 x 방향 단면도, 도 29c의 게이트 영역에서의 y 방향 단면도, 및 도 29d의 제 2 소스/드레인 영역에서의 y 방향 단면도에 도시된 바와 같이, 일부 실시예들에서, 제 2 유전체 라이너(127) 및 후면 유전체 캡(126)이 후면 캡핑 트렌치(238)(도 28a 참조)에 형성된다. 제 2 유전체 라이너(127) 및 후면 유전체 캡(126)은 제 2 소스/드레인 에피택셜 구조물(108) 및 게이트 구조물(104) 바로 위에 형성될 수 있다. 제 2 유전체 라이너(127)는 제 2 소스/드레인 에피택셜 구조물(108)을 산화로부터 보호하고, 또한 후속적인 제조 공정 동안 금속 게이트 문턱값 이동을 방지한다. 제 2 유전체 라이너(127)는, 예를 들어, 후면 캡핑 트렌치(238)에 유전체 물질을 퇴적하기 위해 컨포멀 퇴적 공정에 의해 형성될 수 있고, 후면 유전체 캡(126)은, 예를 들어, 제 2 유전체 라이너(127) 상에 유전체 물질을 퇴적하기 위한 퇴적 공정에 이어 후면 캡핑 트렌치(238) 외부의 초과 유전체 물질을 제거하기 위한 CMP 공정에 의해 형성될 수 있다. 예로서, 제 2 유전체 라이너(127)는 SiO2, Si3N4, 실리콘 탄질화물(SiCN), 실리콘 산탄화물(SiOC), 실리콘 산탄질화물(SiOCN) 등과 같은 저유전율 물질(k < 7) 또는 HfO2, ZrO2, ZrAlOx, HfAlOx, HfSiOx, AlOx 등과 같은 고유전율 물질(k > 7)로 제조될 수 있다. 일부 실시예들에서, 후면 유전체 캡(126)은 제 2 소스/드레인 에피택셜 구조물(108)과 접촉하는 볼록한 상부 표면(126s)을 갖는다. 예로서, 후면 유전체 캡(126)은 CMP 공정 후에 하부 표면(108b)으로부터 후면 유전체 캡(126)의 상부 표면까지 약 40 nm의 두께(T)로 형성될 수 있다. 예로서, 제 2 유전체 라이너(127)는 약 5 nm 미만의 두께를 가질 수 있다.
도 30a의 사시도, 도 30b의 x 방향 단면도, 및 도 30c의 제 1 소스/드레인 영역에서의 y 방향 단면도에 도시된 바와 같이, 일부 실시예들에서, 희생 소스/드레인 콘택(180)은 제거되고, 밑에 있는 제 1 소스/드레인 에피택셜 구조물(106)은 그 후면으로부터 리세싱되어 제 1 소스/드레인 에피택셜 구조물(106)의 상부 부분으로 리세싱된 후면 소스/드레인 콘택 트렌치(234)를 형성한다. 제 1 소스/드레인 에피택셜 구조물(106)은 주변 유전체 물질을 에칭하는 것보다 더 빠른 에칭 속도로 제 1 소스/드레인 에피택셜 구조물(106)을 선택적으로 에칭할 수 있는 에천트를 사용하여 리세싱되거나 에칭될 수 있다. 일부 실시예들에서, 에칭 공정은 등방성이거나 등방성 에칭 공정을 포함하고, 제 1 소스/드레인 에피택셜 구조물(106)의 하부 표면(106b)은 x 방향(도 30b 참조)을 따라 그리고 y 방향(도 30c 참조)을 따라 모두 볼록한 형상으로 리세싱되어 게이트 구조물(104)의 하부 표면(104b)보다 수직으로 더 깊은 위치에 도달할 수 있다(도 30b 참조). 일부 실시예들에서, 제 1 소스/드레인 에피택셜 구조물(106)의 하부 표면(106b)은 게이트 구조물(104)의 하부 표면(104b)보다 수직으로 약 10 nm 내지 20 nm 더 깊다. 일부 실시예들에서, 코너 잔류물(152')은 희생 소스/드레인 콘택(180)을 제거하고 제 1 소스/드레인 에피택셜 구조물(106)을 리세싱할 때 제거되어 후면 소스/드레인 콘택 트렌치(234)에 보이드 레지를 남긴다.
도 31a의 사시도, 도 31b의 x 방향 단면도, 및 도 31c의 제 1 소스/드레인 영역에서의 y 방향 단면도에 도시된 바와 같이, 일부 실시예들에서, 후면 소스/드레인 콘택 트렌치(234)의 개구가 후속적인 처리 단계에서 더 양호한 충전을 위해 확대되고 둥글게 된다. 저온 에피택셜 층(119)이 확대된 후면 소스/드레인 콘택 트렌치(234)에서 제 1 소스/드레인 에피택셜 구조물(106)의 리세싱된 하부 표면(106b) 상에 형성될 수 있다. 저온 에피택셜 층(119)은 제 1 소스/드레인 에피택셜 구조물(106)의 도핑 농도보다 더 높은 도핑 농도로 형성되어, 더 양호한 금속 합금 층이 성능을 얻기 위해 후속적으로 형성될 수 있다. 예로서, 저온 에피택셜 층(119)은 약 5 nm의 두께로 형성될 수 있다. 일부 실시예들에서, 금속 합금 층(121)은 저온 에피택셜 층(119) 또는 저온 에피택셜 층(119)이 형성되지 않은 경우 제 1 소스/드레인 에피택셜 구조물(106) 상에 형성될 수 있다. 금속 합금 층(121)은 자기 정렬 살리사이드 공정에 의해 형성된 실리사이드 층일 수 있다. 금속 합금 층(121)은 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 백금 실리사이드, 니켈 백금 실리사이드, 에르븀 실리사이드, 팔라듐 실리사이드, 이들의 조합 또는 다른 적합한 물질로부터 선택된 물질을 포함할 수 있다. 일부 실시예들에서, 금속 합금 층(121)은 게르마늄을 포함할 수 있다. 제 1 유전체 라이너(118)가 후면 소스/드레인 콘택 트렌치(234)의 측벽을 따라 형성될 수 있고, 제 2 유전체 라이너(127)와 접촉할 수 있다.
도 32a의 사시도, 도 32b의 x 방향 단면도, 및 도 32c의 제 1 소스/드레인 영역에서의 y 방향 단면도에 도시된 바와 같이, 일부 실시예들에서, 후면 소스/드레인 콘택(120)이 확대된 후면 소스/드레인 콘택 트렌치(234)에서 저온 에피택셜 층(119) 상에 형성된다. 일부 실시예들에서, 도 29의 코너 잔류물(152')의 위치에 위치된 레지(236)를 갖는 후면 소스/드레인 콘택(120)이 형성될 수 있다. 후면 소스/드레인 콘택(120)은 제 1 유전체 라이너(118)의 내부 측벽과 접촉하는 측벽을 가질 수 있다. 일부 실시예들에서, 후면 소스/드레인 콘택(120)의 레지(236)는 내부 스페이서(128) 또는 게이트 구조물(104) 바로 위로 연장될 수 있다. 일부 실시예들에서, 후면 소스/드레인 콘택(120)은 W, Co, Ru, Al, Cu 또는 다른 적합한 물질과 같은 금속으로 제조될 수 있다. 예로서, 금속 합금 층(121)은 약 5 nm의 두께로 형성될 수 있다. 후면 소스/드레인 콘택(120)의 퇴적 후, 화학적 기계적 평탄화(CMP) 공정과 같은 평탄화 공정이 수행될 수 있다.
도 33a의 사시도 및 도 33b의 x 방향 단면도에 도시된 바와 같이, 일부 실시예들에서, 후면 전력 레일(122) 및 후면 상호 접속 구조물(124)이 후면 소스/드레인 콘택(120)에 전기적으로 결합되도록 형성된다. 후면 상호 접속 구조물(124)은 후면 층간 유전체 층(212) 내에 배치되고 이에 의해 둘러싸인 복수의 후면 금속 라인(216) 및 금속 비아(218)를 포함할 수 있다. 후면 상호 접속 구조물(124)은 반도체 트랜지스터 디바이스의 다양한 피처들 또는 구조물들을 전기적으로 연결한다. 예를 들어, 후면 상호 접속 구조물(124)은 후면 전력 레일(122) 상에 배치될 수 있고, 외부 회로를 후면 소스/드레인 콘택(120)에 연결할 수 있다.
도 34는 에어 스페이서 구조물 및 고유전율 유전체 스페이서 구조물로 인해 디바이스 밀도가 높은 다수의 트랜지스터 디바이스를 갖는 집적 칩을 형성하는 방법(3400)의 일부 실시예들의 흐름도를 도시한다.
방법(3400)은 일련의 동작들 또는 이벤트들로서 아래에서 예시되고 설명되지만, 이러한 동작들 또는 이벤트들의 도시된 순서는 제한적인 의미로 해석되어서는 안 된다는 것이 이해될 것이다. 예를 들어, 일부 동작들은 상이한 순서로 발생 및/또는 본 명세서에 도시 및/또는 설명된 것 이외의 다른 동작들 또는 이벤트들과 함께 동시에 발생할 수 있다. 게다가, 본 명세서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하기 위해 도시된 모든 동작들이 필요한 것은 아니다. 더욱이, 본 명세서에 도시된 동작들 중 하나 이상은 하나 이상의 별도의 동작들 및/또는 단계들에서 수행될 수 있다.
동작(3402)에서, 적층된 제 1 반도체 층 및 제 2 반도체 층의 복수의 핀 구조물이 기판 상에 형성된다. 격리 구조물이 핀 구조물 사이에 형성될 수 있다. 도 6 내지 도 12는 동작(3402)에 대응하는 일부 실시예들의 사시도를 도시한다.
동작(3404)에서, 복수의 더미 게이트 구조물이 핀 구조물 위에 형성된다. 도 13은 동작(3404)에 대응하는 일부 실시예들의 사시도를 도시한다.
동작(3406)에서, 더미 게이트 구조물에 의해 덮이지 않은 핀 구조물의 부분이 더미 게이트 구조물의 양 측으로부터 에칭되고 제거된다. 제 2 반도체 층은 제 1 반도체 층으로부터 수평으로 리세싱될 수 있고, 내부 스페이서가 제 2 반도체 층의 양 단부 상에 형성될 수 있다. 도 14a 내지 도 15b는 동작(3406)에 대응하는 일부 실시예들의 다양한 도면을 도시한다.
동작(3408)에서, 희생 소스/드레인 콘택이 기판에 형성된다. 도 16a 내지 도 16c는 동작(3408)에 대응하는 일부 실시예들의 다양한 도면을 도시한다.
동작(3410)에서, 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물이 리세싱된 핀 구조물의 양 측 상에 형성된다. 도 17a 내지 도 17d는 동작(3410)에 대응하는 일부 실시예들의 다양한 도면을 도시한다.
동작(3412)에서, 제 2 반도체 층은 금속 게이트 구조물로 대체된다. 그런 다음, 게이트 콘택 및 전면 상호 접속 구조물이 형성된다. 도 18a 내지 도 20은 동작(3412)에 대응하는 일부 실시예들의 다양한 도면을 도시한다.
동작(3414)에서, 기판은 후면으로부터 박형화되고, 마스킹 층이 희생 소스/드레인 콘택 상에 형성될 수 있다. 도 21a 및 도 21b는 동작(3414)에 대응하는 일부 실시예들의 다양한 도면을 도시한다.
동작(3416)에서, 기판은 희생 소스/드레인 콘택의 상부 표면보다 낮은 위치로 더 낮아지고, 후면 캡핑 트렌치가 게이트 구조물 및 제 2 소스/드레인 에피택셜 구조물 위에 형성된다. 기판은 에칭 정지 층에서 정지하는 에칭 공정에 의해 낮아질 수 있다. 도 22a 및 도 22b는 동작(3416)에 대응하는 일부 실시예들의 다양한 도면을 도시한다.
동작(3417)에서, 에칭 정지 층이 제거되어 최하부 제 1 반도체 층을 노출시킬 수 있고, 두꺼운 측벽 층이 희생 소스/드레인 콘택을 따라 형성된다. 두꺼운 측벽 층은 희생 소스/드레인 콘택 및 제 1 소스/드레인 에피택셜 구조물에 가까운 최하부 제 1 반도체 층의 일부를 덮고, 따라서 최하부 제 1 반도체 층의 후속적인 제거 및 제 2 소스/드레인 에피택셜 구조물의 리세싱 동안 제 1 소스/드레인 에피택셜 구조물이 손상되지 않도록 보호한다. 도 23은 동작(3417)에 대응하는 일부 실시예들의 단면도를 도시한다.
동작(3418) 및 동작(3420)에서, 동작(3417)에 대한 대안적인 일부 실시예들에서, 보호 스페이서가 동작(3418)에서 소스/드레인 에피택셜 구조물들의 코너에 형성되고, 측벽 라이너가 동작(3420)에서 희생 소스/드레인 콘택을 따라 형성된다. 보호 스페이서 및 측벽 라이너는 최하부 제 1 반도체 층의 후속적인 제거 및 제 2 소스/드레인 에피택셜 구조물의 리세싱 동안 제 1 소스/드레인 에피택셜 구조물이 손상되지 않도록 보호한다. 도 24는 동작(3418)에 대응하는 일부 실시예들의 단면도를 도시한다. 도 25a 내지 도 25d는 동작(3420)에 대응하는 일부 실시예들의 다양한 도면을 도시한다.
동작(3422)에서, 제 2 소스/드레인 에피택셜 구조물의 하부 표면은 리세싱되며, 최하부 제 1 반도체 층의 하부 부분 또는 보호 스페이서는 제 1 소스/드레인 에피택셜 구조물의 측벽을 보호한다. 도 26 내지 도 28d는 동작(3422)에 대응하는 일부 실시예들의 다양한 도면을 도시한다.
동작(3424)에서, 후면 유전체 캡이 제 2 소스/드레인 에피택셜 구조물의 하부 표면 상에 형성된다. 도 29a 내지 도 29d는 동작(3424)에 대응하는 일부 실시예들의 다양한 도면을 도시한다.
동작(3426)에서, 콘택 트렌치가 형성되고, 제 1 소스/드레인 에피택셜 구조물의 하부 표면이 리세싱된다. 도 30a 내지 도 31c는 동작(3426)에 대응하는 일부 실시예들의 다양한 도면을 도시한다.
동작(3428)에서, 후면 소스/드레인 콘택이 제 1 소스/드레인 에피택셜 구조물의 하부 표면 상에 도달하도록 형성된다. 도 32a 내지 도 32c는 동작(3428)에 대응하는 일부 실시예들의 다양한 도면을 도시한다.
동작(3430)에서, 후면 전력 레일 및 후면 상호 접속 구조물이 형성된다. 도 33a 및 도 33b는 동작(3430)에 대응하는 일부 실시예들의 다양한 도면을 도시한다.
따라서, 일부 실시예들에서, 본 개시는 반도체 트랜지스터 디바이스를 형성하는 방법에 관한 것이다. 상기 방법은 기판 위에 핀형 채널 구조물을 형성하는 단계, 및 핀 구조물의 양 단부 상에 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물을 형성하는 단계를 포함한다. 상기 방법은 핀 구조물을 둘러싸는 금속 게이트 구조물을 형성하는 단계를 더 포함한다. 상기 방법은 기판을 뒤집고 부분적으로 제거하는 단계를 더 포함하여 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물의 상부 측벽들을 따라 기판의 하부 부분을 보호 스페이서로서 남기면서 후면 캡핑 트렌치를 형성한다. 상기 방법은 후면 캡핑 트렌치에 후면 유전체 캡을 형성하는 단계를 더 포함한다.
다른 실시예들에서, 본 개시는 반도체 트랜지스터 디바이스를 제조하는 방법에 관한 것이다. 상기 방법은 기판 위에 핀형 채널 구조물을 형성하는 단계, 및 핀형 채널 구조물의 한 측 상의 기판에 희생 소스/드레인 콘택을 형성하는 단계를 포함한다. 상기 방법은 핀 구조물의 양 단부 상에 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물을 형성하는 단계를 더 포함한다. 제 1 소스/드레인 에피택셜 구조물은 희생 소스/드레인 콘택 위에 놓인다. 상기 방법은 핀 구조물을 둘러싸는 금속 게이트 구조물을 형성하는 단계, 및 기판을 뒤집고 박형화하는 단계를 더 포함한다. 상기 방법은 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물의 상부 측벽들을 따라 보호 스페이서를 형성하는 단계, 및 금속 게이트 구조물의 하부 표면 및 제 2 소스/드레인 에피택셜 구조물의 하부 표면을 노출시키기 위해 후면 캡핑 트렌치를 형성하는 단계를 더 포함한다. 제 2 소스/드레인 에피택셜 구조물의 하부 표면은 리세싱된다. 상기 방법은 후면 캡핑 트렌치에 후면 유전체 캡을 형성하는 단계를 더 포함한다.
또 다른 실시예들에서, 본 개시는 반도체 디바이스에 관한 것이다. 상기 반도체 디바이스는 채널 구조물, 및 채널 구조물 주위를 감싸는 게이트 구조물을 포함한다. 상기 반도체 디바이스는 채널 구조물의 양 단부 상에 배치된 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물, 및 제 1 소스/드레인 에피택셜 구조물 아래에 배치되고 이와 접촉하는 후면 소스/드레인 콘택을 더 포함한다. 상기 반도체 디바이스는 게이트 구조물 상에 배치된 게이트 콘택 및 제 1 소스/드레인 에피택셜 구조물 아래에 배치되고 접촉하는 후면 소스/드레인 콘택을 더 포함한다. 상기 반도체 디바이스는 제 2 소스/드레인 에피택셜 구조물 및 게이트 구조물 아래에 배치되고 이를 따라 연장된 후면 유전체 캡을 더 포함한다. 제 1 소스/드레인 에피택셜 구조물은 오목한 형상의 하부 표면을 갖는다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
[부기]
1. 반도체 트랜지스터 디바이스를 형성하는 방법에 있어서,
기판 위에 핀형 채널 구조물을 형성하는 단계;
상기 핀형 채널 구조물의 양 단부 상에 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물을 형성하는 단계;
상기 핀형 채널 구조물을 둘러싸는 금속 게이트 구조물을 형성하는 단계;
상기 제 1 소스/드레인 에피택셜 구조물 및 상기 제 2 소스/드레인 에피택셜 구조물의 상부 측벽들을 따라 상기 기판의 하부 부분을 보호 스페이서로서 남기면서 후면 캡핑 트렌치를 형성하기 위해, 상기 기판을 뒤집고 상기 기판의 후면으로부터 상기 기판을 부분적으로 제거하는 단계; 및
상기 후면 캡핑 트렌치에 후면 유전체 캡을 형성하는 단계
를 포함하는, 반도체 트랜지스터 디바이스를 형성하는 방법.
2. 제 1 항에 있어서, 상기 후면 캡핑 트렌치는 상기 금속 게이트 구조물의 하부 표면 및 상기 제 2 소스/드레인 에피택셜 구조물의 하부 표면을 노출시키도록 형성되고, 상기 제 2 소스/드레인 에피택셜 구조물의 하부 표면은 리세싱되는 것인, 반도체 트랜지스터 디바이스를 형성하는 방법.
3. 제 2 항에 있어서,
상기 핀형 채널 구조물을 형성하기 전에, 상기 기판 상에 에칭 정지 층을 형성하는 단계를 더 포함하는, 반도체 트랜지스터 디바이스를 형성하는 방법.
4. 제 3 항에 있어서,
상기 제 1 소스/드레인 에피택셜 구조물 및 상기 제 2 소스/드레인 에피택셜 구조물을 형성하기 전에, 상기 핀형 채널 구조물의 한 측 상의 상기 기판에 상기 에칭 정지 층을 통해 희생 소스/드레인 콘택을 형성하는 단계를 더 포함하는, 반도체 트랜지스터 디바이스를 형성하는 방법.
5. 제 4 항에 있어서, 상기 보호 스페이서는 상기 희생 소스/드레인 콘택에 연결되는 상기 제 1 소스/드레인 에피택셜 구조물의 하부 측벽을 덮도록 형성되는 것인, 반도체 트랜지스터 디바이스를 형성하는 방법.
6. 제 4 항에 있어서,
상기 후면 유전체 캡을 형성한 후, 후면 콘택 트렌치로부터 상기 희생 소스/드레인 콘택을 제거하고 상기 후면 콘택 트렌치에 노출된 상기 제 1 소스/드레인 에피택셜 구조물을 리세싱하는 단계; 및
상기 후면 콘택 트렌치에 상기 제 1 소스/드레인 에피택셜 구조물과 접촉하는 후면 소스/드레인 콘택을 충전하는 단계
를 더 포함하고, 상기 보호 스페이서는 상기 제 1 소스/드레인 에피택셜 구조물을 리세싱할 때 제거되는 것인, 반도체 트랜지스터 디바이스를 형성하는 방법.
7. 제 4 항에 있어서,
상기 기판을 뒤집은 후, 상기 희생 소스/드레인 콘택의 상부 표면을 덮는 하드 마스크를 형성하는 단계를 더 포함하고,
상기 기판은 상기 하드 마스크를 제자리에 두고 부분적으로 제거되는 것인, 반도체 트랜지스터 디바이스를 형성하는 방법.
8. 제 7 항에 있어서,
상기 희생 소스/드레인 콘택의 측벽을 따라 측벽 라이너를 형성하는 단계를 더 포함하고,
상기 제 2 소스/드레인 에피택셜 구조물의 하부 표면은 상기 측벽 라이너 및 상기 보호 스페이서를 제자리에 두고 리세싱되는 것인, 반도체 트랜지스터 디바이스를 형성하는 방법.
9. 제 1 항에 있어서, 상기 보호 스페이서는 상기 금속 게이트 구조물의 하부 표면을 따라 연장되도록 형성되는 것인, 반도체 트랜지스터 디바이스를 형성하는 방법.
10. 제 1 항에 있어서, 상기 핀형 채널 구조물을 형성하는 단계는:
상기 기판 위에 제 1 반도체 층 및 제 2 반도체 층을 교대로 적층함으로써 핀 구조물을 형성하는 단계;
상기 핀 구조물 위에 더미 게이트 구조물을 형성하는 단계;
상기 더미 게이트 구조에 의해 커버되지 않은 상기 핀 구조물의 일부를 제거하는 단계; 및
상기 더미 게이트 구조물 및 상기 제 1 반도체 층을 금속 게이트 구조물로 대체하는 단계
를 포함하는 것인, 반도체 트랜지스터 디바이스를 형성하는 방법.
11. 반도체 트랜지스터 디바이스를 형성하는 방법에 있어서,
기판 위에 핀형 채널 구조물을 형성하는 단계;
상기 핀형 채널 구조물의 한 측 상의 상기 기판에 희생 소스/드레인 콘택을 형성하는 단계;
상기 핀형 채널 구조물의 양 단부 상에 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물을 형성하는 단계 - 상기 제 1 소스/드레인 에피택셜 구조물은 상기 희생 소스/드레인 콘택 위에 놓임 - ;
상기 핀형 채널 구조물을 둘러싸는 금속 게이트 구조물을 형성하는 단계;
상기 기판을 뒤집고 박형화하는 단계;
상기 제 1 소스/드레인 에피택셜 구조물 및 상기 제 2 소스/드레인 에피택셜 구조물의 상부 측벽들을 따라 보호 스페이서를 형성하는 단계;
상기 금속 게이트 구조물의 하부 표면 및 상기 제 2 소스/드레인 에피택셜 구조물의 하부 표면을 노출시키기 위해 후면 캡핑 트렌치를 형성하는 단계 - 상기 제 2 소스/드레인 에피택셜 구조물의 하부 표면은 리세싱됨 - ; 및
상기 후면 캡핑 트렌치에 후면 유전체 캡을 형성하는 단계
를 포함하는, 반도체 트랜지스터 디바이스를 형성하는 방법.
12. 제 11 항에 있어서, 상기 보호 스페이서는 상기 제 1 소스/드레인 에피택셜 구조물 및 상기 제 2 소스/드레인 에피택셜 구조물의 상부 측벽들을 따라 상기 기판의 하부 부분을 상기 보호 스페이서로서 남기면서 상기 희생 소스/드레인 콘택의 상부 표면 및 측벽 표면을 노출시키기 위해 상기 기판을 부분적으로 제거함으로써 형성되는 것인, 반도체 트랜지스터 디바이스를 형성하는 방법.
13. 제 12 항에 있어서, 상기 기판은 상기 제 1 소스/드레인 에피택셜 구조물의 코너에 상기 보호 스페이서를 남기면서 상기 금속 게이트 구조물의 하부 표면을 노출시키는 등방성 에칭 공정에 의해 제거되는 것인, 반도체 트랜지스터 디바이스를 형성하는 방법.
14. 제 12 항에 있어서,
상기 희생 소스/드레인 콘택의 측벽 표면을 덮는 측벽 라이너를 형성하는 단계를 더 포함하고,
상기 후면 캡핑 트렌치는 상기 측벽 라이너를 제자리에 두고 형성되는 것인, 반도체 트랜지스터 디바이스를 형성하는 방법.
15. 제 11 항에 있어서,
상기 후면 유전체 캡을 형성한 후, 상기 희생 소스/드레인 콘택을, 상기 제 1 소스/드레인 에피택셜 구조물 아래에 있고 상기 제 1 소스/드레인 에피택셜 구조물과 접촉하는 후면 소스/드레인 콘택으로 대체하는 단계를 더 포함하는, 반도체 트랜지스터 디바이스를 형성하는 방법.
16. 제 11 항에 있어서, 상기 핀형 채널 구조물을 형성하는 단계는:
상기 기판 위에 제 1 반도체 층 및 제 2 반도체 층을 교대로 적층함으로써 핀 구조물을 형성하는 단계;
상기 핀 구조물 위에 더미 게이트 구조를 형성하는 단계;
상기 더미 게이트 구조물에 의해 커버되지 않은 상기 핀 구조물의 일부를 제거하는 단계;
상기 제 1 반도체 층의 나머지 부분의 양 측 상에 내부 스페이서를 형성하는 단계; 및
상기 더미 게이트 구조물 및 상기 제 1 반도체 층을 금속 게이트 구조물로 대체하는 단계
를 포함하는 것인, 반도체 트랜지스터 디바이스를 형성하는 방법.
17. 반도체 디바이스에 있어서,
채널 구조물;
상기 채널 구조물 주위를 감싸는 게이트 구조물;
상기 채널 구조물의 양 단부 상에 배치된 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물;
상기 게이트 구조물 상에 배치된 게이트 콘택;
상기 제 1 소스/드레인 에피택셜 구조물 아래에 배치되고 상기 제 1 소스/드레인 에피택셜 구조물과 접촉하는 후면 소스/드레인 콘택; 및
상기 제 2 소스/드레인 에피택셜 구조물 및 상기 게이트 구조물 아래에 배치되고 상기 제 2 소스/드레인 에피택셜 구조물 및 상기 게이트 구조물을 따라 연장되는 후면 유전체 캡
을 포함하고, 상기 제 1 소스/드레인 에피택셜 구조물은 오목한 형상의 하부 표면을 갖는 것인, 반도체 디바이스.
18. 제 17 항에 있어서, 상기 후면 소스/드레인 콘택은 상기 게이트 구조물 아래로 연장된 레지를 포함하는 것인, 반도체 디바이스.
19. 제 17 항에 있어서, 상기 제 2 소스/드레인 에피택셜 구조물의 하부 표면은 오목한 형상을 갖는 것인, 반도체 디바이스.
20. 제 17 항에 있어서, 상기 후면 소스/드레인 콘택은 상기 게이트 구조물의 하부 표면보다 높게 위치하는 상부 표면을 갖는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 트랜지스터 디바이스를 형성하는 방법에 있어서,
    기판 위에 핀형 채널 구조물을 형성하는 단계;
    상기 핀형 채널 구조물의 양 단부 상에 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물을 형성하는 단계;
    상기 핀형 채널 구조물을 둘러싸는 금속 게이트 구조물을 형성하는 단계;
    상기 제 1 소스/드레인 에피택셜 구조물 및 상기 제 2 소스/드레인 에피택셜 구조물의 상부 측벽들을 따라 상기 기판의 하부 부분을 보호 스페이서로서 남기면서 후면 캡핑 트렌치를 형성하기 위해, 상기 기판의 후면으로부터 상기 기판을 부분적으로 제거하는 단계; 및
    상기 후면 캡핑 트렌치에 후면 유전체 캡을 형성하는 단계
    를 포함하는, 반도체 트랜지스터 디바이스를 형성하는 방법.
  2. 제 1 항에 있어서, 상기 후면 캡핑 트렌치는 상기 금속 게이트 구조물의 하부 표면 및 상기 제 2 소스/드레인 에피택셜 구조물의 하부 표면을 노출시키도록 형성되고, 상기 제 2 소스/드레인 에피택셜 구조물의 하부 표면은 리세싱되는 것인, 반도체 트랜지스터 디바이스를 형성하는 방법.
  3. 제 2 항에 있어서,
    상기 핀형 채널 구조물을 형성하기 전에, 상기 기판 상에 에칭 정지 층을 형성하는 단계를 더 포함하는, 반도체 트랜지스터 디바이스를 형성하는 방법.
  4. 제 1 항에 있어서, 상기 보호 스페이서는 상기 금속 게이트 구조물의 하부 표면을 따라 연장되도록 형성되는 것인, 반도체 트랜지스터 디바이스를 형성하는 방법.
  5. 제 1 항에 있어서, 상기 핀형 채널 구조물을 형성하는 단계는:
    상기 기판 위에 제 1 반도체 층 및 제 2 반도체 층을 교대로 적층함으로써 핀 구조물을 형성하는 단계;
    상기 핀 구조물 위에 더미 게이트 구조물을 형성하는 단계;
    상기 더미 게이트 구조물에 의해 커버되지 않은 상기 핀 구조물의 일부를 제거하는 단계; 및
    상기 더미 게이트 구조물 및 상기 제 1 반도체 층을 상기 금속 게이트 구조물로 대체하는 단계
    를 포함하는 것인, 반도체 트랜지스터 디바이스를 형성하는 방법.
  6. 반도체 트랜지스터 디바이스를 형성하는 방법에 있어서,
    기판 위에 핀형 채널 구조물을 형성하는 단계;
    상기 핀형 채널 구조물의 한 측 상의 상기 기판에 희생 소스/드레인 콘택을 형성하는 단계;
    상기 핀형 채널 구조물의 양 단부 상에 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물을 형성하는 단계 - 상기 제 1 소스/드레인 에피택셜 구조물은 상기 희생 소스/드레인 콘택 위에 놓임 - ;
    상기 핀형 채널 구조물을 둘러싸는 금속 게이트 구조물을 형성하는 단계;
    상기 기판을 뒤집고 박형화하는 단계;
    상기 제 1 소스/드레인 에피택셜 구조물 및 상기 제 2 소스/드레인 에피택셜 구조물의 상부 측벽들을 따라 보호 스페이서를 형성하는 단계;
    상기 금속 게이트 구조물의 하부 표면 및 상기 제 2 소스/드레인 에피택셜 구조물의 하부 표면을 노출시키기 위해 후면 캡핑 트렌치를 형성하는 단계 - 상기 제 2 소스/드레인 에피택셜 구조물의 하부 표면은 리세싱됨 - ; 및
    상기 후면 캡핑 트렌치에 후면 유전체 캡을 형성하는 단계
    를 포함하는, 반도체 트랜지스터 디바이스를 형성하는 방법.
  7. 반도체 디바이스에 있어서,
    채널 구조물;
    상기 채널 구조물 주위를 감싸는 게이트 구조물;
    상기 채널 구조물의 양 단부 상에 배치된 제 1 소스/드레인 에피택셜 구조물 및 제 2 소스/드레인 에피택셜 구조물;
    상기 게이트 구조물 상에 배치된 게이트 콘택;
    상기 제 1 소스/드레인 에피택셜 구조물 아래에 배치되고 상기 제 1 소스/드레인 에피택셜 구조물과 접촉하는 후면 소스/드레인 콘택; 및
    상기 제 2 소스/드레인 에피택셜 구조물 및 상기 게이트 구조물 아래에 배치되고 상기 제 2 소스/드레인 에피택셜 구조물 및 상기 게이트 구조물을 따라 연장되는 후면 유전체 캡
    을 포함하고, 상기 제 1 소스/드레인 에피택셜 구조물은 상기 게이트 구조물과 이웃한 주변(peripheral) 위치에 대해 중앙 위치에서 리세싱된 하부 표면을 갖는 것인, 반도체 디바이스.
  8. 제 7 항에 있어서, 상기 후면 소스/드레인 콘택은 상기 게이트 구조물 아래로 연장된 레지를 포함하는 것인, 반도체 디바이스.
  9. 제 7 항에 있어서, 상기 제 2 소스/드레인 에피택셜 구조물의 하부 표면은 오목한 형상을 갖는 것인, 반도체 디바이스.
  10. 제 7 항에 있어서, 상기 후면 소스/드레인 콘택은 상기 게이트 구조물의 하부 표면보다 높게 위치하는 상부 표면을 갖는 것인, 반도체 디바이스.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437273B2 (en) * 2019-03-01 2022-09-06 Micromaterials Llc Self-aligned contact and contact over active gate structures
CN113013142A (zh) 2019-12-20 2021-06-22 台湾积体电路制造股份有限公司 集成芯片
US11521896B2 (en) * 2019-12-20 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Selective deposition of a protective layer to reduce interconnect structure critical dimensions
US11658220B2 (en) 2020-04-24 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Drain side recess for back-side power rail device
US11581224B2 (en) * 2020-05-08 2023-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming long channel back-side power rail device
US20230268389A1 (en) * 2022-02-23 2023-08-24 International Business Machines Corporation Self-aligned backside contact integration for transistors
EP4287246A1 (en) * 2022-06-01 2023-12-06 Imec VZW A method for producing an interconnect rail for contacting a semiconductor device from the back side

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080054313A1 (en) * 2006-08-29 2008-03-06 International Business Machines Corporation Device structures including backside contacts, and methods for forming same
US20150200299A1 (en) * 2014-01-15 2015-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabricating method thereof
US20190164882A1 (en) 2017-11-30 2019-05-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device integrating backside power grid and related integrated circuit and fabrication method
US20190221649A1 (en) 2016-09-30 2019-07-18 Intel Corporation Backside source/drain replacement for semiconductor devices with metallization on both sides

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160141034A (ko) 2015-05-27 2016-12-08 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
US9502586B1 (en) * 2015-09-14 2016-11-22 Qualcomm Incorporated Backside coupled symmetric varactor structure
US10734412B2 (en) 2016-07-01 2020-08-04 Intel Corporation Backside contact resistance reduction for semiconductor devices with metallization on both sides
US11171057B2 (en) 2016-12-30 2021-11-09 Intel Corporation Semiconductor fin design to mitigate fin collapse
US9997413B1 (en) * 2017-03-22 2018-06-12 International Business Machines Corporation Stacked vertical devices
US10083863B1 (en) 2017-05-30 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure for semiconductor device
US10446606B2 (en) 2017-07-19 2019-10-15 International Business Machines Corporation Back-side memory element with local memory select transistor
KR102465537B1 (ko) 2017-10-18 2022-11-11 삼성전자주식회사 반도체 장치
US10833078B2 (en) 2017-12-04 2020-11-10 Tokyo Electron Limited Semiconductor apparatus having stacked gates and method of manufacture thereof
US10332881B1 (en) 2018-08-17 2019-06-25 Qualcomm Incorporated Integrating a gate-all-around (GAA) field-effect transistor(s) (FET(S)) and a finFET(s) on a common substrate of a semiconductor die
US11264506B2 (en) 2018-10-31 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11688780B2 (en) * 2019-03-22 2023-06-27 Intel Corporation Deep source and drain for transistor structures with back-side contact metallization
US11532734B2 (en) * 2019-03-29 2022-12-20 Intel Corporation Gate-all-around integrated circuit structures having germanium nanowire channel structures
US11362213B2 (en) * 2020-03-31 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a FinFET device with a backside power rail and a backside self-aligned via by etching an extended source trench
US11355601B2 (en) * 2020-03-31 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside power rail and backside self-aligned via
US11658220B2 (en) 2020-04-24 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Drain side recess for back-side power rail device
US11581224B2 (en) * 2020-05-08 2023-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming long channel back-side power rail device
US11289606B2 (en) * 2020-05-11 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitance reduction for back-side power rail device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080054313A1 (en) * 2006-08-29 2008-03-06 International Business Machines Corporation Device structures including backside contacts, and methods for forming same
US20150200299A1 (en) * 2014-01-15 2015-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabricating method thereof
US20190221649A1 (en) 2016-09-30 2019-07-18 Intel Corporation Backside source/drain replacement for semiconductor devices with metallization on both sides
US20190164882A1 (en) 2017-11-30 2019-05-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device integrating backside power grid and related integrated circuit and fabrication method

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