CN113013142A - 集成芯片 - Google Patents

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CN113013142A
CN113013142A CN202011502927.7A CN202011502927A CN113013142A CN 113013142 A CN113013142 A CN 113013142A CN 202011502927 A CN202011502927 A CN 202011502927A CN 113013142 A CN113013142 A CN 113013142A
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cross
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田希文
廖韦豪
戴羽腾
姚欣洁
吕志伟
李忠儒
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    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract

本公开涉及一种集成芯片，集成芯片包含一下导电结构，下导电结构设置于一基板的上方。一蚀刻停止层被设置于下导电结构的上方，且一第一内连接介电层被设置于蚀刻停止层的上方。集成芯片还包含一内连接通孔，内连接通孔延伸通过第一内连接介电层与蚀刻停止层，以与下导电结构直接接触。一保护层围绕内连接通孔的最外侧壁。

Description

集成芯片
技术领域
本公开实施例涉及一种集成芯片与接触通孔的形成方法，且特别是涉及一种通过使用双镶嵌工艺形成具有内连接结构的集成芯片的方法。
背景技术
随着半导体集成电路(integrated circuit，IC)的尺寸和特征尺寸缩小，形成集成电路的元件的密度增加且元件之间的间距缩小。这样的间距缩小受限于光微影的光绕射、遮罩对准、隔离和元件性能等因素。随着任何两个相邻的导电部件之间的距离缩小，所得到的电容增加，这将增加功耗和时间延迟。因此，正在研究缩小集成电路的尺寸同时保持或改善集成电路的性能的制造技术和装置设计。
发明内容
本公开实施例涉及一种集成芯片，集成芯片包含：一下导电结构，设置于一基板的上方；一蚀刻停止层，设置于下导电结构的上方；一第一内连接介电层，设置于蚀刻停止层的上方；一内连接通孔，延伸通过第一内连接介电层与蚀刻停止层，以与下导电结构接触；一内连接线，延伸通过第一内连接介电层并与内连接通孔耦合；以及一保护层，围绕内连接通孔的最外侧壁，其中保护层包含一最底表面，最底表面与蚀刻停止层的一上表面直接接触。
本公开实施例涉及一种集成芯片，集成芯片包含：一下导电结构，设置于一基板的上方；一蚀刻停止层，设置于下导电结构的上方；一第一内连接介电层，设置于蚀刻停止层的上方；一内连接通孔，延伸通过第一内连接介电层与蚀刻停止层，以与下导电结构接触；一内连接线，延伸通过第一内连接介电层并与内连接通孔耦合；以及一保护层，围绕内连接通孔的最外侧壁，其中保护层包含一最底表面，最底表面与蚀刻停止层的一上表面直接接触。
本公开实施例涉及一种接触通孔的形成方法，此方法包含：将一蚀刻停止层形成于一下导电结构的上方；将一第一内连接介电层形成于蚀刻停止层的上方；将一第二内连接介电层形成于第一内连接介电层的上方；将包含一第一开口的一第一遮罩结构形成于第二内连接介电层的上方；执行一第一移除工艺将第一内连接介电层与第二内连接介电层设置于第一开口之下的部分移除，以形成一第一沟槽结构；根据第一遮罩结构的剩余部分，执行一第二移除工艺将第一内连接介电层与第二内连接介电层的部分移除，以形成一第二沟槽结构并延伸第一沟槽结构，其中第一沟槽结构的一底表面是由蚀刻停止层的一上表面所定义；将一保护层选择性地沉积于第一内连接介电层与第二内连接介电层之上，其中蚀刻停止层的上表面仍定义第一沟槽结构的底表面；执行一第三移除工艺将蚀刻停止层未被第一内连接介电层或保护层覆盖的部分移除，以暴露下导电结构；以及将一导电材料形成于第一沟槽结构与第二沟槽结构内，以形成设置于下导电结构的上方并与下导电结构耦合的一内连接通孔及一内连接线。
附图说明
以下将配合附图详述本公开实施例。应注意的是，依据产业的标准惯例，各种特征部件并未按照比例绘制。事实上，各种特征部件的尺寸可能经放大或缩小，以清楚地表现出本公开实施例的技术特征。
图1显示集成芯片的一些实施例的剖面图，集成芯片包含被保护层侧向围绕的内连接通孔。
图2显示集成芯片的一些实施例的剖面图，集成芯片包含被保护层侧向围绕的内连接通孔。
图3显示集成芯片的一些实施例的剖面图，集成芯片包含被保护层侧向围绕并与一个或多个半导体装置耦合的内连接通孔。
图4A示出一些实施例的方法的剖面图的一个阶段。
图4B示出一些实施例的方法的剖面图的一个阶段。
图5A示出一些实施例的方法的剖面图的一个阶段。
图5B示出一些实施例的方法的剖面图的一个阶段。
图6A示出一些实施例的方法的剖面图的一个阶段。
图6B示出一些实施例的方法的剖面图的一个阶段。
图7A示出一些实施例的方法的剖面图的一个阶段。
图7B示出一些实施例的方法的剖面图的一个阶段。
图8A示出一些实施例的方法的剖面图的一个阶段。
图8B示出一些实施例的方法的剖面图的一个阶段。
图9A示出一些实施例的方法的剖面图的一个阶段。
图9B示出一些实施例的方法的剖面图的一个阶段。
图10A示出一些实施例的方法的剖面图的一个阶段。
图10B示出一些实施例的方法的剖面图的一个阶段。
图10C示出图10A的剖面图的一些替代实施例的剖面图。
图10D示出图10B的剖面图的一些替代实施例的剖面图。
图11A示出一些实施例的方法的剖面图的一个阶段。
图11B示出一些实施例的方法的剖面图的一个阶段。
图12A示出一些实施例的方法的剖面图的一个阶段。
图12B示出一些实施例的方法的剖面图的一个阶段。
图12C示出图12A的剖面图的一些替代实施例的剖面图。
图12D示出图12B的剖面图的一些替代实施例的剖面图。
图13示出对应于第4A～12D图所示的方法的一种方法的一些实施例的流程图。
其中，附图标记说明如下：
100，200，300，400A，400B，500A，500B，600A，600B，700A，700B，800A，800B，900A，900B，1000A，1000B，1000C，1000D，1100A，1100B，1200A，1200B，1200C，1200D：剖面图
102：基板
104：内连接结构
106：下内连接介电层
108：第一内连接介电层
110：第二内连接介电层
112：下导电结构
112a：第一下导电结构
112b：第二下导电结构
112u：上表面
114：蚀刻停止层
114u：上表面
116：内连接通孔
118，218：内连接线
120：保护层
302：第一半导体装置
304：第一源极/漏极区
306：第一栅极介电层
308：第一栅极电极
310：第二半导体装置
312：井区
314：第二源极/漏极区
316：第二栅极介电层
318：第二栅极电极
322：扩散阻挡层
402：第一硬遮罩结构
404：第二硬遮罩结构
406：第一开口
502：第一抗反射层
504：第二抗反射层
506：遮罩结构
508：第二开口
608：第一沟槽结构
608c：上弯曲侧壁
610：第一角度
802：第二沟槽结构
804：下框
806：上框
1300：方法
1302，1304，1306，1308，1310，1312，1314，1316，1318：步骤
d1：第一距离
d2：第二距离
d3：第三距离
d4：第四距离
d5：第五距离
d6：第六距离
d7：第七距离
d8：第八距离
d9：第九距离
d10：第十距离
d11：第十一距离
t1：第一厚度
A-A’，B-B’：剖面线
x，y，z：坐标轴
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施所提供主题的不同特征。以下叙述各个部件及其排列方式的特定范例，以简化本公开。当然，这些特定的范例并非用以限定。例如，若是本公开实施例叙述了一第一特征部件形成于一第二特征部件之上或上方，即表示其可能包含前述第一特征部件与前述第二特征部件是直接接触的实施例，亦可能包含了有附加的特征部件形成于前述第一特征部件与前述第二特征部件之间的实施例，而使前述第一特征部件与前述第二特征部件可能未直接接触。此外，本公开可能在各种范例中重复使用相同的参考符号及/或标记。这些重复系为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
此外，其中可能用到与空间相关用词，例如“在…的下方”、“在…之下”、“下”、“在…的上方”、“在…之上”、“上”及类似的用词，这些空间相关用词系为了便于描述附图中一个(些)元件或特征部件与另一个(些)元件或特征部件之间的关系。除了在附图中描述的方位之外，这些空间相关用词还意图涵盖装置在使用或操作中的不同方位。装置可被转向不同的方位(旋转90度或其他方位)，而在此使用的空间相关用词可以同样地被相应地解释。
在集成芯片的制造中，于后端处理期间，通常使用双镶嵌(dual damascene)工艺来形成内连接结构，内连接结构包含内连接线和内连接通孔的网路，以将装置耦合在一起。在双镶嵌工艺中，可在同一组处理步骤期间形成内连接通孔和内连接线，以节省制造过程的时间、材料和成本。举例来说，在双镶嵌工艺中，可例如沉积一个或多个内连接介电层在下方的内连接线或接点的上方。可进行第一移除工艺以蚀刻通过一个或多个内连接介电层，从而形成第一沟槽结构。第一沟槽结构的底表面可由蚀刻停止层所定义，蚀刻停止层设置于下方的内连接通孔或接点与内连接介电层中的最下层之间。可执行第二移除工艺将蚀刻停止层的部分移除，从而暴露下方的内连接通孔或接点。接着，可执行第三移除工艺将内连接介电层中的最顶层的部分移除，以形成与第一沟槽结构耦合的第二沟槽结构。在一些实施例中，第一沟槽结构定义要形成的内连接通孔，而第二沟槽结构定义要形成的内连接线。在一些实施例中，将第一沟槽结构和第二沟槽结构填充导电材料，并执行平坦化工艺以将多余的导电材料移除，从而形成直接位于内连接线和下方的内连接线或接点之间的内连接通孔。
由于工艺限制(例如，光微影限制、遮罩对准准确性/精确度等)，当缩小内连接结构的尺寸以增加装置密度，控制内连接通孔的临界尺寸是具有挑战性的。举例来说，内连接通孔可能与下方的内连接线错位(misaligned)；内连接通孔可能比下方的内连接线更宽；及/或一个或多个介电层的部分及/或围绕下方的内连接线或接点的一下方的介电层的部分可能由于使用的蚀刻工艺的数量而无意中被移除或损坏。其结果是，内连接通孔和其他周围的导电特征之间的电容可能会增加；一个或多个内连接介电层可能随着时间被击穿(breakdown)；或诸如此类的现象可能会发生而降低集成芯片的可靠性及/或使用寿命。
因此，本公开的各种实施例提供一种在双镶嵌工艺期间使用保护层的选择性沉积工艺来形成内连接通孔的方法，以缩小内连接通孔的临界尺寸。在这些实施例中，在形成第一沟槽结构和第二沟槽结构之后但是在沉积导电材料之前，将保护层选择性地沉积在一个或多个内连接介电层之上，而不是沉积在定义第一沟槽结构的底表面的蚀刻停止层之上。如此，在一些实施例中，可通过保护层缩小第一沟槽结构的宽度或所谓的临界尺寸。此外，在选择性地沉积保护层之后，可通过蚀刻剂将蚀刻停止层被暴露的部分移除，以暴露下方的内连接通孔或接点，并且在这些实施例中，保护层相较于蚀刻停止层通过蚀刻剂可具有较慢的移除速率。因此，在一些实施例中，保护层可以防止一个或多个内连接介电层被移除及/或损坏。其结果是，在一些实施例中，保护层缩小了内连接通孔的临界尺寸，同时还保持及/或增加集成芯片整体的可靠性。
图1显示集成芯片的一些实施例的剖面图100，集成芯片包含被保护层侧向围绕的内连接通孔。
图1的集成芯片包含设置于基板102的上方的内连接结构104。在一些实施例中，内连接结构104包含设置于基板102的上方的下导电结构112；设置于下导电结构112的上方并与下导电结构112耦合的内连接通孔116；及设置于内连接通孔116的上方并与内连接通孔116耦合的内连接线118。在一些实施例中，内连接结构104可进一步包含围绕下导电结构112的下内连接介电层106，及设置于下内连接介电层106的上方并围绕内连接通孔116与内连接线118的第一内连接介电层108。在一些实施例中，可将蚀刻停止层114直接设置于下内连接介电层106与第一内连接介电层108之间。
在一些实施例中，多于一个下导电结构112设置于下内连接介电层106内，且多于一个内连接通孔116设置于第一内连接介电层108内。在一些实施例中，内连接线118可与多于一个内连接通孔116耦合。在一些实施例中，下导电结构112可具有等于第一距离d1的宽度，而下导电结构112可与相邻的下导电结构112间隔第二距离d2。在一些实施例中，内连接通孔116可具有等于第三距离d3的宽度，而内连接通孔116可与相邻的内连接通孔116间隔第五距离d5。在一些实施例中，第三距离d3小于或等于第一距离d1。在一些实施例中，第五距离d5可大于或等于第二距离d2。
此外，在一些实施例中，内连接结构104可与设置在基板102的上方及/或基板102内的一个或多个半导体装置(例如，晶体管、电感器、电容器等)及/或存储器装置(未示出)耦合。因此，内连接结构104的导电特征(例如，下导电结构112、内连接通孔116、内连接线118)可彼此电耦合且与任何下方的或上方的装置电耦合，以为通过集成芯片传播的信号(例如，电压、电流)提供导电路径。
在一些实施例中，图1的集成芯片进一步包含设置于内连接通孔116的外侧壁之上的保护层120。在一些实施例中，保护层120可包含介电材料，例如：碳化硅、碳氧化硅(silicon oxygen carbide)、二氧化硅、氮化硅、氮碳化硅(silicon carbon nitride)、氮氧化硅、氮碳氧化硅(silicon oxygen carbon nitride)或金属氧化物，例如：氧化铝或氮氧化铝。在一些实施例中，保护层120包含与第一内连接介电层108不同的材料及与蚀刻停止层114不同的材料。保护层120包含可选择性地沉积在第一内连接介电层108之上而不沉积在蚀刻停止层114之上的材料。在一些实施例中，保护层120可具有例如在约10埃(angstrom)和约800埃之间的范围内的第一厚度t1。在一些实施例中，保护层120也设置于内连接线118的外侧壁和表面之上(例如，图12C)。因此，在一些实施例中，保护层120将内连接通孔116与第一内连接介电层108分开，且在一些实施例中，也将内连接线118与第一内连接介电层108分开。在一些实施例中，保护层120与蚀刻停止层114的上表面直接接触。在一些实施例中，保护层120直接覆盖在下内连接介电层106之上。
在一些实施例中，于制造期间，在沟槽结构中形成内连接通孔116和内连接线118之前，将保护层120选择性地沉积在第一内连接介电层108中的沟槽结构中。此外，在形成保护层120之前，将形成内连接通孔116于其内的沟槽结构可具有等于第四距离d4的宽度。因此，保护层120将内连接通孔116的临界尺寸或宽度从第四距离d4缩小至第三距离d3。在将保护层120形成于第一内连接介电层108之上之后，将蚀刻停止层114的部分移除以暴露下导电结构112。在这些实施例中，保护层120可大致上不被用于将蚀刻停止层114的部分移除的蚀刻剂移除及/或具有较慢的移除速率。如此，保护层120将内连接通孔116的宽度从第四距离d4缩小至第三距离d3，并且还保护第一内连接介电层108免于在后续蚀刻步骤中无意中移除或损坏。由于保护层120缩小了内连接通孔116的临界尺寸，内连接通孔116更可靠地对准于下导电结构112的上方，且第五距离d5增加，从而降低相邻的内连接通孔116之间的电容，以提高内连接结构104的可靠性。
图2显示集成芯片的一些实施例的剖面图200，集成芯片包含被保护层侧向围绕的内连接通孔。
在一些实施例中，图2的剖面图200的剖面线B-B’对应于图1的剖面图100，图1的剖面图100的剖面线A-A’对应于图2的剖面图200。举例来说，在一些实施例中，图1的剖面图100对应于集成芯片的x-z平面，而图2的剖面图200对应于相同集成芯片的y-z平面，其中x-z平面垂直于y-z平面。应当理解，图1和图2之间的其他关系或图1和图2之间缺乏的关系也在本公开的范围内。
在一些实施例中，多于一个的内连接通孔116与下导电结构112耦合。此外，在一些实施例中，从图2的剖面图200的角度来看，多条内连接线218设置于第一内连接介电层108内并且延伸至页面内和页面外。在一些实施例中，内连接通孔116将内连接线118与下导电结构112耦合。多个内连接线218中的其他内连接线可与不同的下导电结构耦合，此下导电结构可从与图2的剖面图200不同的剖面图中看到。
在一些实施例中，每条内连接线118的外侧壁被保护层120侧向围绕。在一些实施例中，保护层120不设置在多条内连接线218的底表面之下，但在其他实施例中，保护层120可直接设置于多个内连接线218的底表面和第一内连接介电层108之间(例如，图12D)。在一些实施例中，内连接线118和内连接通孔116具有等于剖面图200中的第六距离d6的宽度。在一些实施例中，保护层120也缩小内连接线118的宽度(即，第六距离d6)或临界尺寸，从而缩小集成芯片的尺寸。此外，保护层120增加位于每条内连接线118之间的第七距离d7，以减少多条内连接线218之间的电容，从而减少多条内连接线218之间的串扰(cross-talk)，并提高集成芯片的可靠性。
图3显示集成芯片的一些实施例的剖面图300，集成芯片包含被保护层侧向围绕并与一个或多个半导体装置耦合的内连接通孔。
在一些实施例中，扩散阻挡层322直接设置于内连接通孔116及内连接线118的外表面上。因此，在一些实施例中，扩散阻挡层322与保护层120直接接触，且扩散阻挡层322将内连接通孔116与保护层120分离。在一些实施例中，内连接线118和内连接通孔116可例如包含铜，且扩散阻挡层322可例如包含氮化钛、氮化钽等。在这些实施例中，扩散阻挡层322可防止内连接通孔116和内连接线118扩散至第一内连接介电层108中，藉此减少串扰。此外，在一些实施例中，扩散阻挡层322可直接设置于内连接通孔116和下导电结构112之间。
在一些实施例中，在设置于内连接通孔116之上的保护层120的内侧壁之间测得第三距离d3，且在设置于内连接通孔116之上的保护层120的外侧壁之间测得第四距离d4。在一些实施例中，内连接通孔116的第三距离d3小于下导电结构112的第一距离d1。在一些实施例中，第一距离d1是下导电结构112的最大宽度，而第三距离d3是内连接通孔116的最小宽度。在这些实施例中，保护层120可直接覆盖在下导电结构112之上。因此，在一些实施例中，蚀刻停止层114可直接设置于保护层120和下导电结构112之间。
在一些实施例中，下导电结构112可被称为接点、接触通孔等。在一些实施例中，下导电结构112与下方的半导体装置(例如，302、310)耦合。在一些实施例中，第一下导电结构112a可与第一半导体装置302耦合。在一些实施例中，第一半导体装置302可例如包含场效应晶体管(field effect transistor，FET)。在这些实施例中，第一半导体装置302可包含具有第一掺杂类型(例如，n型)且设置于基板102之上或内部的第一源极/漏极区304。在一些实施例中，基板102可具有与第一掺杂类型不同的第二掺杂类型(例如，p型)。此外，在一些实施例中，第一半导体装置302可包含第一栅极电极308，其设置于基板102的上方并在第一源极/漏极区304之间。在一些实施例中，第一栅极介电层306可直接设置于第一栅极电极308和基板102之间。
在一些实施例中，第二下导电结构112b可与第二半导体装置310耦合。在一些实施例中，第二半导体装置310可包含场效应晶体管(FET)。在这些实施例中，第二半导体装置310可包含具有第二掺杂类型(例如，p型)且设置于井区312之上或内部的第二源极/漏极区314。在一些实施例中，井区312可为基板102的掺杂部分。在一些实施例中，井区312可具有第一掺杂类型(例如，n型)。在一些实施例中，第二半导体装置310进一步包含第二栅极电极318，其设置于基板102的上方并在第二源极/漏极区314之间。在一些实施例中，第二栅极介电层316可直接设置于第二栅极电极318和基板102之间。
在一些实施例中，内连接线118将第一半导体装置302与第二半导体装置310耦合。在一些实施例中，第一半导体装置302是n型MOS(NMOS)，且第二半导体装置310是p型MOS(PMOS)。在这些实施例中，第一半导体装置302和第二半导体装置310可共同形成互补式MOS(CMOS)。
进一步在一些实施例中，将理解的是，内连接结构104可将第一半导体装置302及/或第二半导体装置310与一些其他的半导体装置、存储器装置、光电装置或一些其他的电子装置耦合。将理解的是，除了示出为第一半导体装置302和第二半导体装置310的FET之外，其他电子/半导体装置也在本公开的范围内。举例来说，在一些实施例中，第一半导体装置302及/或第二半导体装置310可包含鳍式场效应晶体管(finFET)、栅极全环绕场效晶体管(gate all around field-effect transistors，GAAFET)等。
图4A～图12示出一些实施例的方法的剖面图400A～1200D，其通过双镶嵌工艺形成内连接通孔和内连接线并使用保护层缩小内连接通孔和内连接线的临界尺寸。尽管图4A～图12D描述一种方法，但是应当理解，图4A～图12D所公开的结构不限于这种方法(例如，方法1300)，相反地，它可以作为独立于此方法的结构而独立存在。
如图4A的剖面图400A所示，提供基板102。在一些实施例中，基板102可以是或可包含任何类型的半导体本体(例如，硅/CMOS主体、SiGe、SOI等)，例如半导体晶圆或晶圆上的一个或多个晶粒，以及在其上形成及/或以其他方式与其相关的任何其他类型的半导体及/或外延层。在一些实施例中，下内连接介电层106形成在基板102的上方。在一些实施例中，各种半导体装置(例如，晶体管、电感器、电容器等)及/或存储器装置(未示出)可设置于基板102的上方及/或内部以及下内连接介电层106的下方。在一些实施例中，下导电结构112可形成于下内连接介电层106内并与各种半导体装置及/或存储器装置中的一个或多个(未示出)耦合。
在一些实施例中，下内连接介电层106的厚度可在例如约30埃和约800埃之间的范围内。在一些实施例中，下内连接介电层106可包含例如低介电系数(low-κ)介电材料，例如：碳化硅、二氧化硅、碳氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅或一些其他合适的介电材料。
在一些实施例中，下导电结构112可通过图案化(例如，光微影/蚀刻)、沉积(例如，PVD、CVD、等离子增强CVD(PE-CVD)、ALD、溅射等)、移除(例如，湿蚀刻、干蚀刻、化学机械平坦化(CMP)等)工艺的各种步骤，形成于下内连接介电层106中。在一些实施例中，下导电结构112可以形成在温度设定为例如在约摄氏40度至约摄氏200度之间的范围内的腔室中。在一些实施例中，下导电结构112可包含导电材料，例如：钽、氮化钽、氮化钛、铜、钴、钌、钼、铱、钨或一些其他合适的导电材料。此外，在一些实施例中，下导电结构112可具有例如约10埃至约1000埃之间的范围内的高度。在一些实施例中，下导电结构112可具有等于第一距离d1的宽度，且可与相邻的下导电结构112间隔第二距离d2。
在一些实施例中，在下导电结构112的上方和下内连接介电层106的上方形成蚀刻停止层114。在一些实施例中，通过沉积工艺(例如，PVD、CVD、ALD、旋涂(spin-on)等)形成蚀刻停止层114，并可在温度设定为例如约摄氏150度和约摄氏400度之间的范围内的腔室中形成。在一些实施例中，蚀刻停止层114可形成为具有例如约10埃至约1000埃之间的范围内的厚度。在一些实施例中，蚀刻停止层114可包含例如碳化硅、二氧化硅、碳氧化硅、氮化硅、氮碳化硅、氮氧化硅、氮碳氧化硅、氮氧化铝、氧化铝或一些其他合适的材料。
在一些实施例中，在蚀刻停止层114的上方形成第一内连接介电层108，并在第一内连接介电层108的上方形成第二内连接介电层110。在一些实施例中，第一内连接介电层108及/或第二内连接介电层110可包含例如碳化硅、二氧化硅、碳氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅、氧化铝、氮氧化铝或其他合适的介电材料。在一些实施例中，第一内连接介电层108和第二内连接介电层110中的每个可通过沉积工艺(例如、旋涂、物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)等)所形成。在一些实施例中，第一内连接介电层108和第二内连接介电层110可在温度设定为例如约摄氏50度和约摄氏400度之间的范围内的腔室中形成。在一些实施例中，第一内连接介电层108和第二内连接介电层110均可具有例如约10埃至约800埃之间的范围内的厚度。
在一些实施例中，可在第二内连接介电层110的上方形成第一硬遮罩结构402，且可在第一硬遮罩结构402的上方形成第二硬遮罩结构404。在一些实施例中，第一硬遮罩结构402和第二硬遮罩结构404可各自包含以下材料的其中之一：氮化钛、氧化钛、钨、碳化钨、氧化铪、氧化锆、氧化锌、氧化锆钛或其他合适的硬遮罩材料。在一些实施例中，第一硬遮罩结构402和第二硬遮罩结构404可在温度设定为例如约摄氏50度和约摄氏400度之间的范围内的腔室中形成。在一些实施例中，第一硬遮罩结构402和第二硬遮罩结构404可各自具有例如约30埃至约500埃之间的范围内的厚度。
图4B示出一些实施例的剖面图400B，其与图4A的剖面图400A对应于相同的集成芯片或不同的集成芯片。在一些实施例中，图4A和图4B来自相同的集成芯片，图4B的剖面线B-B’对应于图4A的剖面图400A，图4A的剖面线A-A’对应于图4B的剖面图400B。应当理解，在图4A～图12D所示的方法的一些实施例中，图5A、图6A、图7A、图8A、图9A、图10A、图11A和图12A可以与图4A对应于图4B相同的方式，分别对应于图5B、图6B、图7B、图8B、图9B、图10B、图11A和图12B。应当理解，关于图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A和图12A描述的相同步骤可以在图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11A和图12B中同时进行。
如图4B的剖面图400B所示，在一些实施例中，将第一硬遮罩结构402和第二硬遮罩结构404图案化，以在第一硬遮罩结构402和第二硬遮罩结构404中形成第一开口406。在一些实施例中，使用光微影和移除(例如，蚀刻)工艺将第一硬遮罩结构402和第二硬遮罩结构404图案化。在一些实施例中，用于在第一硬遮罩结构402和第二硬遮罩结构404中形成第一开口406的蚀刻工艺可以是或可包含例如感应耦合等离子体(inductively coupledplasma，ICP)、电容耦合等离子体(capacitively coupled plasma，CCP)、离子束蚀刻(ionbeam etching，IBE)或使用以下一种或多种蚀刻气体的远距等离子体(remote plasma)：CH4、CH3F、CH2F2、CHF3、C4F8、C4F6、CF4、H2、HBr、CO、CO2、O2、BCl3、Cl2、N2、He、Ne、Ar、CH3OH、C2H5OH或其他合适的蚀刻气体。在一些实施例中，在例如压力为约0.2毫托(milliTorr)至约120毫托的范围内、温度设定为约摄氏0度至约摄氏100度的范围内、功率设定为约50瓦至约3000瓦的范围内、偏置电压设定为约0伏至约1200伏的范围内的腔室中进行蚀刻工艺。在其他的实施例中，用于在第一硬遮罩结构402和第二硬遮罩结构404中形成第一开口406的蚀刻工艺可包含湿清洁蚀刻剂。应当理解，除了在图4B的剖面图400B中所示的图案以外，在第一硬遮罩结构402和第二硬遮罩结构404中的其他图案也在本公开的范围内。
如图5A的剖面图500A所示，在一些实施例中，在第二硬遮罩结构404的上方形成第一抗反射层502和第二抗反射层504。在一些实施例中，第一抗反射层502和第二抗反射层504有助于后续的光微影步骤的精确度和准确性。在一些实施例中，第一抗反射层502和第二抗反射层504可包含具有抗反射特性的有机或无机材料。在一些实施例中，可通过沉积工艺(例如，PVD、CVD、ALD、旋涂等)形成第一抗反射层502和第二抗反射层504。
在一些实施例中，可在第二抗反射层504的上方形成包含第二开口508的遮罩结构506。在一些实施例中，可通过例如光微影和移除(例如，蚀刻)工艺形成遮罩结构506。在一些实施例中，遮罩结构506包含硬遮罩材料的光阻材料。在一些实施例中，可在遮罩结构506内形成多个第二开口508。此外，在一些实施例中，每个第二开口508直接覆盖在下导电结构112之上。在一些实施例中，第二开口508具有等于第八距离d8的宽度。在一些实施例中，第八距离d8例如在约5纳米(nanometer)至约300纳米之间的范围内。在一些实施例中，第八距离d8可以大于、小于或等于下导电结构112的第一距离d1。
如图5B的剖面图500B所示，遮罩结构506的第二开口508也可以从图5B的剖面图500B中看到。在一些实施例中，从剖面图500B的角度，第二开口508具有等于第九距离d9的宽度。在一些实施例中，第九距离d9等于第八距离(图5A的d8)，而在其他实施例中，第九距离d9与第八距离(图5A的d8)不同。在一些实施例中，第九距离d9在例如约5纳米至约300纳米之间的范围内。
如图6A的剖面图600A所示，在一些实施例中，依据遮罩结构(图5A的506)的第二开口(图5A的506)执行第一移除工艺，以形成延伸通过第一内连接介电层108和第二内连接介电层110的第一沟槽结构608。在一些实施例中，第一沟槽结构608完全延伸通过第一抗反射层502、第二硬遮罩结构404、第一硬遮罩结构402及第二内连接介电层110。在一些实施例中，在第一移除工艺之后，第一沟槽结构608部分地延伸通过第一内连接介电层108，且不暴露蚀刻停止层114。在一些实施例中，第一沟槽结构608由第一内连接介电层108、第二内连接介电层110、第一硬遮罩结构402、第二硬遮罩结构404和第一抗反射层502的内表面所定义。在一些实施例中，通过第一移除工艺将遮罩结构(图5A的506)及/或第二抗反射层(图5A的504)移除，或者在其他的实施例中，在第一移除工艺之前或之后，将遮罩结构(图5A的506)及/或第二抗反射层(图5A的504)移除。在其他的实施例中，在第一移除工艺之后，遮罩结构(图5A的506)及/或第二抗反射层(图5A的504)保留在第一抗反射层502的上方。
在一些实施例中，第一沟槽结构608具有随着第一沟槽结构608更靠近蚀刻停止层114延伸而缩小的宽度。举例来说，在一些实施例中，延伸通过第一抗反射层502的第一沟槽结构608的上部可具有约等于第八距离d8的宽度，而延伸通过第一内连接介电层108的第一沟槽结构608的下部可具有约等于第四距离d4的宽度，第四距离d4小于第八距离d8。在一些实施例中，第四距离d4可小于、大于或等于下导电结构112的第一距离d1。在一些实施例中，由于第一沟槽结构608具有作为第一移除工艺的残留效应的斜向侧壁，所以第一沟槽结构608的宽度随着第一沟槽结构608延伸至更靠近蚀刻停止层114而缩小。在一些实施例中，第一沟槽结构608的侧壁具有例如约40度至约90度之间的范围内的第一角度610。
在一些实施例中，第一移除工艺包含使用反应性离子蚀刻技术(例如，ICP或CCP)的干蚀刻工艺。可在大致垂直的方向上进行第一移除工艺。在一些实施例中，第一移除工艺可利用以下蚀刻气体中的一种或多种：CH4、CH3F、CH2F2、CHF3、C4F8、C4F6、CF4、H2、HBr、CO、CO2、O2、BCl3、Cl2、N2、He、Ne、Ar、CH3OH、C2H5OH或其他合适的蚀刻气体。此外，在一些实施例中，例如在压力设定为约0.2毫托至约120毫托的范围内、温度设定为约摄氏0度至约摄氏100度的范围内、功率设定为约50瓦至约3000瓦的范围内、偏置电压设定为约0伏至约1200伏的范围内的腔室中进行第一移除工艺。
如图6B的剖面图600B所示，在一些实施例中，第一沟槽结构608可具有大致垂直的侧壁。在这些实施例中，第一沟槽结构608在其所有高度上可具有等于第九距离d9的宽度。
如图7A的剖面图700A所示，在一些实施例中，可从第一内连接介电层108将第一抗反射层(图6A的502)、第二硬遮罩结构(图6A的404)及/或第二内连接介电层110的部分移除。在一些实施例中，使用光微影和湿蚀刻或干蚀刻工艺将第一抗反射层(图6A的502)、第二硬遮罩结构(图6A的404)及/或第二内连接介电层110的部分移除。在一些实施例中，在如图4B中关于将第一硬遮罩结构402和第二硬遮罩结构(图4B的404)图案化所描述的相同或相似的处理条件(例如，气体、压力、温度、功率、偏压等)下，可使用ICP、CCP、IBE或远距等离子体工艺将第一抗反射层(图6A的502)、第二硬遮罩结构(图6A的404)及/或第二内连接介电层110移除。在一些实施例中，第二内连接介电层110和第一硬遮罩结构402的剩余部分定义第二沟槽结构，此第二沟槽结构形成于第一沟槽结构608的上方。举例来说，在一些实施例中，第二内连接介电层110和第一硬遮罩结构402的剩余部分设置于第一内连接介电层108的外部之上，且不直接覆盖在下导电结构112之上。
如图7B的剖面图700B所示，在一些实施例中，将第一抗反射层(图6A的502)和第二硬遮罩结构(图6A的404)移除，而从图7B的剖面图700B的角度来看，第二内连接介电层110和第一硬遮罩结构402没有被移除。因此，在一些实施例中，尽管从图7A的剖面图700A的角度来看第一硬遮罩结构402和第二内连接介电层110的部分被移除，但从图7B的剖面图700B的角度来看，第一硬遮罩结构402和第二内连接介电层110的部分未被移除。在其他的实施例中，可分别从图7A的剖面图700A和图7B的剖面图700B两者中来看，确实将第一硬遮罩结构402和第二内连接介电层110的部分移除。
如图8A的剖面图800A所示，在一些实施例中，可进行第二移除工艺将第一沟槽结构608进一步往第一内连接介电层108的下方延伸，使得蚀刻停止层114的上表面114u定义第一沟槽结构608的下表面。在一些实施例中，可通过第二移除工艺将不受第一硬遮罩结构402保护的第一内连接介电层108的上表面的部分移除，使得第一沟槽结构608具有上弯曲侧壁608c。在一些实施例中，第二移除工艺可包含干蚀刻工艺，例如在如图6A中关于形成第一沟槽结构608所描述的第一移除工艺相同或相似的处理条件(例如，气体、压力、温度、功率、偏压等)下的ICP或CCP。
此外，在一些实施例中，可在与第一沟槽结构608流畅连接的第一内连接介电层108内形成第二沟槽结构802。在一些实施例中，第二沟槽结构802是在将形成内连接线并与将在第一沟槽结构608内形成的内连接通孔耦合的地方。在一些实施例中，第二沟槽结构802的宽度等于第十距离d10，第十距离d10例如在约5纳米至约3000纳米之间的范围内。此外，在一些实施例中，第二沟槽结构802可具有在例如约50度至约95度之间的范围内的倾斜角度的外侧壁。
如图8B的剖面图800B所示，在一些实施例中，第二移除工艺也将第一内连接介电层108未被第一硬遮罩结构402覆盖的上部移除，以在第一内连接介电层108内形成第二沟槽结构802。在一些实施例中，从特定剖面图的角度来看，第二沟槽结构802可与第一沟槽结构608耦合。举例来说，在图8B的剖面图800B中，下框804对应于暴露蚀刻停止层114的上表面114u的第一沟槽结构608，上框806对应于设置于第一沟槽结构608的上方且与第一沟槽结构608流畅接触的第二沟槽结构802。在一些实施例中，第二沟槽结构802延伸至页面之内和之外，并将定义内连接线，内连接线与形成在第一沟槽结构608内的内连接通孔耦合。
如图9A的剖面图900A所示，在一些实施例中，将保护层120选择性地沉积于第一内连接介电层108和第二内连接介电层110之上。在一些实施例中，在形成保护层120之前将第一硬遮罩结构(图8A的402)移除。在这些实施例中，由于材料的不同，保护层120至少部分未沉积在蚀刻停止层114之上。换言之，在一些实施例中，保护层120可包含与第一内连接介电层108不同的材料及与蚀刻停止层114不同的材料。在一些实施例中，保护层120可包含例如介电材料(例如，碳化硅、碳氧化硅、二氧化硅、氮化硅、碳氮化硅、氧氮化硅、碳氮氧化硅)或金属氧化物(例如，氧化铝或氮氧化铝)。在一些实施例中，保护层120具有例如在约10埃至约800埃之间的范围内的第一厚度t1。因此，在一些实施例中，保护层120将第一沟槽结构608的宽度从第四距离d4缩小至第三距离d3。在一些实施例中，保护层120将第二沟槽结构802的宽度从第十距离d10缩小至第十一距离d11。在一些实施例中，可通过利用例如CVD、PVD、ALD等的选择性沉积工艺形成保护层120。此外，在一些实施例中，保护层120形成在温度设定为例如在约摄氏50度至约摄氏400度之间的范围内的腔室中。
如图9B的剖面图900B所示，保护层120将第一沟槽结构608与第二沟槽结构802的宽度从第九距离d9缩小至第六距离d6。
如图10A的剖面图1000A所示，在一些实施例中，进行第三移除工艺以将蚀刻停止层114未被保护层120或第一内连接介电层108覆盖的部分移除，以暴露下导电结构112的上表面112u。在一些实施例中，形成在蚀刻停止层114中的开口具有等于第三距离d3的宽度。第三距离d3小于或等于下导电结构112的第一距离d1。在一些实施例中，保护层120确保第三距离d3小于第一距离d1，使得下内连接介电层106的部分不会被第三移除工艺暴露和无意中移除。此外，在一些实施例中，保护层120保护第一内连接介电层108的内侧壁免于被第三移除工艺移除及/或损坏。
因此，在一些实施例中，相较于蚀刻停止层114，保护层120大致上不被第三移除工艺移除及/或通过第三移除工艺的移除速率较慢。在一些实施例中，用于将蚀刻停止层114的部分移除的第三移除工艺可以是或可包含例如ICP、CCP或使用以下一种或多种蚀刻气体的远程等离子体：CH4、CH3F、CH2F2、CHF3、C4F8、C4F6、CF4、H2、HBr、CO、CO2、O2、BCl3、Cl2、N2、He、Ne、Ar、CH3OH、C2H5OH或一些其他合适的蚀刻剂气体。在一些实施例中，在例如压力设定为约0.2毫托至约120毫托的范围内、温度设定为约摄氏0度至约摄氏100度的范围内、功率设定为约50瓦至约3000瓦的范围内、偏置电压设定为约0伏至约1200伏的范围内的腔室中进行蚀刻工艺。在其他的实施例中，第三移除工艺可包含湿清洁蚀刻。
在一些实施例中，第三移除工艺可在大致垂直的方向上进行，且可将设置于第一内连接介电层108和第二内连接介电层110的上表面的上方的保护层120的大致水平部分移除。因此，在一些实施例中，在第三移除工艺之后，保护层120可暴露且未覆盖第一内连接介电层108和第二内连接介电层110的上表面，而保护层120的大致垂直部分则保留在第一内连接介电层108和第二内连接介电层110之上。
如图10B的剖面图1000B所示，在一些实施例中，第三移除工艺暴露下导电结构112的上表面112u，且在一些实施例中，可将保护层120的大致水平部分移除。
图10C示出图10A的剖面图1000A的一些替代实施例的剖面图1000C，且图10D示出图10B的剖面图1000B的一些替代实施例的剖面图1000D。
如图10C的剖面图1000C所示，在一些实施例中，保护层120大致上不被第三移除工艺所移除。在这些实施例中，在第三移除工艺之后，第一内连接介电层108和第二内连接介电层110的上表面维持被保护层120所覆盖。
如图10D的剖面图1000D所示，在一些实施例中，保护层120大致上不被第三移除工艺所移除。在这些实施例中，在第三移除工艺之后，第一内连接介电层108和第二内连接介电层110的上表面维持被保护层120所覆盖。
分别如图11A的剖面图1100A与图11B的剖面图1100B所示，在一些实施例中，在下导电结构112的上方形成导电材料1102，以完全填充第一沟槽结构和第二沟槽结构(图10A和图10B的608、802)。在一些实施例中，在形成导电材料1102之前，可在保护层120和第一内连接介电层108之上形成扩散阻挡层(例如，图3的322)。在一些实施例中，导电材料1102与下导电结构112接触。在一些实施例中，导电材料1102可例如包含钽、氮化钽、氮化钛、铜、钴、钌、钼、铱、钨或一些其他合适的导电材料。此外，在一些实施例中，导电材料1102可通过沉积工艺(例如，PVD、CVD、ALD、旋涂等)在温度设定为例如约摄氏150度至约摄氏400度之间的腔室中形成。
分别如图12A的剖面图1200A与图12B的剖面图1200B所示，在一些实施例中，执行平坦化工艺以将设置于第一内连接介电层108的上方的导电材料(图11A和图11B的1102)多余的部分移除。在一些实施例中，平坦化工艺(例如，化学机械平坦化)还将第二内连接介电层(图11A和图11B的110)移除，而在其他的实施例中(未示出)，在平坦化工艺之后，第二内连接介电层(图11A和图11B的110)可保留在第一内连接介电层108的上方。
然而，在平坦化工艺之后，在基板102的上方形成内连接结构104，从而形成设置于第一内连接介电层108的第一沟槽结构(图10A和图10B的608)内的内连接通孔116和设置于第一内连接介电层108的第二沟槽结构(图10A和图10B的802)内的内连接线118。内连接通孔116将下导电结构112与内连接线118电耦合，且内连接结构104提供设置于内连接结构104的上方和下方的各种电子装置(例如，半导体装置、光电装置、存储器装置等)之间的导电路径。
图4A～图12D的方法可被称为双镶嵌(dual damascene)工艺，因为内连接通孔116和内连接线118同时形成，以减少制造时间和成本。应当理解，可修改图4A～图12D的方法以对应单镶嵌工艺，其中内连接通孔116或内连接线118彼此独立地形成。然而，保护层120仍可用于缩小内连接通孔116或内连接线118的临界尺寸。
由于保护层120，内连接通孔116延伸通过蚀刻停止层114中的开口，其具有等于第三距离d3的宽度，第三距离d3小于或等于下导电结构112的第一距离d1，以防止于图案化期间无意中将下内连接介电层106移除。此外，通过保护层120缩小内连接通孔116的临界尺寸(例如，d3及/或d6)和内连接线118的临界尺寸(例如，d6)，这有利地增加集成芯片的装置密度。再者，由于保护层120，多个内连接通孔116之间的第五距离d5和多个内连接线118之间的第七距离d7增加，这降低了电容，从而减少内连接通孔116和内连接线118之间的串扰，以增加内连接结构104的可靠性，从而提高集成芯片整体的可靠性。
图12C和图12D分别示出剖面图1200C和剖面图1200D，其为图12A的剖面图1200A和图12B的剖面图1200B的一些替代的实施例。图12C示出一些实施例的剖面图1200C，其中保护层120如图10C所示未通过第三移除工艺被移除。图12D示出一些实施例的剖面图1200D，其中保护层120如图10D所示未通过第三移除工艺被移除。在图12C和图12D的这些替代的实施例中，内连接线118可具有被保护层120覆盖的外表面和底表面。
图13示出对应于图4A～图12D所示的方法的一种方法1300的一些实施例的流程图。
尽管方法1300被示出且在下方被描述为一系列的步骤或事件，但是应当理解，这些步骤或事件的示出顺序不应以限制性的意义解释。举例来说，某些步骤可以不同的顺序发生及/或与除了本文示出及/或描述的步骤或事件之外的其他步骤或事件同时发生。此外，实现本文描述的一个或多个方面或实施例可能不需要所有示出的步骤。再者，本文描述的一个或多个步骤可在一个或多个单独的步骤及/或阶段中执行。
在步骤1302，将蚀刻停止层(ESL)形成于下导电结构的上方。
在步骤1304，将第一内连接介电层形成于蚀刻停止层的上方。
在步骤1306，将第二内连接介电层形成于第一内连接介电层的上方。图4A示出对应于步骤1302、1304和1306的一些实施例的剖面图400A。
在步骤1308，将包含第一开口的第一遮罩结构形成于第二内连接介电层的上方。图5A示出对应于步骤1308的一些实施例的剖面图500A。
在步骤1310，执行第一移除工艺将第一内连接介电层与第二内连接介电层的部分移除，以在第一开口之下形成第一沟槽结构。图6A示出对应于步骤1310的一些实施例的剖面图600A。
在步骤1312，执行第二移除工艺将第一内连接介电层与第二内连接介电层的部分移除，以在第一沟槽结构的上方形成第二沟槽结构，其中第一沟槽结构具有由蚀刻停止层的上表面所定义的底表面。图8A示出对应于步骤1312的一些实施例的剖面图800A。
在步骤1314，将保护层选择性地沉积于第一内连接介电层与第二内连接介电层之上，其中蚀刻停止层的上表面仍定义第一沟槽结构的底表面。图9A示出对应于步骤1314的一些实施例的剖面图900A。
在步骤1316，执行第三移除工艺将蚀刻停止层未被第一内连接介电层或保护层覆盖的部分移除，以暴露下导电结构。图10A示出对应于步骤1316的一些实施例的剖面图1000A。
在步骤1318，将导电材料形成于第一沟槽结构与第二沟槽结构内，以形成设置于下导电结构的上方并与下导电结构耦合的内连接通孔及内连接线。图12A示出对应于步骤1318的一些实施例的剖面图1200A。
因此，本公开是有关于一种通过使用双镶嵌工艺形成具有内连接结构的集成芯片的方法，其中在双镶嵌工艺期间形成的沟槽的外侧壁上选择性地沉积保护层，以缩小内连接结构的内连接通孔的临界尺寸并减少内连接结构的损坏，以在不牺牲集成芯片整体的可靠性的情况下缩小尺寸。
因此，在一些实施例中，本公开是有关于一种集成芯片，集成芯片包含：一下导电结构，设置于一基板的上方；一蚀刻停止层，设置于下导电结构的上方；一第一内连接介电层，设置于蚀刻停止层的上方；一内连接通孔，延伸通过第一内连接介电层与蚀刻停止层，以与下导电结构直接接触；以及一保护层，围绕内连接通孔的最外侧壁。
在一些实施例中，内连接通孔较下导电结构窄。
在一些实施例中，保护层的一第一部分设置于内连接通孔的一第一最外侧壁之上，保护层的一第二部分设置于内连接通孔的一第二最外侧壁之上，且在保护层的第一部分和第二部分的最外侧壁之间测得的宽度大于下导电结构的宽度。
在一些实施例中，保护层的一最底表面与蚀刻停止层的一顶表面直接接触。
在一些实施例中，保护层直接覆盖在下导电结构之上，且保护层通过蚀刻停止层与下导电结构间隔开。
在一些实施例中，保护层包含与第一内连接介电层不同的材料，且保护层包含与蚀刻停止层不同的材料。
在一些实施例中，集成芯片还包含：一内连接线，直接设置于内连接通孔的上方，且被第一内连接介电层侧向围绕。
在一些实施例中，内连接线的最外侧壁与第一内连接介电层直接接触。
在一些实施例中，内连接线的最外侧壁被保护层所围绕。
在其他的实施例中，本公开是有关于一种集成芯片，集成芯片包含：一下导电结构，设置于一基板的上方；一蚀刻停止层，设置于下导电结构的上方；一第一内连接介电层，设置于蚀刻停止层的上方；一内连接通孔，延伸通过第一内连接介电层与蚀刻停止层，以与下导电结构接触；一内连接线，延伸通过第一内连接介电层并与内连接通孔耦合；以及一保护层，围绕内连接通孔的最外侧壁，其中保护层包含一最底表面，最底表面与蚀刻停止层的一上表面直接接触。
在一些实施例中，蚀刻停止层设置于一下内连接介电层之上，且保护层直接设置于下内连接介电层的上方。
在一些实施例中，保护层围绕内连接线的最外侧壁。
在一些实施例中，保护层直接设置于内连接线的底表面之下。
在一些实施例中，集成芯片还包含：一扩散阻挡层，将内连接通孔与保护层分离。
在一些实施例中，保护层包含一介电材料。
在其他的实施例中，本公开是有关于一种接触通孔的形成方法，此方法包含：将一蚀刻停止层形成于一下导电结构的上方；将一第一内连接介电层形成于蚀刻停止层的上方；将一第二内连接介电层形成于第一内连接介电层的上方；将包含一第一开口的一第一遮罩结构形成于第二内连接介电层的上方；执行一第一移除工艺将第一内连接介电层与第二内连接介电层设置于第一开口之下的部分移除，以形成一第一沟槽结构；根据第一遮罩结构的剩余部分，执行一第二移除工艺将第一内连接介电层与第二内连接介电层的部分移除，以形成一第二沟槽结构并延伸第一沟槽结构，其中第一沟槽结构的一底表面是由蚀刻停止层的一上表面所定义；将一保护层选择性地沉积于第一内连接介电层与第二内连接介电层之上，其中蚀刻停止层的上表面仍定义第一沟槽结构的底表面；执行一第三移除工艺将蚀刻停止层未被第一内连接介电层或保护层覆盖的部分移除，以暴露下导电结构；以及将一导电材料形成于第一沟槽结构与第二沟槽结构内，以形成设置于下导电结构的上方并与下导电结构耦合的一内连接通孔及一内连接线。
在一些实施例中，第一遮罩结构的第一开口具有一第一宽度，且内连接通孔具有小于第一宽度的一第二宽度。
在一些实施例中，第三移除工艺包含使用一蚀刻剂，且保护层大致上不被蚀刻剂移除。
在一些实施例中，此方法还包含：执行一第四移除工艺将导电材料设置于第一内连接介电层的上方的部分移除，并完整地将第二内连接介电层移除。
在一些实施例中，在选择性地沉积保护层之后，保护层包含大致水平部分与大致垂直部分，且第三移除工艺将保护层的大致水平部分移除。
以上概述数个实施例的部件，以便在本公开所属技术领域中具有通常知识者可以更理解本公开实施例的观点。在本公开所属技术领域中具有通常知识者应该理解，他们能以本公开实施例为基础，设计或修改其他工艺和结构以达到与在此介绍的实施例相同的目的及/或优势。在本公开所属技术领域中具有通常知识者也应该理解到，此类等效的结构并无悖离本公开的精神与范围，且他们能在不违背本公开的精神和范围之下，做各式各样的改变、取代和替换。

Claims (1)

1.一种集成芯片，包括：
下导电结构，设置于基板的上方；
蚀刻停止层，设置于所述下导电结构的上方；
第一内连接介电层，设置于所述蚀刻停止层的上方；
内连接通孔，延伸通过所述第一内连接介电层与所述蚀刻停止层，以与所述下导电结构直接接触；以及
保护层，围绕所述内连接通孔的最外侧壁。
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