CN115332157A - 集成芯片 - Google Patents

集成芯片 Download PDF

Info

Publication number
CN115332157A
CN115332157A CN202210670212.5A CN202210670212A CN115332157A CN 115332157 A CN115332157 A CN 115332157A CN 202210670212 A CN202210670212 A CN 202210670212A CN 115332157 A CN115332157 A CN 115332157A
Authority
CN
China
Prior art keywords
interconnect
conductive
conductive structure
layer
conductive material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210670212.5A
Other languages
English (en)
Inventor
戴羽腾
田希文
廖韦豪
姚欣洁
吕志伟
李忠儒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115332157A publication Critical patent/CN115332157A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

在一些实施例中，本公开是关于一种集成芯片，包括一第一内连接介电层，排置于一基底上；一第二内连接介电层，排置于第一内连接介电层上；以及一内连接导电结构，排置于第二内连接介电层内。内连接导电结构包括一外部，其包括第一导电材料。再者，内连接导电结构包括一中心部，具有多个最外层侧壁由内连接导电结构的外部所环绕。此中心部包括不同于第一导电材料的一第二导电材料。

Description

集成芯片
技术领域
本发明实施例是关于一种半导体技术，且特别是关于集成芯片及其形成方法。
背景技术
随着半导体集成电路(IC)的尺寸及特征部件大小的微缩，增加了集成电路(IC)的元件密度，且缩减了元件之间的间距。此间距的缩减受到了微影技术的光绕射、光罩对准、隔离及装置效能等因素的限制。随着任何两相邻的导电特征部件之间的距离缩减，增加了电容值，因而导致功耗及时间延迟的增加。因此，正在研究制造技术及装置设计来降低集成电路(IC)尺寸，同时维持或提升集成电路(IC)的效能。
发明内容
在一些实施例中，提供一种集成芯片，包括：一第一内连接介电层，排置于一基底上；一第二内连接介电层，排置于第一内连接介电层上；以及一内连接导电结构，排置于第二内连接介电层内，且包括：一外部，具有一第一导电材料；以及一中心部，具有不同于第一导电材料的一第二导电材料，其中外部横向环绕中心部的多个最外层侧壁。
在一些实施例中，提供一种集成芯片，包括：一内连接介电层，排置于一基底上；一第一内连接导电结构，排置于内连接介电层内，且具有一第一导电材料；以及一第二内连接导电结构，排置于内连接介电层内、横向排置于第一内连接导电结构旁侧，并包括：一外部，具有一第一导电材料的；以及一中心部，具有不同于第一导电材料的一第二导电材料，其中外部横向环绕中心部的多个最外层侧壁。
在一些实施例中，提供一种集成芯片方法包括：形成一蚀刻停止层于一基底上；形成一第一导电层于蚀刻停止层上；形成一硬式掩膜层于第一导电层上；按照一第一掩膜结构去除部分的硬式掩膜层及部分的第一导电层，以形成与一第二内连接导电结构间隔开的一第一内连接导电结构于蚀刻停止层上；形成一内连接介电层于蚀刻停止层上，且横向环绕第一及第二内连接导电结构；去除硬式掩膜层；形成一间隔层于内连接介电层上及于第一及第二内连接导电结构上；去除间隔层的实质上水平部分；去除由间隔层所覆盖的第二内连接导电结构部分，以形成一开口于第二内连接导电结构内；以及在第二内连接导电结构上的开口内形成一第二导电层。
附图说明
图1绘示出一些实施例的一种具有内连接结构的集成芯片的剖面示意图，内连接结构包括一内连接导电结构，包括具有第一导电材料的一外部，环绕具有第二导电材料的中心部的多个最外侧壁。
图2绘示出一些实施例的一种具有内连接结构的集成芯片的剖面示意图，内连接结构包括一内连接导电结构，包括具有第一导电材料的外部，环绕具有第二导电材料的中心部的多个最外侧壁。
图3绘示出一些实施例的一种具有内连接结构的集成芯片的剖面示意图，内连接结构包括具有第一导电材料的外部，环绕具有第二导电材料的中心部的多个最外侧壁，其中内连接导电结构耦接至一半导体装置。
图4-图15绘示出一些实施例的一种集成芯片的形成方法的剖面示意图，集成芯片包括一内连接导电结构，当内连接导电结构具有比既定关键图形尺寸阈值更大的关键图形尺寸时，内连接导电结构包括具有第一导电材料的外部，环绕具有第二导电材料的中心部的多个最外侧壁。
图16绘示出一些实施例的对应于图4-图15所绘示的方法的流程图。
其中，附图标记说明如下：
100，200，300，400，500，600，700，800，900，1000，1100，1200，1300，1400，1500：示意剖面
102：基底
103：内连接结构
104：第一内连接介电层
106：蚀刻停止层
108：第二内连接介电层
110：第二内连接导电结构
110t：中心最上表面
112：外部
114：中心部
116：第一内连接导电结构
202：间隔结构
302：半导体装置
304：源极/漏极区
306：栅极电极
308：栅极介电层
310：接点结构
502：第一导电层
504：硬式掩膜层
602：第一掩膜结构
602a：第一区段
602b：第二区段
702：第一去除制程
704：图案化硬式掩膜层
1002：间隔层
1102：第二去除制程
1202：第三去除制程
1204：开口
1302：第二导电层
1600：方法
1602，1604，1606，1608，1610，1612，1614，1616，1618，1620，1622:动作
d1：第一关键图形尺寸
d2：第二关键图形尺寸
t1：第一厚度
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而以下的公开内容为叙述各个部件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以所定义本发明。举例来说，若为以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件为直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开于各个不同范例中会重复标号及/或文字。重复是为了达到简化及明确目的，而非自列指定所探讨的各个不同实施例及/或配置之间的关系。
再者，于空间上的相关用语，例如“下方”、“之下”、“下”、“之上”、“上方”等等于此处是用以容易表达出本说明书中所绘示的图式中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖图式所绘示的方位外，也涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其它方位)且此处所使用的空间上的相关符号同样有相应的解释。
集成芯片可包括若干半导体装置(例如，晶体管、电容器、电感器等)及/或存储器装置设置于半导体基底上及/或半导体基底内。一内连接结构可设置于半导体基底上，并耦接至半导体装置。内连接结构可包括内连接导电结构，例如位于内连接介电层内的内连接导线及内连接介层连接窗(via)。内连接导电结构在排置于半导体基底内及/或上方的不同半导体装置之间提供电通路。
内连接结构的一些实施例包括一第一内连接导电结构及一第二内连接导电结构，设置于一内连接介电层内。在一些实施例中，第一及第二内连接导电结构在横向上彼此相邻，并包括相同的导电材料。然而，在一些实施例中，第二内连接导电结构的关键图形尺寸(critical dimension)大于第一内连接导电结构的关键图形尺寸，其中，关键图形尺寸可定义为特征部件的最小尺寸。在一些实施例中，不同的导电材料更适合于不同的关键图形尺寸以满足电性目标。举例来说，在一些实施例中，相较于小于既定关键图形尺寸阈值(例如，约15nm)的关键图形尺寸相比，铜的关键图形尺寸大于既定关键图形尺寸阈值具有更好的电阻率。因此，在第一及第二内连接导电结构具有不同关键图形尺寸的实施例中，第一及第二内连接导电结构使用相同的导电材料会造成不可靠的内连接结构。
本公开的各种实施例是有关于形成第一内连接导电结构(具有低于既定关键图形尺寸阈值的第一关键图形尺寸)横向相邻于第二内连接导电结构(具有高于既定关键图形尺寸阈值的第二关键图形尺寸)。在上述实施例中，第一内连接导电结构可包括第一导电材料，而第二内连接导电结构可包括由第一导电材料组成的一外部，环绕由第二导电材料组成的一中心部的最外侧壁。包括第一及第二导电材料的第二内连接导电结构的制作可以通过先形成包括第一导电材料的第一及第二内连接导电结构。然后，可以选择性移除第二内连接导电结构的第一导电材料的一部分，并由第二导电材料取代。因此，第一内连接导电结构可包括第一导电材料(对低于既定关键图形尺寸阈值的关键图形尺寸具有合适属性)，而第二内连接导电结构可包括第二导电材料(对高于既定关键图形尺寸阈值的关键图形尺寸具有合适属性)，而形成更可靠的内连接结构。
图1绘示出集成芯片的一些实施例的一示意剖面100，集成芯片包括一内连接结构，具有由两种导电材料构成的一些内连接导电结构。
图1的示意剖面100包括一内连接结构103，排置于一基底102上。在一些实施例中，一内连接结构包括一第一内连接介电层104、排置于第一内连接介电层104上方的一第二内连接介电层108、排置于第二内连接介电层108内的一第一内连接导电结构116、以及排置于第二内连接介电层108内并横向位于第一内连接导电结构116内的第二内连接导电结构110旁侧。在一些实施例中，一蚀刻停止层106直接排置于第一内连接介电层104与第二内连接介电层108之间。在一些实施例中，蚀刻停止层106可包括二氧化硅、氮氧化硅、碳化硅、碳氧化硅、氮碳化硅、氢氧化硅或其他合适的介电材料。
在一些实施例中，一或多个半导体装置及/或存储器装置(未绘示)排置于基底102上方或内部。内连接结构103可提供排置于内连接结构103上方及下方的各种装置之间信号传输(例如，电流、电压)的导电路径。在一些实施例中，第一内连接导电结构116及第二内连接导电结构110可称为内连接介层连接窗(via)、内连接线(wire)、接点介层连接窗(contact via)或相似物。
在一些实施例中，第一内连接结构116具有一第一关键图形尺寸d1，而第二内连接结构110具有一第二关键图形尺寸d2。在一些实施例中，关键图形尺寸可定义为特征部件的最小尺寸。在一些实施例中，第一内连接导电结构116的第一关键图形尺寸d1小于第二内连接导电结构110的第二关键图形尺寸d2。再者，在一些实施例中，第一关键图形尺寸d1小于既定关键图形尺寸阈值，而第二关键图形尺寸d2大于既定关键图形尺寸阈值。在一些实施例中，既定关键图形尺寸阈值可约在10nm至20nm之间的范围。举例来说，在一些实施例中，既定关键图形尺寸阈值可等于约15nm。
在一些实施例中，既定关键图形尺寸阈值可取决于第一内连接导电结构116的第一导电材料。举例来说，在一些实施例中，当第一导电材料形成于具有小于既定关键图形尺寸的结构时，包括第一导电材料的结构具有可靠的电特性(例如，电阻率)；然而，若第一导电材料形成于具有大于既定关键图形尺寸的结构时，包括第一导电材料的结构可能具有损害的电特性。
因此，在一些实施例中，第一内连接导电结构116的第一关键图形尺寸d1小于既定关键图形尺寸阈值，且第一内连接导电结构116包括第一导电材料。再者，在一些实施例中，第二内连接导电结构110的第二关键图形尺寸d2大于既定关键图形尺寸阈值，且第二内连接导电结构110包括一中心部114(包括第二导电材料，与第一导电材料相比，在关键图形尺寸大于既定关键图形尺寸阈值时具有更可靠的电特性(例如，电阻率等))。在一些实施例中，第二内连接导电结构110的中心部114具有最外侧的侧壁，于横向上由包括第一导电材料的外部112所环绕。通过移除第二内连接导电结构110的一部分的第一导电材料，并将此第一导电材料部分取代为第二导电材料。尽管关键尺寸不同，第二内连接导电结构110可以横向形成于第一内连接导电结构116旁侧，使内连接结构103变得可靠。
图2绘示出包括具有由两种导电材料构成的一些内连接导电结构的内连接结构的集成芯片的一些其他实施例的示意剖面200。
在一些实施例中，内连接结构103更包括一间隔结构202。在一些实施例中，间隔结构202直接排置于包括第一导电材料的特征部件上，并且不直接排置于包括第二导电材料的特征部件上。因此，在一些实施例中，间隔结构202直接排置于第一内连接导电结构116上，并直接排置于第二内连接导电结构110的外部112上。在一些实施例中，在第二内连接导电结构110的中心部114形成期间，间隔结构202作为一掩膜结构。在上述实施例中，移除未被间隔结构202直接覆盖的第一导电材料部分，并取代为第二导电材料，以形成第二内连接导电结构110的中心部114。在一些实施例中，在形成第二内连接导电结构110的中心部114之后，如示意剖面200所示，间隔结构202没有通过平坦化制程完全移除。
在一些实施例中，间隔结构202具有一上表面实质上共平面于第二内连接介电层108及第二内连接导电结构116的中心部114的上表面。在一些实施例中，第二内连接导电结构110的中心部114具有一最上表面高于第二内连接导电结构110的外部112的最上表面。在一些实施例中，间隔结构202包括二氧化硅、碳氧化硅、碳化硅、氮碳化硅、氮氧化硅、氢氧化硅、氮化铝、氮氧化铝、氮化钛、氮化钽、氧化钛、氧化铪或相似物。在一些实施例中，间隔结构202的厚度可约在10埃至400埃之间的范围。
再者，在一些实施例中，第一内连接导电结构116及第二内连接导电结构110的外部112的第一导电材料可包括钴、铝、钨、钌、铑、钛、钽、其组合或相似物。在一些实施例中，第二内连接导电结构110的中心部114的第二导电材料可包括铜、钴、铝、钨、钌、铑、钛、钽、其组合或相似物。然而，第二导电材料与第一导电材料不同。再者，在一些实施例中，第一内连接导电结构116及第二内连接导电结构110的厚度可约在50埃至600埃之间的范围。在一些实施例中，第一内连接介电层104及第二内连接介电层108各自可以包括二氧化硅、碳化硅、碳氧化硅、氮化硅、氮氧化硅、氢氧化硅或相似物。在一些实施例中，第一内连接介电层104及第二内连接介电层108各自的厚度可约在10埃至400埃之间的范围。
图3绘示出集成芯片的一些实施例的示意剖面300，集成芯片包括一内连接结构，包括一内连接导电特征部件，具有两种导电材料，其中内连接结构耦接至位于下方的半导体装置。
在一些实施例中，第一内连接导电结构116的最上表面比其最下表面更窄。相似地，在一些实施例中，第二内连接导电结构110的最上表面比其最下表面更窄，其中第二内连接导电结构110的最上表面及最下表面包括第二内连接导电结构110的中心部114及外部112的最上表面及最下表面。在一些实施例中，第二内连接导电结构110的中心部114具有一最上表面宽于第二内连接导电结构110的中心部114的最下表面。
在一些实施例中，内连接结构103更包括一接点结构310，排置于第一内连接介电层104内。在一些实施例中，接点结构310可延伸穿过蚀刻停止层106，以直接接触第一内连接导电结构116或第二内连接导电结构110。在一些实施例中，接点结构310可以包括钨、铜、铝或相似物。
在一些实施例中，接点结构310耦接至位于下方的半导体装置302。在一些实施例中，位于下方的半导体装置302可以包括场效晶体管(field effect transistor，FET)。在上述实施例中，半导体装置302可以包括源极/漏极区304，排置于基底102上方或内部。源极/漏极区304可以包括基底102的掺杂部。再者，在一些实施例中，半导体装置302可以包括一栅极电极306，排置于基底102上及源极/漏极区304之间。在一些实施例中，一栅极介电层308可以直接排置于栅极电极306与基底102之间。在一些实施例中，接点结构310耦接至源极/漏极区304的其中一者。而在其他实施例中，接点结构310可以耦接至半导体装置302的栅极电极306。又一些实施例中，可以理解的是，内连接结构103可以将半导体装置302耦接至其他一些半导体装置、存储器装置、光电装置或其他一些电子装置。可以理解的是，除图式所绘示的半导体装置302为场效晶体管(FET)之外，其他电子/半导体装置也涵盖于本公开的范围内。
图4-图15绘示出形成内连接结构于半导体基底上的方法的一些实施例的示意剖面400-1500，内连接结构包括一第一内连接导电结构(具有第一导电材料)及多个第二内连接导电结构(具有第二导电材料，由基于既定关键图形尺寸阈值的第一导电材料所环绕)。尽管图4-图15以方法进行说明，但可以理解的是，图4-图15所公开的结构不限于上述的方法，而是可以脱离于上述方法而独立存在的结构。
如图4的示意剖面400所示，提供一基底102。在一些实施例中，基底102可以是或包括任何类型的半导体本体(例如，硅/CMOS块材、SiGe、SOI等)，例如半导体晶圆或晶圆上的一或多个晶粒，以及形成于其上及/或以其他方式相关的任何其他类型的半导体及/或外延层。在一些实施例中，形成一第一内连接介电层104于基底102上。在一些实施例中，各种半导体装置(例如，晶体管、电感器、电容器等)及/或存储器装置(未绘示)可排置于基底102上方及/或内部且位于第一内连接介电层104下方。在一些实施例中，内连接线、内连接介层连接窗及/或接点介层连接窗(未绘示)也可形成于第一内连接介电层104内并耦接至各种半导体装置及/或存储器装置(未绘示)的其中一或多个。
在一些实施例中，第一内连接介电层104可以通过沉积制程(例如，化学气相沉积(chemical vapor deposition，CVD)、等离子体增强化学气相沉积(plasma enhanced CVD，PE-CVD)、原子层沉积(atomic layer deposition，ALD)等)的方式形成。在一些实施例中，第一内连接介电层104的厚度可约在10埃至400埃之间的范围。在一些实施例中，第一内连接介电层104可以包括，碳化硅、二氧化硅、碳氧化硅、氮化硅、氮碳化硅、氮氧化硅、氮碳氧化硅、氢氧化硅，或其他合适的介电材料。
再者，在一些实施例中，可形成一蚀刻停止层106于第一内连接介电层104上。在一些实施例中，蚀刻停止层106可保护第一内连接介电层104、任何位于下方的内连接导电结构及/或任何位于下方的半导体装置免受未来图案化步骤的影响。在一些实施例中，蚀刻停止层106包括不同于第一内连接介电层104的材料。在一些实施例中，蚀刻停止层106可以包括，二氧化硅、氮氧化硅、碳化硅、碳氧化硅、氮碳化硅、氢氧化硅或其他一些合适的介电材料。在一些实施例中，蚀刻停止层106可以通过沉积制程(例如，物理气相沉积(physicalvapor deposition，PVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PE-CVD)、原子层沉积(ALD)等)的方式形成。在一些实施例中，蚀刻停止层106可以具有一厚度，约在10埃至200埃之间的范围。
如图5的示意剖面500所示，在一些实施例中，形成包括第一导电材料的一第一导电层502于蚀刻停止层106上。在一些实施例中，第一导电层502可以通过沉积制程(例如，物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PE-CVD)、原子层沉积(ALD)、溅镀等)的方式形成。在一些实施例中，第一导电层502的第一导电材料可以包括钴、铝、钨、钌、铑、钛、钽、其组合，或一些其他合适的导电材料。在一些实施例中，第一导电层502可具有一厚度，约在50埃至600埃之间。
再者，在一些实施例中，可形成一硬式掩膜层504于第一导电层502上。
在一些实施例中，硬式掩膜层504可以通过沉积制程(例如，旋涂、物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PE-CVD)、原子层沉积(ALD)等)形成，并且可以包括氮化硅、氮氧化硅、碳化硅或一些其他合适的硬式掩膜材料。
如图6的示意剖面600所示，在一些实施例中，形成一第一掩膜结构602于硬式掩膜层504上。在一些实施例中，第一掩膜结构602通过微影及去除(例如，蚀刻)制程的方式形成。在一些实施例中，第一掩膜结构602包括光阻或硬式掩膜材料。在一些实施例中，第一掩膜结构602包括具有第一关键图形尺寸d1的一或多个第一区段602a及具有第二关键图形尺寸d2的一或多个第二区段602b。在一些实施例中，第二关键图形尺寸d2大于第一关键图形尺寸d1。在一些实施例中，第一关键图形尺寸d1可以约在5nm至20nm之间的范围，而第二关键图形尺寸d2可以约在15nm至900nm之间的范围。可以理解的是，第一关键图形尺寸d1及第二关键图形尺寸d2的其他数值也涵盖于本公开的范围内。
如图7的示意剖面700所示，可以进行一第一去除制程702，以按照第一掩膜结构602去除部分的硬式掩膜层(图6的504)及部分的第一导电层(图6的502)，以形成一图案化硬式掩膜层704及第一内连接导电结构116及第二内连接导电结构110。在一些实施例中，第一内连接导电结构116位于第一掩膜结构602的一或多个第一区段602a的正下方，因而第一内连接导电结构116具有第一关键尺寸d1。相似地，在一些实施例中，第二内连接导电结构110位于第一掩膜结构602的一或多个第二区段602b的正下方，因而第二内连接导电结构110具有第二关键图形尺寸d2。
因此，第一去除制程702可为或包括蚀刻制程。在一些实施例中，第一去除制程702包括干式蚀刻制程，例如，等离子体蚀刻、反应离子蚀刻、电感耦接等离子体及/或电容耦接等离子体。在上述实施例中，第一去除制程702可以利用以下一或多种气体蚀刻剂：氟化物基气体(例如CH3F、CHF3、CH2F2、C4F8、C4F6、CF4、NF3)、氯气、氧气或其他一些合适的气体。在一些实施例中，第一去除制程702可以在一反应室内进行，温度设定约在15摄氏度至80摄氏度之间的范围；压力设定约在0.2毫托至40毫托之间的范围。在一些实施例中，在第一去除制程702期间，基底102由静电吸盘夹持于反应室内。
在一些实施例中，在第一去除制程702之后，第一内连接导电结构116及第二内连接导电结构110各自具有一最上表面，其比最下表面更窄。因此，从示意剖面700来看，在一些实施例中，第一内连接导电结构116及第二内连接导电结构110可以具有梯型轮廓。
如图8的示意剖面800所示，在一些实施例中，形成一第二内连接介电层108于蚀刻停止层106上，并横向环绕第一内连接导电结构116及第二内连接导电结构110。在一些实施例中，第二内连接介电层108可以通过沉积制程(例如，物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PE-CVD)、原子层沉积(ALD)等)的方式形成，然后通过平坦化制程(例如，化学机械平坦化(chemical mechanical planarization，CMP))来去除排置于图案化硬式掩膜层704上的任何第二内连接介电层108。在一些实施例中，第二内连接介电层108包括例如二氧化硅、碳氧化硅、碳化硅、氮碳化硅、氮氧化硅、氢氧化硅或相似物。在一些实施例中，第二内连接介电层108可具有一厚度，约在10埃至400埃之间的范围。
如图9的示意剖面900所示，在一些实施例中，移除图案化的硬式掩膜层(图8的704)，借以露出第一内连接导电结构116及第二内连接导电结构110的最上表面。在一些实施例中，以湿式或干式蚀刻剂去除图案化硬式掩膜层(图8的704)，并且第二内连接介电层108与第一内连接导电结构116及第二内连接导电结构110实质上抵抗湿式或干式蚀刻剂的去除。
如图10的示意剖面1000所示，在一些实施例中，形成一间隔层1002于第二内连接介电层108与第一内连接导电结构116及第二内连接导电结构110上。在一些实施例中，间隔层1002是通过沉积制程(例如，物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PE-CVD)、原子层沉积(ALD)等)的方式形成。在一些实施例中，间隔层1002可包括二氧化硅、碳氧化硅、碳化硅、氮碳化硅、氮氧化硅、氢氧化硅、氮化铝、氮氧化铝、氮化钛、氮化钽、氧化钛、氧化铪或相似物。在一些实施例中，间隔层1002具有一第一厚度t1约在10埃至400埃之间的范围。
如图11的示意剖面1100所示，可进行一第二去除制程1102，以去除间隔层(图10的1002)的实质上水平部分，因而形成一间隔结构202于第一导电结构116及第二内连接导电结构110上。在一些实施例中，第二去除制程1102可包括干式蚀刻制程，例如，等离子体蚀刻、反应离子蚀刻、电感耦接等离子体及/或电容耦接等离子体。在上述实施例中，第二去除制程1102可以利用以下一或多种气体蚀刻剂：氟化物气体(例如，CH3F、CHF3、CH2F2、C4F8、C4F6、CF4、NF3)、氯气、氧气或一些其他合适的气体。在一些实施例中，第二去除制程1102可以在一反应室内进行，温度设定约在15摄氏度至80摄氏度之间的范围；压力设定约在0.2毫托至40毫托之间的范围。在一些实施例中，在第二去除制程1102期间，基底102由静电吸盘夹持于反应室内。
在一些实施例中，取决于第一厚度t1，第二去除制程1102可以进行一预定时段，使第二去除制程1102去除间隔层(图10的1002)的实质上水平部分，而未从第一内连接导电结构116及/或第二内连接导电结构110完全去除间隔层(图10的1002)。
再者，在一些实施例中，间隔层1002的第一厚度t1可以取决于第一内连接导电结构116的第一关键图形尺寸d1及第二内连接导电结构110的第二关键图形尺寸d2。在一些实施例中，第一内连接导电结构116的第一关键图形尺寸d1低于既定关键图形尺寸阈值，其中当第一导电材料使用于低于既定关键图形尺寸阈值的特征部件(例如，第一内连接导电结构116)时，具有有利的电特性，例如电阻率。在一些实施例中，第二内连接导电结构110的第二关键图形尺寸d2高于既定关键图形尺寸阈值，其中当第一导电材料使用于高于既定关键图形尺寸阈值的特征部件时，具有较不利的特性，例如电阻率。
在一些上述的实施例中，因为第一内连接导电结构116包括第一导电材料(其适合于第一关键图形尺寸d1)，因此间隔层(图10的1002)具有足够高的第一厚度t1，即使在第二去除制程1102之后也能完全覆盖第一内连接导电结构116。因此，间隔结构202将保护第一内连接导电结构116免受未来的去除制程影响。然而，在一些上述实施例中，因为第二内连接导电结构110包括第二导电材料(其不太合适于第二关键图形尺寸d2)，因此间隔层(图10的1002)具有足够小的第一厚度t2，使得在第二去除制程1102之后，间隔结构202未覆盖第二内连接导电结构110的一中心最上表面110t。如此，可以移除未位于间隔结构202正下方的第二内连接导电结构110的第一导电材料，并由具有更合适的电特性(例如，电阻率)的第二导电材料(其相较于第一导电材料，在既定关键图形尺寸阈值以上)所取代。举例来说，在一些实施例中，间隔层(图10的1002)的第一厚度t1小于第二关键图形尺寸d2约一半，使得间隔结构202未完全覆盖第二内连接导电结构110。
如图12的示意剖面1200所示，在一些实施例中，进行第三去除制程1202，以去除未位于间隔结构202正下方的第一内连接导电结构116部分及/或第二内连接导电结构110的第一导电材料部分。在一些实施例中，第三去除制程1202可包括干式蚀刻制程，例如，等离子体蚀刻、反应离子蚀刻、电感耦接等离子体及/或电容耦接等离子体。在上述实施例中，第三去除制程1202可以使用以下一或多种气体蚀刻剂：氟化物气体(例如，CH3F、CHF3、CH2F2、C4F8、C4F6、CF4、NF3)、氯气、氧气或一些其他合适的气体。在一些实施例中，第三去除制程1202可以在一反应室中进行，温度设定约在15摄氏度至80摄氏度之间的范围；压力设定约在0.2毫托至40毫托之间的范围。在一些实施例中，在第三去除制程1202中，基底102由静电吸盘夹持于反应室内。同样地，在一些实施例中，间隔结构202及第二内连接介电层108可实质上抵抗来自第三去除制程1202的移除。换句话说，在一些实施例中，第三去除制程1202对于去除第一导电材料与去除间隔结构202相比，具有高度选择性。在一些实施例中，蚀刻停止层106也可以实质上抵抗来自第三去除制程1202的移除。因此，在一些实施例中，间隔结构202、第二内连接介电层108及蚀刻停止层106在进行第三去除制程1202之后仍然存在。
在一些实施例中，在第三去除制程1202之后，第二内连接导电结构110包括一外部112，位于间隔结构202正下方，并包括第一导电材料。在第三去除制程1202之后，第二内连接导电结构110的外部112之间存在位于第二内连接导电结构110内的一开口1204。在一些实施例中，由于第三去除制程1202的残效，开口1204的宽度越接近蚀刻停止层106的测量宽度就越小。
如图13的示意剖面1300所示，在一些实施例中，形成一第二导电层1302(具有不同于第一导电材料的第二导电材料)于第二内连接介电层108上，并位于第二内连接导电结构110的开口1204内。在一些实施例中，第二导电层1302可以通过沉积制程(例如，物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PE-CVD)、原子层沉积(ALD)、溅镀等)的方式形成。在一些实施例中，第二导电层1302的第二导电材料可以包括，铜、钴、铝、钨、钌、铑、钛、钽、其组合，或一些其他合适的导电材料。在一些实施例中，第二导电层1302的厚度可以约在50埃至600埃之间的范围。第二导电层1302具有不同于第一导电层(第5的502)的材料。
在一些实施例中，相较于第一内连接导电结构116的第一导电材料，第二导电层1302的第二导电材料更适合用于具有大于既定关键图形尺寸阈值的关键图形尺寸(例如，第二关键图形尺寸d2)的特征部件(例如，第二内连接导电结构110)。
举例来说，在一些实施例中，既定关键图形尺寸阈值可以约在10nm至20nm之间的范围，并且第二导电层1302的第二导电材料可以包括铜。在上述实施例中，当包括铜的特征部件具有大于约10nm至20nm之间的既定关键图形尺寸阈值的关键图形尺寸时，铜具有更合适的电特性(例如，电阻率)。在上述实施例中，第一内连接导电结构116的第一导电材料可以包括钌、钨、钼或铑，当具有上述材料的特征部件具有小于既定关键图形尺寸阈值的关键图形尺寸时，其具有更合适的电特性(例如，电阻率)。可以理解的是，用于第一及第二导电材料的其他材料以及既定关键图形尺寸阈值的其他数值也涵盖于本公开的范围内。
如图14的示意剖面1400所示，在一些实施例中，进行一平坦化制程(例如，化学机械平坦化(CMP))，以去除排置于第二内连接介电层108上的第二导电层(图13的1302)部分。在图14的平坦化制程(例如，化学机械平坦化(CMP))之后，第二内连接导电结构110可包括一中心部114，由第二内连接导电结构110的外部112及间隔结构202所环绕，其中中心部114包括第二导电材料，而外部112包括第一导电材料。在一些实施例中，第二内连接导电结构110的中心部114的最上表面可以高于第二内连接导电结构110的外部112的最上表面，也高于第一内连接导电结构116的最上表面。再者，在一些实施例中，第二内连接导电结构110的中心部114可以具有最下表面更窄于第二内连接导电结构110的中心部114的最上表面。
在一些实施例中，第二内连接导电结构110的电特性(例如，电阻率)可以得到改善，因为第二内连接导电结构110的中心部114具有第二导电材料，其比第一导电材料更合适具有第二关键图形尺寸d2。如此，尽管第一内连接导电结构116及第二内连接导电结构110相较于既定关键图形尺寸阈值具有各种变化关键图形尺寸(例如，d1、d2)，然而同一第二内连接介电层108内仍可形成位于第一内连接导电结构116旁的第二内连接导电结构110，而未牺牲第一内连接导电结构116及第二内连接导电结构110的电特性(例如，电阻率)。
再者，可以理解的是，第一内连接介电层104、蚀刻停止层106、第二内连接介电层108、第一内连接导电结构116及第二内连接导电结构110为排置于基底102上的内连接结构103的一部分。也可以理解的是，内连接结构103可以包括许多更多或更少的内连接导电结构，具有图14的内连接结构103所绘示之外的其他关键尺寸。尽管如此，间隔结构(图14的202)及多种导电材料可用来形成内连接结构103，其在排置于内连接结构103上方及下方的各种半导体装置、光电装置及/或其他电子装置(未绘示)之间可靠地传输信号(例如，电流、电压)。
如图15的示意剖面1500所示，在一些实施例中，如图14所绘示的平坦化制程(例如，化学机械平坦化(CMP))也从第一内连接导电结构116及第二内连接导电结构110的外部112完全去除间隔结构(图15的202)。在上述实施例中，第一内连接导电结构116、第二内连接介电层108以及第二内连接导电结构110的外部112及中心部114可具有实质上共平面的最上表面。在一些实施例中，通过完全移除间隔结构(图14的202)，降低了内连接结构103的整体高度。
图16绘示出分别对应于图4-图15的示意剖面400-1500的方法1600的一些实施例的流程图。
尽管以下将方法1600说明及绘示为一连串的动作或情事，但可以理解的是，所说明的动作或情事的顺序不应解释为具有限制性的意义。举例来说，一些动作可能以不同的顺序发生及/或与本文说明及/或绘示的动作或情事之外的其他动作或情事同时发生。另外，并非所有说明的动作都需要实现本文所绘示的一或多个方面型态或实施例。再者，本文所绘示的一或多个动作可以在一或多个单独的动作及/或阶段中进行。
在动作1602中，形成一第一内连接介电层于基底上。图4绘示出对应于动作1602的一些实施例的示意剖面400。
在动作1604中，形成一蚀刻停止层于第一内连接介电层上。
在动作1606中，形成一第一导电层于蚀刻停止层上。
在动作1608中，形成一硬式掩膜层于第一导电层上。图5绘示出对应于动作1604、1606及1608的一些实施例的示意剖面500。
在动作1610中，按照硬式掩膜层上的一第一掩膜结构移除部分的硬式掩膜层及部分的第一导电层，以形成第一及第二内连接导电结构于蚀刻停止层上。图7绘示出对应于动作1610的一些实施例的示意剖面700。
在动作1612中，形成一第二内连接介电层，环绕第一及第二内连接导电结构。图8绘示出对应于动作1612的一些实施例的示意剖面800。
在动作1614中，移除硬式掩膜层。图9绘示出对应于动作1614的一些实施例的示意剖面900。
在动作1616中，形成一间隔层于第二内连接介电层与第一及第二内连接导电结构上。图10绘示出对应于动作1616的一些实施例的示意剖面1000。
在动作1618中，进行一垂直去除制程，以移除间隔层的实质上水平部分。图11绘示出对应于动作1618的一些实施例的示意剖面1100。
在动作1620中，移除未被间隔层所覆盖的第二内连接导电结构部分，以形成一开口于第二内连接导电结构内。图12绘示出对应于动作1620的一些实施例的示意剖面1200。
在动作1622中，形成一第二导电层于第二内连接导电结构的开口内。图13绘示出对应于动作1622的一些实施例的示意剖面1300。
因此，本公开是有关于一种横向形成第一内连接导电结构于第二内连接导电结构旁侧的方法，其中第一内连接导电结构具有比第二内连接导电结构更小的关键图形尺寸，第一内连接导电结构包括第一导电材料，而第二内连接导电结构包括第二导电材料，以提高整体内连接结构的可靠度。
因此，在一些实施例中，本公开为关于一种集成芯片，包括：一第一内连接介电层，排置于一基底上；一第二内连接介电层，排置于第一内连接介电层上；以及一内连接导电结构，排置于第二内连接介电层内，且包括：一外部，具有一第一导电材料；以及一中心部，具有不同于第一导电材料的一第二导电材料，其中外部横向环绕中心部的多个最外层侧壁。
在一些实施例中，内连接导电结构的关键图形尺寸大于约15纳米。在一些实施例中，第二导电材料包括铜。在一些实施例中，内连接导电结构的最上表面的宽度小于内连接导电结构的最下表面的宽度。在一些实施例中，集成芯片更包括：一间隔结构，排置于内连接导电结构的外部正上方，其中间隔结构具有一最上表面，其与内连接导电结构的中心部及第二内连接介电层的最上表面实质上共平面。在一些实施例中，集成芯片更包括：一额外的内连接导电结构，横向排置于内连接导电结构旁侧，排置于第二内连接介电层内，且具有第一导电材料。再者，在一些实施例中，额外的内连接导电结构具有比内连接导电结构更小的关键图形尺寸。另外，在一些实施例中，额外的内连接导电结构的关键图形尺寸大于0纳米小于15纳米。
在其他实施例中，本公开为关于一种集成芯片，包括：一内连接介电层，排置于一基底上；一第一内连接导电结构，排置于内连接介电层内，且具有一第一导电材料；以及一第二内连接导电结构，排置于内连接介电层内、横向排置于第一内连接导电结构旁侧，并包括：一外部，具有一第一导电材料的；以及一中心部，具有不同于第一导电材料的一第二导电材料，其中外部横向环绕中心部的多个最外层侧壁。
在一些实施例中，第二内连接导电结构具有多个最外侧壁直接接触内连接介电层。在一些实施例中，第二内连接导电结构具有比第一内连接导电结构更大的关键图形尺寸。在一些实施例中，第二内连接导电结构的中心部的一最上表面高于第二内连接导电结构的外部的一最上表面。在一些实施例中，第二内连接导电结构的一最上表面具有比第二内连接导电结构的一最下表面更小的宽度，且其中第二内连接导电结构的中心部的一最上表面具有比第二内连接导电结构的中心部的一最下表面更大的宽度。在一些实施例中，第二导电材料包括铜。在一些实施例中，集成芯片更包括：一间隔结构，排置于第二内连接导电结构的外部正上方，其中间隔结构具有多个最上表面，其与第二内连接导电结构的中心部分及内连接介电层的最上表面实质上共平面。再者，在一些实施例中，间隔结构排置于第一内连接导电结构的一最上表面正上方。
在另一些实施例中，本公开为关于一种集成芯片方法包括：形成一蚀刻停止层于一基底上；形成一第一导电层于蚀刻停止层上；形成一硬式掩膜层于第一导电层上；按照一第一掩膜结构去除部分的硬式掩膜层及部分的第一导电层，以形成与一第二内连接导电结构间隔开的一第一内连接导电结构于蚀刻停止层上；形成一内连接介电层于蚀刻停止层上，且横向环绕第一及第二内连接导电结构；去除硬式掩膜层；形成一间隔层于内连接介电层上及于第一及第二内连接导电结构上；去除间隔层的实质上水平部分；去除由间隔层所覆盖的第二内连接导电结构部分，以形成一开口于第二内连接导电结构内；以及在第二内连接导电结构上的开口内形成一第二导电层。
在一些实施例中，第一内连接导电结构具有一关键图形尺寸小于既定关键图形尺寸阈值，且其中第二内连接导电结构具有一关键图形尺寸大于既定关键图形尺寸阈值。在一些实施例中，在垂直方向上使用干式蚀刻制程去除间隔层的实质上水平部分。在一些实施例中，上述方法更包括：进行一平坦化制程，以从第一内连接导电结构及第二内连接导电结构去除间隔层。
以上概略说明了本发明数个实施例的特征部件，使所属技术领域中具有通常知识者对于本公开的型态可更为容易理解。任何所属技术领域中具有通常知识者应了解到可轻易利用本公开作为其它制程或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中具有通常知识者也可理解与上述等同的结构并未脱离本公开的精神及保护范围，且可于不脱离本公开的精神及范围，当可作更动、替代与润饰。

Claims (1)

1.一种集成芯片，包括：
一第一内连接介电层，排置于一基底上；
一第二内连接介电层，排置于该第一内连接介电层上；以及
一内连接导电结构，排置于该第二内连接介电层内，且包括：
一外部，具有一第一导电材料；及
一中心部，具有不同于该第一导电材料的一第二导电材料，其中该外部横向环绕该中心部的多个最外层侧壁。
CN202210670212.5A 2021-07-08 2022-06-14 集成芯片 Pending CN115332157A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/370,087 US20230009072A1 (en) 2021-07-08 2021-07-08 Interconnect conductive structure comprising two conductive materials
US17/370,087 2021-07-08

Publications (1)

Publication Number Publication Date
CN115332157A true CN115332157A (zh) 2022-11-11

Family

ID=83915690

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210670212.5A Pending CN115332157A (zh) 2021-07-08 2022-06-14 集成芯片

Country Status (3)

Country Link
US (1) US20230009072A1 (zh)
CN (1) CN115332157A (zh)
TW (1) TW202303896A (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837354B2 (en) * 2014-07-02 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid copper structure for advance interconnect usage
US9502350B1 (en) * 2016-01-28 2016-11-22 International Business Machines Corporation Interconnect scaling method including forming dielectric layer over subtractively etched first conductive layer and forming second conductive material on dielectric layer
US11177171B2 (en) * 2019-10-01 2021-11-16 International Business Machines Corporation Encapsulated top via interconnects

Also Published As

Publication number Publication date
TW202303896A (zh) 2023-01-16
US20230009072A1 (en) 2023-01-12

Similar Documents

Publication Publication Date Title
CN101375388B (zh) 金属线之间的自对准沟槽的集成
US11502161B2 (en) Metal insulator metal capacitor structure having high capacitance
US11908794B2 (en) Protection liner on interconnect wire to enlarge processing window for overlying interconnect via
US9685497B2 (en) Embedded metal-insulator-metal capacitor
US11521896B2 (en) Selective deposition of a protective layer to reduce interconnect structure critical dimensions
KR20210022109A (ko) 새로운 3d nand 메모리 소자 및 그 형성 방법
US11854965B2 (en) Sidewall spacer structure enclosing conductive wire sidewalls to increase reliability
US20230275028A1 (en) Dielectric on wire structure to increase processing window for overlying via
CN114220788A (zh) 集成芯片
US10763160B1 (en) Semiconductor device with selective insulator for improved capacitance
CN112992856A (zh) 半导体结构
CN116581101A (zh) 集成芯片结构及其形成方法
TW202303849A (zh) 積體晶片
US11569127B2 (en) Double patterning approach by direct metal etch
CN115332157A (zh) 集成芯片
CN114068402A (zh) 用于减少线弯曲的金属硬掩模
US11942364B2 (en) Selective deposition of a protective layer to reduce interconnect structure critical dimensions
TWI823534B (zh) 積體晶片結構及其形成方法
US20230163163A1 (en) Semiconductor device with integrated metal-insulator-metal capacitors
CN115565936A (zh) 半导体结构及其形成方法
CN115527988A (zh) 集成电路结构及其形成方法
CN103178000A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication