CN116581101A - 集成芯片结构及其形成方法 - Google Patents

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Abstract

本发明涉及集成芯片结构。集成芯片结构包括衬底。一个或多个下部互连件设置在位于衬底上方的下部层间介电(ILD)结构内。等离子体诱导损伤(PID)缓解层设置在下部ILD结构上方。PID缓解层具有包含金属的多孔结构。第一上部互连件由位于PID缓解层上方的上部ILD结构横向地围绕。第一上部互连件从PID缓解层上方延伸至一个或多个下部互连件。本发明的实施例还提供了形成集成芯片结构的方法。

Description

集成芯片结构及其形成方法
技术领域
本发明的实施例涉及集成芯片结构及其形成方法。
背景技术
集成芯片制造是复杂的多步骤工艺，在该多步骤工艺期间，在由半导体材料(例如，硅)制成的晶圆上形成电子电路。集成芯片制造可以大致分为前段制程(FEOL)处理和后段制程(BEOL)处理。FEOL处理通常涉及在半导体材料内形成器件(例如晶体管)，而BEOL处理通常涉及在半导体材料上方的介电结构内形成导电互连件。
发明内容
本发明的一些实施例提供了一种集成芯片结构，该集成芯片结构包括：衬底；一个或多个下部互连件，设置在位于所述衬底上方的下部层间介电(ILD)结构内；等离子体诱导损伤(PID)缓解层，设置在所述下部层间介电结构上方，所述等离子体诱导损伤缓解层包括包含金属的多孔结构；以及第一上部互连件，由位于所述等离子体诱导损伤缓解层上方的上部层间介电结构横向地围绕，其中，所述第一上部互连件从所述等离子体诱导损伤缓解层上方延伸至所述一个或多个下部互连件。
本发明的另一些实施例提供了一种集成芯片结构，该集成芯片结构包括：一个或多个下部互连件，设置在位于衬底上方的下部层间介电(ILD)结构内；等离子体诱导损伤(PID)缓解层，设置在所述下部层间介电结构上方，其中，所述等离子体诱导损伤缓解层包括金属氮化物，所述金属氮化物具有大于1的金属与氮的比率；以及第一上部互连件，设置在位于所述等离子体诱导损伤缓解层上方的上部层间介电结构内，所述第一上部互连件延伸穿过所述上部层间介电结构和所述等离子体诱导损伤缓解层以接触所述一个或多个下部互连件。
本发明的又一些实施例提供了一种形成集成芯片结构的方法，该方法包括：在位于衬底上方的下部层间介电(ILD)结构内形成一个或多个下部互连件；在所述下部层间介电结构上方形成等离子体诱导损伤(PID)缓解层，其中，所述等离子体诱导损伤缓解层包括在第一压力下形成的金属氮化物；在所述等离子体诱导损伤缓解层上方形成金属氮化物层，其中，所述金属氮化物层在小于所述第一压力的第二压力下形成；图案化所述等离子体诱导损伤缓解层和所述金属氮化物层以形成上部互连开口；以及在所述上部互连开口内和所述金属氮化物层上方形成导电材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。需要注意的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了包括被配置为降低等离子体诱导损伤的等离子体诱导损伤(PID)缓解层的集成芯片结构的一些实施例的截面图。
图2示出了包括PID缓解层的集成芯片结构的一些附加实施例的截面图。
图3示出了包括多个PID缓解层的集成芯片结构的一些附加实施例的截面图。
图4示出了包括PID缓解层的集成芯片结构的一些附加实施例的截面图。
图5A至图5B示出了包括PID缓解层的集成芯片结构的一些附加实施例的截面图。
图6示出了包括具有多个子层的PID缓解层的集成芯片结构的一些附加实施例的截面图。
图7示出了包括PID缓解层的集成芯片结构的一些附加实施例的截面图。
图8示出了包括具有PID缓解层的MIM结构的集成芯片结构的一些附加实施例的截面图。
图9示出了包括多个PID缓解层的集成芯片结构的一些附加实施例的截面图。
图10A至图10B示出了显示具有所公开的PID缓解层的集成芯片结构上的晶体管器件的示例性栅极漏电流的曲线图。
图11至图20示出了形成包括PID缓解层的集成芯片结构的方法的一些实施例。
图21至图28示出了形成包括PID缓解层的集成芯片结构的方法的一些附加实施例。
图29至图34示出了形成包括PID缓解层的集成芯片结构的方法的一些附加实施例。
图35至图42示出了形成包括具有多个子层的PID缓解层的集成芯片结构的方法的一些附加实施例。
图43至图49示出了形成包括具有PID缓解层的MIM结构的集成芯片结构的方法的一些附加实施例。
图50示出了包括PID缓解层的集成芯片结构的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
半导体行业通过根据摩尔定律缩小集成芯片(IC)组件的最小部件尺寸来不断提高集成芯片的性能。随着最小部件尺寸的减小，后段制程(BEOL)上的导电互连件的尺寸和导电互连件之间的间隔也减小了。较小的导电互连件和导电互连件之间的间隔增加了互连件的密度，从而提高了相应集成芯片的性能。
现代集成芯片内的高密度互连件部分地通过等离子体工艺(例如，等离子体蚀刻和沉积工艺)实现。例如，等离子体蚀刻工艺允许在镶嵌工艺中使用的沟槽和/或通孔洞形成为具有比非等离子体工艺更高的纵横比。类似地，等离子体沉积工艺提供了优于非等离子体工艺的改进的间隙填充。然而，当等离子体工艺用于形成互连结构时，来自等离子体的电荷可能会通过导电互连件流到下面的半导体器件。该电荷会压迫和/或损坏下面的半导体器件中的栅极电介质，从而削弱栅极电介质的质量并导致高的栅极漏电流、器件故障和/或其他可靠性问题。对于核心NMOS/PMOS器件，其可能具有小于5％的漏电流故障率，这种压迫和损坏会使器件难以通过可靠性鉴定。
本发明涉及形成互连结构的方法，该互连结构具有被配置为降低等离子体诱导损伤的等离子体诱导损伤(PID)缓解层。在一些实施例中，该方法在形成于衬底上方的下部层间介电(ILD)结构内形成下部互连件。使用在相对较高压下执行的等离子体沉积工艺来在下部互连件和下部ILD结构上方形成等离子体诱导损伤(PID)缓解层。该相对较高的压力增加了等离子体内的带电粒子之间的碰撞，从而降低了等离子体内的带电粒子的能量并减轻了在形成PID缓解层期间引起的等离子体诱导损伤。PID缓解层能够在随后形成上面的层(例如，上面的金属氮化物层、上部互连件等)期间防止等离子体损坏，从而减轻对集成芯片结构的等离子体诱导损伤。
图1示出了集成芯片结构100的一些实施例的截面图，该集成芯片结构100包括被配置为减少等离子体诱导损伤的等离子体诱导损伤(PID)缓解层。
集成芯片结构100包括设置在衬底102上方的下部层间介电(ILD)结构104L。在一些实施例中，下部ILD结构104L包括彼此堆叠的一个或多个下部ILD层。下部ILD结构104L围绕一个或多个下部互连件106。在一些实施例中，一个或多个下部互连件106可以包括第一下部互连件108、第二下部互连件110和第三下部互连件112。在一些实施例中，第一下部互连件108可以包括导电接触件或中段制程(MEOL)互连件或者第一下部互连件108可以是导电接触件或中段制程(MEOL)互连件，第二下部互连件110可以包括互连线或者第二下部互连件110可以是互连线，并且第三下部互连件112可以包括互连通孔或者第三下部互连件112可以是互连通孔。
在一些实施例中，一个或多个下部互连件106耦合至设置在衬底102上和/或衬底102内的半导体器件114。在一些实施例中，半导体器件114可以包括晶体管器件(例如，平面场效应晶体管(FET)、FinFET、全环栅(GAA)器件、纳米片器件等)。在其他实施例中，半导体器件114可以包括存储器件(例如，铁电场效应晶体管(FeFET)、纳米粒子有机存储FET(NOMFET)等)。
等离子体诱导损伤(PID)缓解层116布置在下部ILD结构104L上方。在一些实施例中，PID缓解层116包括导电材料和/或金属。在一些实施例中，PID缓解层116可以包括金属氮化物，例如氮化钛、氮化钽等。在一些实施例中，PID缓解层116可以包括金属氮化物，该金属氮化物具有大于1的金属与氮的比率，即在约1至约1.5之间，即在约1至约1.1之间，或其他类似值。
在一些实施例中，金属氮化物层118设置在PID缓解层116上方。一个或多个上部互连件119设置在上部ILD结构104U内，该上部ILD结构104U设置在金属氮化物层118上方。一个或多个上部互连件119可以包括布置在一个或多个下部互连件106上的第一上部互连件120和设置在第一上部互连件120上的第二上部互连件122。在一些实施例中，第一上部互连件120从PID缓解层116和/或金属氮化物层118的侧壁之间延伸到PID缓解层116之上。
在一些实施例中，PID缓解层116可以通过在相对较高(例如，大于或等于约15毫托)的第一压力下执行的第一等离子体沉积工艺形成。该相对较高的第一压力增加了第一等离子体沉积工艺的第一等离子体内的离子碰撞，从而降低了离子的能量并减轻了在形成PID缓解层116期间引起的等离子体诱导损伤。第一压力还使PID缓解层116具有多孔结构，该多孔结构赋予PID缓解层116第一密度。在一些实施例中，多孔结构包括多个柱状结构。
在一些实施例中，可以使用在小于第一压力的第二压力下执行的第二等离子体沉积工艺来形成金属氮化物层118。第二压力使金属氮化物层118具有比PID缓解层116低的粗糙度并且具有大于第一密度的第二密度。金属氮化物层118的较低粗糙度改进了上面的层的平面度，从而改进了上面的层的工艺窗口。
PID缓解层116被配置为防止第二等离子体沉积工艺的第二等离子体内的带电粒子(例如，离子)在一个或多个下部互连件106内流动。例如，在一些实施例中，PID缓解层116可以包括具有比一个或多个下部互连件106更低的电阻的导电层。因为PID缓解层116具有比一个或多个下部互连件106更低的电阻，所以第二等离子体内的带电粒子将流过PID缓解层116而不是通过一个或多个下部互连件106。通过防止第二等离子体内的带电粒子在一个或多个下部互连件106内流动，PID缓解层116降低了对半导体器件114的等离子体诱导损坏。
图2示出了包括PID缓解层的集成芯片结构200的一些附加实施例的截面图。
集成芯片结构200包括设置在衬底102上方的下部ILD结构104L。下部ILD结构104L包括彼此堆叠的多个下部介电层104a-104b。在一些实施例中，多个下部介电层104a-104b可以包括二氧化硅、SiCOH、硼磷酸盐硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、未掺杂的硅酸盐玻璃(USG)等中的一种或多种。在一些实施例中，下部ILD结构104L还可以包括设置在衬底102上的接触蚀刻停止层(CESL)202。在一些实施例中，CESL 202可以包括氮化物(例如，氮化硅、氮氧化硅等)、碳化物(例如，碳化硅、碳氧化硅等)等中的一种或多种。
下部ILD结构104L围绕一个或多个下部互连件106。在一些实施例中，一个或多个下部互连件106可以包括第一下部互连件108、第二下部互连件110和第三下部互连件112。在一些实施例中，一个或多个下部互连件106可以包括导电材料，例如钨、铜、钌、钽、钛等。在一些实施例中，一个或多个下部互连件106中的一个或多个可以包括围绕导电芯的阻挡层。例如，第三下部互连件112可以包括围绕导电芯112c的阻挡层112b。在一些实施例中，阻挡层112b可以包括金属氮化物(例如，氮化钛、氮化钽等)，而导电芯112c可以包括金属(例如，铜、钨、铝等)。
在一些实施例中，一个或多个下部互连件106耦合至设置在衬底102上和/或衬底102内的半导体器件114。在一些实施例中，半导体器件114可以包括横向地设置在源极/漏极区域206之间的栅电极204。在各个实施例中，源极/漏极区域206可以包括源极或漏极，单独地或共同地取决于上下文。栅电极204可以通过栅极电介质208与衬底102垂直分隔开。在各个实施例中，栅电极204可以包括多晶硅、金属等。在一些实施例中，栅极电介质208可以包括氧化物(例如，氧化硅)、高k介电材料(例如，氧化铪)等。
PID缓解层116设置在下部ILD结构104L上方并且金属氮化物层118布置在PID缓解层116上方。在一些实施例中，PID缓解层116具有在PID缓解层116的最外侧壁之间延伸的基本平滑的上表面。在一些实施例中，金属氮化物层118具有在金属氮化物层118的最外侧壁之间延伸的基本平滑的上表面。在一些实施例中，PID缓解层116可以具有第一氮含量(例如，在约40％至约50％之间的范围内)并且金属氮化物层118可以具有高于第一氮含量的第二氮含量。在一些实施例中，金属氮化物层118可以具有比PID缓解层116低的介电常数。
在一些实施例中，PID缓解层116可以具有第一厚度210并且金属氮化物层118可以具有第二厚度212。在一些实施例中，第一厚度210与第二厚度212的比率可以在约3/25至约9/15之间的范围内。在一些实施例中，第一厚度210可以在约25埃至约/>之间的范围内、在约/>至约/>之间的范围内、大于约/>或其他类似值的范围内。小于约或/>的厚度可能不足以防止等离子体诱导损伤。在一些实施例中，第二厚度212可以在约/>至约/>之间的范围内、在约/>至约/>之间的范围内或其他类似值的范围内。
第一上部互连件120从PID缓解层116的侧壁之间延伸到PID缓解层116的顶部上方。在一些实施例中，PID缓解层116布置在第一上部互连件120的外围区域的正下方而不是在第一上部互连件120的中心区域正下方，以使得PID缓解层116完全横向地位于第一上部互连件120的中心区域外部。第二上部互连件122布置在第一上部互连件120上。在一些实施例中，第二上部互连件122可以包括导电芯122c和阻挡层122b。在一些实施例(未示出)中，第一上部互连件120还可以包括沿着位于PID缓解层116上方的第一上部互连件120的侧壁延伸的阻挡层。
上部ILD结构104U横向地围绕第一上部互连件120和第二上部互连件122。上部ILD结构104U包括一个或多个上部ILD层。在一些实施例中，一个或多个上部ILD层可以包括二氧化硅、SiCOH、BSG、PSG、BPSG、FSG、USG等中的一种或多种。在一些实施例中，第一上部互连件120具有布置在直接位于上部ILD结构104U的下表面与PID缓解层116和/或金属氮化物层118的顶表面之间的上表面。
图3示出了包括多个PID缓解层的集成芯片结构300的一些附加实施例的截面图。
集成芯片结构300包括设置在衬底102上和/或衬底102内的半导体器件114。在一些实施例中，半导体器件114可以包括场效应晶体管(FET)。在一些实施例中，半导体器件114可以包括铁电场效应晶体管(FeFET)器件。在这样的实施例中，半导体器件114包括设置在源极/漏极区域206之间的栅电极204。栅电极204通过栅极电介质208与衬底102分隔开。栅电极204通过铁电层302进一步与栅极电介质208分隔开。在一些实施例中，铁电层302可以沿着栅电极204的侧壁和下表面延伸。在各个实施例中，铁电层302可以是氧化铪、氧化铪锆(例如，HfxZr1-xOy、Hf0.5Zr0.5O2等)、掺杂有钪的氮化铝、掺杂有一种或多种掺杂剂(例如铝、硅、镧、钪、钙、钡、钆、钇、另一种合适的掺杂剂或前述掺杂剂的任意组合)的氧化铪锆、氧化铍、氧化锌、氧化钙、氧化锶、氧化硼、二氧化锆等，或者铁电层302可以包括氧化铪、氧化铪锆(例如，HfxZr1-xOy、Hf0.5Zr0.5O2等)、掺杂有钪的氮化铝、掺杂有一种或多种掺杂剂(例如铝、硅、镧、钪、钙、钡、钆、钇、另一种合适的掺杂剂或前述掺杂剂的任意组合)的氧化铪锆、氧化铍、氧化锌、氧化钙、氧化锶、氧化硼、二氧化锆等。在一些实施例中，侧壁间隔件304可以沿着铁电层302的相对侧布置。
多个下部互连件106布置在包括多个堆叠的下部ILD层104a-104c的下部ILD结构104L内。多个下部互连件106耦合至半导体器件114。PID缓解层116布置在下部ILD结构104L上方并且金属氮化物层118布置在PID缓解层116上方。第一上部互连件120延伸穿过PID缓解层116和金属氮化物层118至位于金属氮化物层118上方。第二上部互连件122布置在第一上部互连件120上。上部ILD结构104U布置在第一上部互连件120和第二上部互连件122周围。
在一些实施例中，PID缓解层116和金属氮化物层118可以包括通过上部ILD结构104U彼此横向分隔开的多个离散段。通过将PID缓解层116和金属氮化物层118的离散段彼此分隔开，多个上部互连件119彼此电隔离。在一些实施例中，PID缓解层116和金属氮化物层118可以包括完全限制在第一上部互连件120之下的段。在一些实施例中，PID缓解层116和金属氮化物层118可以包括横向地延伸超过第一上部互连件120的最外侧壁的段。在一些实施例中，PID缓解层116和金属氮化物层118可以包括在多个上部互连件119中的两个相邻上部互连件之间连续延伸的段。在这样的实施例中，多个上部互连件119中的该两个相邻的上部互连件电耦接在一起。
附加PID缓解层306布置在上部ILD结构104U上方，并且附加金属氮化物层308布置在附加PID缓解层306上方。第三上部互连件310延伸穿过附加PID缓解层306和附加金属氮化物层308至位于附加金属氮化物层308上方。附加上部ILD结构104UA布置在第三上部互连件310周围。
图4示出了包括PID缓解层的集成芯片结构400的一些附加实施例的截面图。
集成芯片结构400包括设置在衬底102上方的下部ILD结构104L。下部ILD结构104L围绕一个或多个下部互连件106，该一个或多个下部互连件106耦接至设置在衬底102上或衬底102内的半导体器件114(例如，场效应晶体管)。介电层402布置在下部ILD结构104L上方。介电层402可以包括氧化物(例如氧化硅)、氮化物(例如氮化硅、氮氧化硅等)、碳化物(例如碳化硅、碳氧化硅等)等。
介电层402具有厚度404。在一些实施例中，厚度404与PID缓解层116的厚度的比率在约1/2至约7之间的范围内。在一些实施例中，介电层402可以具有厚度404，该厚度404在约50埃至约/>之间的范围内、在约100/>至约/>之间的范围内、或其他类似值的范围内。PID缓解层116布置在介电层402上方并且金属氮化物层118设置在PID缓解层116上方
可以使用具有相对较低功率的等离子体沉积工艺来形成介电层402。例如，在一些实施例中，可以以小于或等于用于形成PID缓解层116的功率的功率来形成介电层402。该等离子体沉积工艺的低功率允许形成介电层402而不会对半导体器件114引起等离子体诱导损伤。
一个或多个上部互连件119设置在上部ILD结构104U内，该上部ILD结构104U设置在金属氮化物层118上方。一个或多个上部互连件119包括第一上部互连件120和第二上部互连件122。第一上部互连件120延伸穿过介电层402、PID缓解层116和金属氮化物层118以接触一个或多个下部互连件106。在一些实施例中，介电层402可以被配置为作为在形成第一上部互连件120期间使用的蚀刻停止层。
图5A示出了包括PID缓解层的集成芯片结构500的一些附加实施例的截面图。
集成芯片结构500包括设置在衬底102上方的下部ILD结构104L。下部ILD结构104L围绕一个或多个下部互连件106，该一个或多个下部互连件106耦接至设置在衬底102上或衬底102内的半导体器件114。
PID缓解层116布置在下部ILD结构104L上方。第一上部互连件120延伸穿过PID缓解层116。在一些实施例中，第一上部互连件120可以从接触一个或多个下部互连件106的下表面延伸至直接位于PID缓解层116的侧壁之间，以及延伸至直接位于PID缓解层116上方。在一些实施例中，第一上部互连件120接触PID缓解层116的侧壁和上表面。在一些实施例中，PID缓解层116可以具有厚度502，该厚度502在约至约/>之间的范围内、在约/>至约/>之间的范围内、或其他类似值的范围内。
使第一上部互连件120接触PID缓解层116的上表面和侧壁允许使用相对简单的制造工艺(例如，排除进一步的沉积工艺来形成金属氮化物层)形成集成芯片结构500，相对于例如图1中所示的结构，该相对简单的制造工艺可以降低制造成本。然而，因为PID缓解层116是通过在高压下执行的等离子体沉积工艺形成的，所以PID缓解层116将降低对半导体器件114的等离子体诱导损伤。
图5B示出了包括PID缓解层的集成芯片结构504的一些附加实施例的截面图。
集成芯片结构504包括设置在PID缓解层116和下部ILD结构104L之间的介电层402。第一上部互连件120延伸穿过PID缓解层116和介电层402。
图6示出了包括PID缓解层的集成芯片结构600的一些附加实施例的截面图。
集成芯片结构600包括设置在衬底102上方的下部ILD结构104L。下部ILD结构104L围绕一个或多个下部互连件106，该一个或多个下部互连件106耦接至设置在衬底102上或衬底102内的半导体器件114。
PID缓解层116布置在下部ILD结构104L上方。在一些实施例中，PID缓解层116的下表面可以具有第一浓度的氮，而PID缓解层116的上表面可以具有不同于(例如，大于)第一浓度的第二浓度的氮。在一些实施例中，PID缓解层116可以具有从下表面到上表面连续增加的梯度浓度。在其他实施例中，PID缓解层116可以包括分别具有不同氮浓度的多个不同PID缓解子层116a-116b。在这样的实施例中，PID缓解层116的总浓度可以在不同PID缓解子层116a-116b的不同氮浓度之间以步进式的方式增加。
在一些实施例中，多个不同的PID缓解子层116a-116b可以包括第一PID缓解子层116a和第二PID缓解子层116b。第一PID缓解子层116a具有第一氮浓度并且第二PID缓解子层116b具有大于第一氮浓度的第二氮浓度。例如，第一氮浓度可以在约40％至约45％之间的范围内，而第二氮浓度可以在约45％至约50％之间的范围内。
在一些实施例中，金属氮化物层118布置在PID缓解层116上方。在一些实施例中，金属氮化物层118可以具有比PID缓解层116的最大氮浓度更高的氮浓度。第一上部互连件120布置在金属氮化物层118上并且从金属氮化物层118上方延伸到一个或多个下部互连件106。
图7示出了包括PID缓解层的集成芯片结构700的一些附加实施例的截面图。
集成芯片结构700包括设置在衬底102上方的下部ILD结构104L。下部ILD结构104L围绕一个或多个下部互连件106，该一个或多个下部互连件106耦接至设置在衬底102上或衬底102内的半导体器件114。一个或多个下部互连件106包括第一下部互连件108、第二下部互连件110和第三下部互连件112。在一些实施例中，下部蚀刻停止层702可以沿着第二下部互连件110的顶部布置。第三下部互连件112可以延伸穿过下部蚀刻停止层702以接触第二下部互连件110。在一些实施例中，下部蚀刻停止层702可以包括氮化物(例如，氮化硅、氮氧化硅等)、碳化物(例如，碳化硅、碳氧化硅等)等中的一种或多种。
介电层402布置在下部ILD结构104L上方，PID缓解层116布置在介电层402上方，并且金属氮化物层118布置在PID缓解层116上方。第一上部互连件120延伸穿过介电层402、PID缓解层116和金属氮化物层118以接触一个或多个下部互连件106。第二上部互连件122布置在第一上部互连件120上。在一些实施例中，上部蚀刻停止层704可以沿着第一上部互连件120的上表面布置。第二上部互连件122延伸穿过上部蚀刻停止层704以接触第一上部互连件120。在一些实施例中，上部蚀刻停止层704可以包括氮化物(例如，氮化硅、氮氧化硅等)、碳化物(例如，碳化硅、碳氧化硅等)等中的一种或多种。
在一些实施例中，第一上部互连件120可以具有布置在PID缓解层116的侧壁之间的下侧壁和设置在PID缓解层116上方的上侧壁。在一些实施例中，该下侧壁相对于平行于衬底102顶部的水平线成第一角度α。下侧壁的第一角度α使第一上部互连件120的下部部分具有随着距衬底102的距离增加而增加的宽度。在一些实施例中，上侧壁相对于金属氮化物层118的顶表面成第二角度β。上侧壁的第二角度β使第一上部互连件120的上部部分具有随着距衬底102的距离增加而减小的宽度。在一些实施例中，第二上部互连件122可以具有相对于第一上部互连件122的上表面成第三角度γ的侧壁。该侧壁的第三角度γ使第二上部互连件122具有随着距衬底102的距离减小而减小的宽度。
在一些实施例中，第一上部互连件120可以直接位于介电层402的侧壁、PID缓解层116的侧壁和金属氮化物层118的侧壁之间具有不同的宽度。例如，第一上部互连件120可以具有直接位于介电层402的侧壁之间的第一宽度706、直接位于PID缓解层116的侧壁之间的第二宽度708、以及直接位于金属氮化物层118的侧壁之间的第三宽度710。
应当理解，虽然图1至图7中所示公开的PID缓解层降低了带电粒子通过一个或多个下部互连件的暴露表面的流动，但等离子体诱导损伤也可能发生在具有覆盖一个或多个下部互连件的介电层(例如，蚀刻停止层)的集成芯片结构中。例如，在位于下部互连件上方的介电层上形成金属可以形成电容耦接至一个或多个下部互连件的MIM(金属-绝缘体-金属)结构(例如，具有导致带电粒子在一个或多个下部互连件内形成的电容)。电容耦接会对下面的半导体器件的栅极电介质施加压力，从而致使等离子体诱导损伤。随着介电层之上和/或之下的金属尺寸增加(由于电容与导电结构的尺寸成正比)，这样的MIM结构中等离子体诱导损伤程度可能会增加。
在一些实施例中，所公开的PID缓解层也可以用在MIM结构中以防止下面的半导体器件中的等离子体诱导损伤。例如，图8示出了集成芯片结构800的一些附加实施例的截面图，该集成芯片结构800包括被配置为降低对MIM结构的等离子体诱导损伤的PID缓解层。
集成芯片结构800包括设置在衬底102上方的下部ILD结构104L。下部ILD结构104L围绕一个或多个下部互连件106，该一个或多个下部互连件106耦接至设置在衬底102上或衬底102内的半导体器件114。PID缓解层116布置在下部ILD结构104L上方。在一些实施例中，介电层402可以布置在PID缓解层116和下部ILD结构104L之间。在一些实施例中，金属氮化物层118可以布置在PID缓解层116上方。如在截面图中所观察的，第一上部互连件120完全布置在PID缓解层116的顶部和/或金属氮化物层118的顶部上方。第二上部互连件122可以布置在第一上部互连件120上。
第一上部互连件120通过介电层402、PID缓解层116和/或金属氮化物层118与一个或多个下部互连件106分隔开。在没有PID缓解层116的情况下，用于形成第一上部互连件120的等离子体沉积工艺可能电容耦接至一个或多个下部互连件106，从而导致对半导体器件114的等离子体诱导损伤。然而，PID缓解层116减轻了一个或多个下部互连件106和第一上部互连件120之间的电容耦接，从而减轻了对半导体器件114的等离子体诱导损伤。
应当理解，图1至图8中所示的不同PID缓解膜方案可以集成在相同的集成芯片结构内。集成不同的PID缓解膜方案允许设计、成本和/或可靠性的灵活性。例如，在一些实施例中，下部互连件可以利用金属氮化物层以改进平面度，而上面的互连件可以不利用金属氮化物层以改进成本和产量(例如，因为在较高的互连件处工艺公差可以不那么严格)。
图9示出了包括多个PID缓解层的集成芯片结构的一些附加实施例的截面图。
集成芯片结构900包括布置在下部ILD结构104L上方的PID缓解层116，该下部ILD结构104L围绕一个或多个下部互连件106，该一个或多个下部互连件106与设置在衬底102上和/或衬底102内的半导体器件114耦接。金属氮化物层118布置在PID缓解层116上。第一上部互连件120延伸穿过PID缓解层116和金属氮化物层118至位于金属氮化物层118上方。第二上部互连件122布置在第一上部互连件120上。上部ILD结构104U布置在第一上部互连件120和第二上部互连件122周围。
介电层402布置在上部ILD结构104U上方，附加PID缓解层306布置在介电层402上方，并且附加金属氮化物层308布置在附加PID缓解层306上方。第三上部互连件310延伸穿过介电层402、附加PID缓解层306和附加金属氮化物层308至位于附加金属氮化物层308上方。附加上部ILD结构104UA布置在第三上部互连件310周围。在一些实施例中，PID缓解层116和附加PID缓解层306可以包括相同的材料(例如，相同的金属氮化物)。在其他实施例中，PID缓解层116和附加PID缓解层306可以包括不同的材料(例如，不同的金属氮化物)。
图10A至图10B示出了曲线图1000和1006，曲线图1000和1006示出了半导体主体上的晶体管器件的示例性栅极漏电流的一些实施例。
金属互连布线在FEOL器件(例如，晶体管器件)上方构建天线结构。天线结构允许电荷通过互连件并流向FEOL器件，从而将不需要的栅极电压施加到FEOL器件的栅电极。该不需要的栅极电压会削弱栅极电介质的质量，从而由于PID效应导致高栅极漏电流。图10A示出了曲线图1000，曲线图1000示出了半导体主体(例如，管芯、晶圆等)上的NMOS器件的示例性栅极漏电流的一些实施例。
在曲线图1000中，x轴示出了栅极漏电流值。y轴示出了具有不同栅极漏电流的器件的百分比。不具有所公开的PID缓解层的集成芯片结构的晶体管器件的栅极漏电流1002对于半导体主体上的大多数器件来说是基本上恒定的。然而，对于一些晶体管器件(例如，对于半导体主体上约3％至约10％的晶体管器件，对于约3％至约5％的晶体管器件，对于约3％的晶体管器件，或其他类似值)，栅极漏电流1002增加。相比之下，，具有所公开的PID缓解层的集成芯片结构的器件的栅极漏电流1004对于半导体主体上的基本上所有晶体管器件(例如，对于半导体主体上的小于约1％的晶体管器件)来说是基本上恒定的。因此，所公开的PID缓解层减小了半导体主体上方的NMOS器件的栅极漏电流(例如，对于约3％至约10％的晶体管器件，对于约3％至约5％的晶体管器件，对于约3％晶体管器件，或其他类似值)。
图10B示出了曲线图1006，曲线图1006示出了半导体主体上的PMOS器件的示例性栅极漏电流的一些实施例。
在曲线图1006中，x轴示出了栅极漏电流值。y轴示出了具有不同栅极漏电流的器件的百分比。不具有所公开的PID缓解层的集成芯片结构的器件的栅极漏电流1008对于一些晶体管器件来说增加了(例如，对于半导体主体上的约40％至约50％的晶体管器件，对于约45％至约50％晶体管器件，对于约47％的晶体管器件，或其他类似值)。相比之下，具有所公开的PID缓解层的集成芯片结构的器件的栅极漏电流1010对于半导体主体上的基本上所有器件来说是基本上恒定的(例如，对于半导体主体上小于约2％的晶体管器件，对于小于约1％的晶体管器件或其他类似值)。因此，所公开的PID缓解层减小了半导体主体上的PMOS器件的栅极漏电流(例如，对于半导体主体上的大约40％至约50％的晶体管器件，对于约45％至约50％的晶体管器件，对于约47％的晶体管器件或其他类似值)。
图11至图20示出了形成包括所公开的PID缓解层的集成芯片结构的方法的一些实施例的截面图1100至截面图2000。尽管关于方法描述了图11至图20、图21至图28、图29至图34、图35至图42和图43至图50，但是应当理解，方法中所公开的结构不限于这些方法，而是相反可以作为独立于该方法的结构独立存在。
如图11的截面图1100所示，提供了衬底102。在各个实施例中，衬底102可以是例如半导体晶圆和/或晶圆上的一个或多个管芯的任何类型的半导体主体(例如，硅、SiGe、SOI等)、以及与其相关的任何其他类型的半导体和/或外延层。在一些实施例中，一个或多个半导体器件114形成在衬底102上和/或衬底102内。在一些实施例中，形成一个或多个半导体器件114包括在衬底102上方形成栅极介电膜、在栅极介电膜上方形成栅电极膜、以及根据蚀刻工艺选择性地图案化栅极介电膜和栅电极膜以形成由栅极电介质208与衬底102分隔开的栅电极204。随后可以将源极/漏极区域206注入到栅电极204的相对侧上的衬底102中。
在衬底102上方形成第一下部互连件108。在一些实施例中，可以使用镶嵌工艺(例如，单镶嵌工艺或双镶嵌工艺)形成第一下部互连件108。通过在衬底102上方形成第一下部ILD层104a，蚀刻第一下部ILD层104a以形成孔和/或沟槽，以及用导电材料填充孔和/或沟槽来执行镶嵌工艺。在一些实施例中，可以通过沉积工艺(例如，物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、等离子体增强CVD(PE-CVD)工艺等)来沉积第一下部ILD层104a，并且可以使用沉积工艺和/或镀工艺(例如，电镀、化学镀等)来形成导电材料。在各个实施例中，第一下部互连件108可以包括钨、铜或铝铜等。
第二下部互连件110形成在第一下部互连件108上方。在一些实施例中，可以通过在衬底102上方沉积导电材料并通过随后蚀刻导电材料以形成第二下部互连件110来形成第二下部互连件110。在其他实施例(未示出)中，第二下部互连件110可以通过镶嵌工艺的方式形成。
如图12的截面图1200所示，在第二下部互连件110上和/或上方形成第二下部ILD层104b以形成下部ILD结构104L。在一些实施例中，第二下部ILD层104b可以从第二下部互连件110周围延伸到第二下部互连件110上方。可以通过沉积工艺(例如，PVD工艺、CVD工艺、PE-CVD工艺、ALD工艺等)来形成第二下部ILD层104b。
随后图案化下部ILD结构104L以形成暴露第二下部互连件110的上表面的下部互连开口1202。在一些实施例中，可以通过根据第一掩模1206将下部ILD结构104L选择性地暴露于第一蚀刻剂1204来图案化下部ILD结构104L。
如图13的截面图1300所示，第一扩散阻挡层1302形成在下部ILD结构104L上方和下部互连开口1202内。可以通过沉积工艺(例如，PVD工艺、CVD工艺、PE-CVD工艺、ALD工艺等)来形成第一扩散阻挡层1302。第一导电材料1304形成在第一扩散阻挡层1302上和下部互连开口1202内。可以通过沉积工艺(例如，PVD工艺、CVD工艺、PE-CVD工艺等)和/或通过镀工艺(例如，电镀、化学镀等)来形成第一导电材料1304。
如图14的截面图1400所示，执行平坦化工艺(沿着线1402)以从下部ILD结构104L上方去除第一导电材料(例如图13的1304)和第一扩散阻挡层(例如，图13的1302)的部分。通过去除第一导电材料和第一扩散阻挡层的部分，平坦化工艺形成包括阻挡层112b和导电芯112c的第三下部互连件112。在一些实施例中，平坦化工艺可以包括化学机械平坦化(CMP)工艺、湿蚀刻工艺、干蚀刻工艺、机械研磨工艺等。
如图15A的截面图1500所示，PID缓解层116形成在下部ILD结构104L上。PID缓解层116包括金属膜。在一些实施例中，PID缓解层116可以包括金属氮化物，例如氮化钛、氮化钽等。在一些实施例中，可以通过在第一压力下执行的第一等离子体沉积工艺(例如，等离子体增强PVD工艺、等离子体增强CVD工艺、等离子体溅射工艺等)来形成PID缓解层116。在这样的实施例中，第一压力增加了等离子体1502的带电粒子1504之间的碰撞次数。该碰撞降低了带电粒子1504的能量，从而降低了带电粒子1504对一个或多个下部互连件106的充电效应，并降低了对半导体器件114的等离子体诱导损伤。第一压力还赋予PID缓解层116第一氮含量。
在一些实施例中，可以在大于约20毫托、大于约15毫托等的溅射气体压力下(例如，在氩溅射气体压力下)来形成PID缓解层116。在一些实施例中，可以在约100秒至约750秒之间、约200秒至约700秒之间或其他类似值之间的时间段形成PID缓解层116。在这样的时间段内形成PID缓解层116生成的PID缓解层116具有大于1的金属与氮的比率，即在约1至约1.1之间，即等于约1.1，或其他类似值。
例如，图15B示出了曲线图1506，曲线图1506示出了作为沉积时间的函数的PID缓解层的示例性含量。如曲线图1506所示，在一些实施例中，PID缓解层116可以包括如线1508所示的金属值(例如，钛值)和如线1510所示的氮值。在一些附加实施例中，PID缓解层116可以还包括氧(如线1512所示)和/或硅(如线1514所示)。在一些实施例中，框1516示出了可以形成PID缓解层116的范围。在一些实施例中，在框1516内，由线1508所示的金属值可以具有在约45％至约50％之间的值。在一些实施例中，在框1516内，由线1510所示的氮值可以在约45％至约50％之间。
在一些实施例中，第一压力使PID缓解层116形成为具有低密度的多孔结构。在一些实施例中，第一压力可以使PID缓解层116形成为纤维状和/或柱状结构。例如，图15C示出了在第一压力下形成的PID缓解层116的一些实施例的截面图1518。如截面图1518所示，PID缓解层116包括彼此横向相邻的多个柱状结构1520。多个柱状结构1520是彼此分隔开并且彼此不同的，以便赋予PID缓解层116多孔结构。在一些实施例中，多个柱状结构1520也具有不同的高度，从而赋予PID缓解层116的顶部第一粗糙度。
如图16的截面图1600所示，金属氮化物层118形成在PID缓解层116上方。可以使用第二等离子体沉积工艺来形成金属氮化物层118。第二等离子体沉积工艺利用具有带电粒子1604的等离子体1602在PID缓解层116上形成金属氮化物层118。PID缓解层116防止来自等离子体1602的带电粒子1604转移到一个或多个下部互连件106。在一些实施例中，PID缓解层116可以包括具有比一个或多个下部互连件106更低电阻的导电层(例如，导电金属氮化物层)。因为PID缓解层116具有比一个或多个下部互连件106更低的电阻，等离子体1602内的带电粒子1604将流过PID缓解层116而不流过一个或多个下部互连件106，从而减轻等离子体诱导损伤。
在一些实施例中，可以在小于第一压力的第二压力下执行第二等离子体沉积工艺。例如，可以在小于或等于约7毫托、小于或等于约5毫托等的溅射气体压力下来形成金属氮化物层118。在第二压力下形成的金属氮化物层118使金属氮化物层118具有小于第一粗糙度的第二粗糙度的上表面，从而赋予金属氮化物层118的上表面具有比PID缓解层116的上表面更大的光滑度。在一些实施例中，第二压力还使金属氮化物层118形成为具有高于PID缓解层116的第一氮浓度的第二氮浓度。在一些实施例中，金属氮化物层118也可以形成为具有比PID缓解层116更高的密度。
如图17的截面图1700所示，根据第二图案化工艺图案化金属氮化物层118和PID缓解层116以形成第一上部互连开口1702。第一上部互连开口1702延伸穿过金属氮化物层118和PID缓解层116以暴露第三下部互连件112的上表面。在一些实施例中，可以通过根据第二掩模1706将金属氮化物层118和PID缓解层116选择性地暴露于第二蚀刻剂1704来图案化金属氮化物层118和PID缓解层116。在一些实施例中，可以以相对低的功率(例如，小于或等于100W)来执行第二图案化工艺，以便避免等离子体诱导损伤。
如图18的截面图1800所示，在金属氮化物层118上和第一上部互连开口1702内形成第二导电材料1802。在各个实施例中，第二导电材料1802可以包括铝、钌、钨、铜等。可以通过沉积工艺(例如，PVD工艺、CVD工艺、PE-CVD工艺等)和/或通过镀工艺(例如，电镀、化学镀等)来形成第二导电材料1802。在一些实施例中，可以以相对较低的功率(例如，小于或等于100W)来形成第二导电材料1802，以便避免等离子体诱导损伤。
如图19的截面图1900所示，根据第三图案化工艺图案化第二导电材料(例如，图18的1802)以形成第一上部互连件120。第一上部互连件120接触第三下部互连件112。在一些实施例中，可以根据第三图案化工艺图案化第二导电材料，该第三图案化工艺根据第三掩模1904将第二导电材料选择性地暴露于第三蚀刻剂1902。在一些实施例中，可以以相对较低的功率(例如，小于或等于100W)来执行第三图案化工艺，以便避免等离子体诱导损伤。
如图20的截面图2000所示，上部ILD结构104U形成在第一上部互连件120上方并横向围绕第一上部互连件120。上部ILD结构104U可以包括一个或多个上部ILD层。在一些实施例中，可以通过一个或多个沉积工艺(例如，PVD工艺、CVD工艺、PE-CVD工艺等)来形成上部ILD结构104U。上部ILD结构104U可以包括二氧化硅、SiCOH、BSG、PSG、BPSG、FSG、USG等中的一种或多种。
第二上部互连件122形成在上部ILD结构104U内。第二上部互连件122延伸穿过上部ILD结构104U以接触第一上部互连件120。在一些实施例中，可以使用镶嵌工艺(例如，单镶嵌工艺或双镶嵌工艺)来形成第二上部互连件122。通过蚀刻上部ILD结构104U以形成第二上部互连开口(例如，通孔孔和/或沟槽)以及用第三导电材料填充第二上部互连开口来执行镶嵌工艺。在一些实施例中，可以使用沉积工艺和/或镀工艺(例如，电镀、化学镀等)来形成第三导电材料(例如，钨、铜、铝等)。
图21至图28示出了形成包括PID缓解层的集成芯片结构的方法的一些附加实施例。
如图21的截面图2100所示，半导体器件114形成在衬底102上和/或衬底102内。在形成于衬底102上方的下部ILD结构104L内形成一个或多个下部互连件106。在一些实施例中，一个或多个下部互连件106可以包括第一下部互连件108、第二下部互连件110和第三下部互连件112。在一些实施例中，半导体器件114和一个或多个下部互连件106可以如在与图11至图14相关的描述中所描述的那样形成。
如图22的截面图2200所示，介电层402形成在下部ILD结构104L上。使用以相对较低的功率(例如，小于约100W、小于约200W或其他类似值)执行的沉积工艺来形成介电层402。该较低的功率防止在形成介电层402期间发生等离子体诱导损伤。
如图23的截面图2300所示，PID缓解层116形成在介电层402上。在一些实施例中，使用在第一压力(例如，大于约20毫托、大于约15毫托等)下执行的第一等离子体沉积工艺来形成PID缓解层116。在这样的实施例中，第一压力增加等离子体2302的带电粒子2304之间的碰撞次数。该碰撞降低了带电粒子2304的能量，从而降低了等离子体诱导损伤。在一些实施例中，第一压力可以使PID缓解层116形成为具有纤维状和/或柱状结构的多孔结构。
如图24的截面图2400所示，金属氮化物层118形成在PID缓解层116上方。在一些实施例中，可以使用在小于第一压力的第二压力下执行的第二等离子体沉积工艺来形成金属氮化物层118。第二等离子体沉积工艺利用具有带电粒子2404的等离子体2402在PID缓解层116上形成金属氮化物层118。PID缓解层116防止来自等离子体2402的带电粒子2404转移到一个或多个下部互连件106。
如图25的截面图2500所示，图案化金属氮化物层118、PID缓解层116和介电层402以形成第一上部互连开口2502。第一上部互连开口2502延伸穿过金属氮化物层118、PID缓解层116和介电层402以暴露第三下部互连件112的上表面。在一些实施例中，可以通过第一图案化工艺来图案化金属氮化物层118、PID缓解层116和介电层402，该第一图案化工艺根据第一掩模2506将金属氮化物层118、PID缓解层116和介电层402选择性地暴露于第一蚀刻剂2504。
如图26的截面图2600所示，第二导电材料2602形成在金属氮化物层118上和第一上部互连开口2502内。在一些实施例中，第二导电材料2602可以如在与图18相关的描述中所描述的那样形成。
如图27的截面图2700所示，图案化第二导电材料(例如，图26的2602)以形成第一上部互连件120。第一上部互连件120延伸穿过第一上部互连开口2502以接触第三下部互连件112。在一些实施例中，可以通过第二图案化工艺来图案化第二导电材料，该第二图案化工艺根据第二掩模2704将第二导电材料选择性地暴露于第二蚀刻剂2702。
如图28的截面图2800所示，上部ILD结构104U形成在第一上部互连件120上方并且横向围绕第一上部互连件120。可以通过沉积工艺(例如，PVD工艺、CVD工艺、PE-CVD工艺等)来形成上部ILD结构104U。第二上部互连件122形成在上部ILD结构104U内。第二上部互连件122延伸穿过上部ILD层以接触第一上部互连件120。
图29至图34示出了形成包括PID缓解层的集成芯片结构的方法的一些附加实施例。
如图29的截面图2900所示，半导体器件114形成在衬底102上和/或衬底102内。在形成于衬底102上方的下部ILD结构104L内形成一个或多个下部互连件106。在一些实施例中，一个或多个下部互连件106可以包括第一下部互连件108、第二下部互连件110和第三下部互连件112。在一些实施例中，半导体器件114和一个或多个下部互连件106可以如在与图11至图14相关的描述中所描述的那样形成。
如图30的截面图3000所示，PID缓解层116形成在下部ILD结构104L上。在一些实施例中，使用在第一压力(例如，大于约20毫托、大于约15毫托等)下执行的第一等离子体沉积工艺来形成PID缓解层116。在这样的实施例中，第一压力增加等离子体3002的带电粒子3004之间的碰撞次数。该碰撞降低了带电粒子3004的能量，从而降低了等离子体诱导损伤。在一些实施例中，第一压力可以使PID缓解层116形成为具有纤维状和/或柱状结构的多孔结构。
如图31的截面图3100所示，图案化PID缓解层116以形成第一上部互连开口3102。第一上部互连开口3102延伸穿过PID缓解层116以暴露第三下部互连件112的上表面。在一些实施例中，可以通过第一图案化工艺来图案化PID缓解层116，该第一图案化工艺根据第一掩模3106将PID缓解层116选择性地暴露于第一蚀刻剂3104。在一些实施例中，可以以相对较低的功率(例如，小于或等于100W)来执行第一图案化工艺，以便避免对半导体器件114的等离子体诱导损伤。
如图32的截面图3200所示，第二导电材料3202形成在PID缓解层116上和第一上部互连开口3102内。在一些实施例中，第二导电材料3202可以如在与图18相关的描述中所描述的那样形成。
如图33的截面图3300所示，图案化第二导电材料(例如，3202)以形成第一上部互连件120。第一上部互连件120延伸穿过第一上部互连开口3102以接触第三下部互连件112。在一些实施例中，可以通过第二图案化工艺来图案化第二导电材料，该第二图案化工艺根据第二掩模3304将第二导电材料选择性地暴露于第二蚀刻剂3302。
如图34的截面图3400所示，上部ILD结构104U形成在第一上部互连件120上方并且横向围绕第一上部互连件120。第二上部互连件122形成在上部ILD结构104U内。第二上部互连件122延伸穿过上部ILD层以接触第一上部互连件120。
图35至图42示出了形成包括具有多个子层的PID缓解层集成芯片结构的方法的一些实施例。
如图35的截面图3500所示，半导体器件114形成在衬底102上和/或衬底102内。在形成于衬底102上方的下部ILD结构104L内形成一个或多个下部互连件106。在一些实施例中，一个或多个下部互连件106可以包括第一下部互连件108、第二下部互连件110和第三下部互连件112。在一些实施例中，半导体器件114和一个或多个下部互连件106可以如在与图11至图14相关的描述中所描述的那样形成。
如图36的截面图3600所示，第一PID缓解子层116a形成在下部ILD结构104L上。在一些实施例中，第一PID缓解子层116a可以形成为具有第一氮含量。在一些实施例中，可以通过在第一压力下执行的第一等离子体沉积工艺来形成第一PID缓解子层116a。
如图37的截面图3700所示，第二PID缓解子层116b形成在第一PID缓解子层116a上以形成PID缓解层116。在一些实施例中，第二PID缓解子层116b可以形成为具有大于第一氮含量的第二氮含量。在一些实施例中，可以通过在小于第一压力的第二压力下执行的第二等离子体沉积工艺来形成第二PID缓解子层116b。在一些实施例中，第一压力和第二压力都可以大于约20m毫托、大于约15毫托等。
如图38的截面图3800所示，金属氮化物层118形成在PID缓解层116上方。在一些实施例中，可以通过在大于第二压力的第三压力下执行的第三等离子体沉积工艺来形成金属氮化物层118。PID缓解层116防止来自在第三等离子体沉积工艺中使用的等离子体的带电粒子转移到一个或多个下部互连件106。
如图39的截面图3900所示，图案化PID缓解层116和金属氮化物层118以形成第一上部互连开口3902。第一上部互连开口3902延伸穿过PID缓解层116和金属氮化物层118以暴露第三下部互连件112的上表面。在一些实施例中，可以通过第一图案化工艺来图案化PID缓解层116和金属氮化物层118，该第一图案化工艺根据第一掩模3906将PID缓解层116和金属氮化物层118选择性地暴露于第一蚀刻剂3904。
如图40的截面图4000所示，第二导电材料4002形成在金属氮化物层118上和第一上部互连开口3902内。在一些实施例中，第二导电材料4002可以如在与图18相关的描述中所描述的那样形成。
如图41的截面图4100所示，图案化第二导电材料(例如，图40的4002)以形成第一上部互连件120。第一上部互连件120延伸穿过第一上部互连开口3902以接触第三下部互连件112。在一些实施例中，可以通过第二图案化工艺来图案化第二导电材料，该第二图案化工艺根据第二掩模4104将第二导电材料选择性地暴露于第二蚀刻剂4102。
如图42的截面图4200所示，上部ILD结构104U形成在第一上部互连件120上方并且横向围绕第一上部互连件120。第二上部互连件122形成在上部ILD结构104U内。第二上部互连件122延伸穿过上部ILD层以接触第一上部互连件120。
图43至图49示出了形成包括具有PID缓解层的MIM结构的集成芯片结构的方法的一些附加实施例。
如图43的截面图4300所示，半导体器件114形成在衬底102上和/或衬底102内。在形成于衬底102上方的下部ILD结构104L内形成一个或多个下部互连件106。在一些实施例中，一个或多个下部互连件106可以包括第一下部互连件108、第二下部互连件110和第三下部互连件112。在一些实施例中，半导体器件114和一个或多个下部互连件106可以如在与图11至图14相关的描述中所描述的那样形成。
如图44的截面图4400所示，介电层402形成在下部ILD结构104L上。使用以相对较低的功率(例如，小于约100W、小于约200W或其他类似值)执行的沉积工艺来形成介电层402。该较低功率防止在形成介电层402期间发生等离子体诱导损伤。
如图45的截面图4500所示，PID缓解层116形成在介电层402上。在一些实施例中，使用在第一压力(例如，大于约20毫托、大于约15毫托等)下执行的第一等离子体沉积工艺来形成PID缓解层116。在一些实施例中，第一压力可以使PID缓解层116形成为具有纤维状和/或柱状结构的多孔结构。
如图46的截面图4600所示，金属氮化物层118形成在PID缓解层116上方。在一些实施例中，可以使用在小于第一压力的第二压力下执行的第二等离子体沉积工艺来形成金属氮化物层118。PID缓解层116防止来自在第二等离子体沉积工艺期间使用的等离子体的带电粒子转移到一个或多个下部互连件106。
如图47的截面图4700所示，第二导电材料4702形成在金属氮化物层118上。在一些实施例中，第二导电材料4702可以如在与图18相关的描述中所描述的那样形成。
如图48的截面图4800所示，图案化第二导电材料(例如，图47的4702)以形成第一上部互连件120。如在截面图4800中所观察到的，第一上部互连件120位于金属氮化物层118上方。在一些实施例中，可以通过第一图案化工艺来图案化第二导电材料，该第一图案化工艺根据第一掩模4804将第二导电材料选择性地暴露于第一蚀刻剂4802。
如图49的截面图4900所示，上部ILD结构104U形成在第一上部互连件120上方并且横向围绕第一上部互连件120。第二上部互连件122形成在上部ILD结构104U内。第二上部互连件122延伸穿过上部ILD层以接触第一上部互连件120。
图50示出了形成包括所公开的PID缓解层的集成芯片结构的方法5000的一些实施例的流程图。
虽然方法5000在本文中被示出和描述为一系列动作或事件，但是应当理解，这些动作或事件的示出顺序不应被解释为限制性意义。例如，一些动作可以以不同的顺序发生和/或与除了本文所示和/或描述的那些动作之外的其他动作或事件同时发生。此外，实施本文描述的一个或多个方面或实施例可能并不需要所有示出的动作。此外，这里描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在动作5002处，在位于衬底上方的下部ILD结构内形成一个或多个下部互连件。图11至图14示出了对应于动作5002的一些实施例的截面图1100至截面图1400。图21、图29、图35和图43示出了对应于动作5002的一些可选实施例的截面图2100、截面图2900、截面图3500和截面图4300。
在一些实施例中，在动作5004处，可以在一个或多个下部互连件和下部ILD结构上方形成介电层。图22示出了对应于动作5004的一些实施例的截面图2200。图44示出了对应于动作5004的一些可选实施例的截面图4400。
在动作5006处，在第一压力下在一个或多个下部互连件、下部ILD结构和/或介电层上方形成PID缓解层。图15A、图23、图30、图36至图37和图45示出了对应于动作5006的一些实施例的截面图1500、截面图2300、截面图3000、截面图3600至截面图3700和截面图4500。
在一些实施例中，在动作5008处，在小于第一压力的第二压力下在PID缓解层上方形成金属氮化物层。图16、图24、图38和图46示出了对应于动作5008的一些实施例的截面图1600、截面图2400、截面图3800和截面图4600。
在一些实施例中，在动作5010处，图案化金属氮化物层、PID缓解层和/或介电层以形成暴露一个或多个下部互连件的上部互连开口。图17、图25、图31和图39示出了对应于动作5010的一些实施例的截面图1700、截面图2500、截面图3100和截面图3900。
在动作5012处，在上部互连开口内和/或在PID缓解层上方形成第一上部互连件。图18至图19示出了对应于动作5012的一些实施例的截面图1800至截面图1900。图26至图27示出了对应于动作5012的一些可选实施例的截面图2600至截面图2700。图32至图33示出了对应于动作5012的一些可选实施例的截面图3200至截面图3300。图40至图41示出了对应于动作5012的一些可选实施例的截面图4000至截面图4100。图47至图48示出了对应于动作5012的一些可选实施例的截面图4700至截面图4800。
在动作5014处，在上部ILD结构内形成第二上部互连件，该上部ILD结构形成在第一上部互连件上方并且横向围绕第一上部互连件。图20、图28、图34、图42和图49示出了对应于动作5014的一些实施例的截面图2000、截面图2800、截面图3400、截面图4200和截面图4900。
相应地，本发明涉及集成芯片结构，该集成芯片结构包括被配置为降低等离子体诱导损伤的等离子体诱导损伤(PID)缓解层。
在一些实施例中，本发明涉及一种集成芯片结构。该集成芯片结构包括衬底；一个或多个下部互连件，设置在位于衬底上方的下部层间介电(ILD)结构内；等离子体诱导损伤(PID)缓解层，设置在下部ILD结构上方，PID缓解层具有包含金属的多孔结构；以及第一上部互连件，由位于PID缓解层上方的上部ILD结构横向地围绕，第一上部互连件从PID缓解层上方延伸至一个或多个下部互连件。在一些实施例中，集成芯片结构还包括垂直地位于PID缓解层和上部ILD结构之间的金属氮化物层，第一上部互连件从上部ILD结构内延伸至穿过PID缓解层和金属氮化物层。在一些实施例中，PID缓解层具有比金属氮化物层低的氮浓度。在一些实施例中，PID缓解层具有在PID缓解层的最外侧壁之间延伸的基本上平滑的上表面。在一些实施例中，PID缓解层包括氮化钛或氮化钽。在一些实施例中，PID缓解层具有在约1至约1.5之间的范围内的金属与氮的比率。在一些实施例中，集成芯片结构还包括布置在下部ILD结构和PID缓解层之间的介电层，第一上部互连件从直接位于PID缓解层之上连续地延伸以物理接触一个或多个下部互连件。在一些实施例中，集成芯片结构还包括布置在上部ILD结构上方的介电层；设置在介电层上方的第二PID缓解层，第二PID缓解层具有第二多孔结构，该第二多孔结构具有第二金属和氮；以及第三上部互连件，设置在位于第二PID缓解层上方的附加上部ILD结构内，第三上部互连件从附加上部ILD结构内延伸至穿过第二PID缓解层和介电层。
在其他实施例中，本发明涉及一种集成芯片结构。该集成芯片结构包括：一个或多个下部互连件，设置在位于衬底上方的下部层间介电(ILD)结构内；等离子体诱导损伤(PID)缓解层，设置在下部ILD结构上方，PID缓解层包括金属氮化物，该金属氮化物具有大于1的金属与氮的比率；以及第一上部互连件，设置在位于PID缓解层上方的上部ILD结构内，第一上部互连件延伸穿过上部ILD结构和PID缓解层以接触一个或多个下部互连件。在一些实施例中，第一上部互连件从直接位于PID缓解层的侧壁之间连续地延伸至直接位于PID缓解层的顶表面上方。在一些实施例中，第一上部互连件具有直接位于上部ILD结构的下表面和PID缓解层的顶表面之间的上表面。在一些实施例中，集成芯片结构还包括垂直地位于PID缓解层和上部ILD结构之间的金属氮化物层，其中，金属氮化物层具有比PID缓解层高的氮浓度。在一些实施例中，PID缓解层具有大于约30埃的厚度。
在又一实施例中，本发明涉及一种形成集成芯片结构的方法。该方法包括在位于衬底上方的下部层间介电(ILD)结构内形成一个或多个下部互连件；在下部ILD结构上方形成等离子体诱导损伤(PID)缓解层，该PID缓解层包括在第一压力下形成的金属氮化物；在PID缓解层上方形成金属氮化物层，其中，金属氮化物层在小于第一压力的第二压力下形成；图案化PID缓解层和金属氮化物层以形成上部互连开口；以及在上部互连开口内和金属氮化物层上方形成导电材料。在一些实施例中，PID缓解层包括具有纤维状或柱状结构的多孔结构。在一些实施例中，该方法还包括图案化导电材料以形成第一上部互连件；以及在第一上部互连件上方形成上部层间介电(ILD)结构。在一些实施例中，第一压力大于约20毫托。在一些实施例中，PID缓解层具有比金属氮化物层低的氮浓度。在一些实施例中，PID缓解层具有在约40％至约50％之间的氮浓度。在一些实施例中，使用等离子体沉积工艺来形成PID缓解层和金属氮化物层。
前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成芯片结构，包括：
衬底；
一个或多个下部互连件，设置在位于所述衬底上方的下部层间介电(ILD)结构内；
等离子体诱导损伤(PID)缓解层，设置在所述下部层间介电结构上方，所述等离子体诱导损伤缓解层包括包含金属的多孔结构；以及
第一上部互连件，由位于所述等离子体诱导损伤缓解层上方的上部层间介电结构横向地围绕，其中，所述第一上部互连件从所述等离子体诱导损伤缓解层上方延伸至所述一个或多个下部互连件。
2.根据权利要求1所述的集成芯片结构，还包括：
金属氮化物层，垂直地位于所述等离子体诱导损伤缓解层和所述上部层间介电结构之间，其中，所述第一上部互连件从所述上部层间介电结构内延伸至穿过所述等离子体诱导损伤缓解层和所述金属氮化物层。
3.根据权利要求2所述的集成芯片结构，其中，所述等离子体诱导损伤缓解层具有比所述金属氮化物层低的氮浓度。
4.根据权利要求2所述的集成芯片结构，其中，所述等离子体诱导损伤缓解层具有在所述等离子体诱导损伤缓解层的最外侧壁之间延伸的基本上平滑的上表面。
5.根据权利要求1所述的集成芯片结构，其中，所述等离子体诱导损伤缓解层包括氮化钛或氮化钽。
6.根据权利要求5所述的集成芯片结构，其中，所述等离子体诱导损伤缓解层具有在1至1.5之间的范围内的金属与氮的比率。
7.根据权利要求1所述的集成芯片结构，还包括：
介电层，布置在所述下部层间介电结构和所述等离子体诱导损伤缓解层之间，其中，所述第一上部互连件从直接位于所述等离子体诱导损伤缓解层之上连续地延伸至物理接触所述一个或多个下部互连件。
8.根据权利要求1所述的集成芯片结构，还包括：
介电层，布置在所述上部层间介电结构上方；
第二等离子体诱导损伤缓解层，设置在所述介电层上方，所述第二等离子体诱导损伤缓解层包括具有第二金属和氮的第二多孔结构；以及
第三上部互连件，设置在位于所述第二等离子体诱导损伤缓解层上方的附加上部层间介电结构内，所述第三上部互连件从所述附加上部层间介电结构内延伸至穿过所述第二等离子体诱导损伤缓解层和所述介电层。
9.一种集成芯片结构，包括：
一个或多个下部互连件，设置在位于衬底上方的下部层间介电(ILD)结构内；
等离子体诱导损伤(PID)缓解层，设置在所述下部层间介电结构上方，其中，所述等离子体诱导损伤缓解层包括金属氮化物，所述金属氮化物具有大于1的金属与氮的比率；以及
第一上部互连件，设置在位于所述等离子体诱导损伤缓解层上方的上部层间介电结构内，所述第一上部互连件延伸穿过所述上部层间介电结构和所述等离子体诱导损伤缓解层以接触所述一个或多个下部互连件。
10.一种形成集成芯片结构的方法，包括：
在位于衬底上方的下部层间介电(ILD)结构内形成一个或多个下部互连件；
在所述下部层间介电结构上方形成等离子体诱导损伤(PID)缓解层，其中，所述等离子体诱导损伤缓解层包括在第一压力下形成的金属氮化物；
在所述等离子体诱导损伤缓解层上方形成金属氮化物层，其中，所述金属氮化物层在小于所述第一压力的第二压力下形成；
图案化所述等离子体诱导损伤缓解层和所述金属氮化物层以形成上部互连开口；以及
在所述上部互连开口内和所述金属氮化物层上方形成导电材料。
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