CN117613002B - 一种半导体器件的互连层的制作方法及半导体器件 - Google Patents

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Abstract

本申请公开了一种半导体器件的互连层的制作方法及半导体器件，制作方法包括：提供基底，其中，所述基底包括衬底、形成在所述衬底上的半导体电路层、形成在所述半导体电路层上方的第一绝缘层、形成在所述第一绝缘层上的第一金属互连层，以及形成在所述第一金属互连层上方的第二绝缘层；对所述基底的顶面边缘进行晶边刻蚀，以暴露出所述衬底的边缘；在所述基底的表面形成硬质掩膜层，其中所述硬质掩膜层为导电材料制作；由所述硬质掩膜层的顶面向下刻蚀第一连接孔，以使所述第一连接孔延伸至与所述第一金属互连层连接。本申请可以减少刻蚀过程中电子对器件（半导体电路层）的损伤。

Description

一种半导体器件的互连层的制作方法及半导体器件
技术领域
本申请涉及半导体制造技术领域，具体涉及一种半导体器件的互连层的制作方法及半导体器件。
背景技术
半导体器件的后段制程中，主要是制作互连层，对一些电极进行连接，具体包括互连金属线的制作，以及采用等离子体刻蚀工艺在不同层的互连金属线之间制作连接孔。连接孔贯穿介质层并连接上下两层互连金属线。
但是在连接孔的形成过程中，等离子体中的电子可以通过互连金属线导通至器件（即内部的半导体电路层）上，对器件会形成等离子体诱发损伤 (Plasma Induced Damage，PID)。
因此，现有技术有待改进。
发明内容
针对上述技术问题，本申请提供一种半导体器件的互连层的制作方法及半导体器件，可以改善现有的半导体器件的互连层的制作过程中会发生较强的PID损伤的问题。
为解决上述技术问题，第一方面，本申请实施例提供一种半导体器件的互连层的制作方法，包括：
提供基底，其中，所述基底包括衬底、形成在所述衬底上的半导体电路层、形成在所述半导体电路层上方的第一绝缘层、形成在所述第一绝缘层上的第一金属互连层，以及形成在所述第一金属互连层上方的第二绝缘层；
对所述基底的顶面边缘进行晶边刻蚀，以暴露出所述衬底的边缘；
在所述基底的表面形成硬质掩膜层，其中所述硬质掩膜层为导电材料制作；
由所述硬质掩膜层的顶面向下刻蚀第一连接孔，以使所述第一连接孔延伸至与所述第一金属互连层连接。
可选的，所述在所述基底的表面形成硬质掩膜层之后，还包括：
在所述硬质掩膜层的表面形成抗反射层；
所述第一连接孔由所述抗反射层的顶面向下刻蚀。
可选的，刻蚀完所述第一连接孔之后，还包括：
去除所述硬质掩膜层和所述抗反射层。
可选的，所述硬质掩膜层由原子层沉积工艺形成。
可选的，所述硬质掩膜层为氮化钛层或碳材料层。
可选的，所述基底的形成方法包括：
在所述衬底上形成半导体电路层，其中，所述半导体电路层包括：形成在所述衬底上的第一导电类型的第一阱区、两个形成在所述第一阱区并间隔设置的第二导电类型的第一重掺杂区、形成在两个所述第一重掺杂区之间的栅极结构，以及形成在所述第一重掺杂区的表面和所述栅极结构的表面的第一电极；
在所述衬底的顶面形成所述第一绝缘层；
在所述第一绝缘层上刻蚀与所述第一电极连接的第二连接孔；
在所述第一绝缘层上形成所述第一金属互连层；
在所述第一金属互连层的上方形成第二绝缘层。
可选的，所述半导体电路层还包括：形成在所述衬底上的第二导电类型的第二阱区、两个形成在所述第二阱区并间隔设置的第一导电类型的第二重掺杂区、形成在两个所述第二重掺杂区之间的栅极结构，以及形成在所述第二重掺杂区的表面和所述栅极结构的表面的第一电极。
可选的，所述第一导电类型为N型，所述第二导电类型为P型；或，
所述第一导电类型为P型，所述第二导电类型为N型。
第二方面，本申请实施例提供一种半导体器件，包括：
衬底；
形成在所述衬底上的半导体电路层；
形成在所述半导体电路层上方的第一绝缘层；
形成在所述第一绝缘层上的第一金属互连层；以及，
形成在所述第一金属互连层上方的第二绝缘层；
由所述第二绝缘层的顶面延伸至与所述第一金属互连层连接的第一连接孔，其中，所述第一连接孔由如上所述的制作方法制作而成。
可选的，所述半导体电路层包括：形成在所述衬底上的第一导电类型的第一阱区、两个形成在所述第一阱区并间隔设置的第二导电类型的第一重掺杂区、形成在两个所述第一重掺杂区之间的栅极结构，以及形成在所述第一重掺杂区的表面和所述栅极结构的表面的第一电极；和/或，
形成在所述衬底上的第二导电类型的第二阱区、两个形成在所述第二阱区并间隔设置的第一导电类型的第二重掺杂区、形成在两个所述第二重掺杂区之间的栅极结构，以及形成在所述第一重掺杂区的表面和所述栅极结构的表面的第一电极。
如上所述本申请的半导体器件的互连层的制作方法及半导体器件，制作方法中，在完成第二绝缘层后，首先对基底的顶面边缘进行晶边刻蚀，使衬底的边缘裸露，然后再在基底的表面形成可导电的硬质掩膜层，在刻蚀第一连接孔的过程中，等离子体中的电子（e-）可通过硬质掩膜层导通至衬底的边缘，从而可以减少刻蚀过程中电子对器件（半导体电路层）的损伤。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是相关技术的一种半导体器件的连接孔形成时产生PID损伤过程的示意图；
图2是本申请实施例提供的一种半导体器件的互连层的制作方法的流程示意图；
图3-图11是本申请实施例提供的一种半导体器件的制作过程中各步骤所对应的产品结构示意图。
本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，本申请不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。
应当理解，尽管在本文可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本文范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，在本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文中有相反的指示。
应当理解的是，术语“顶”、“底”、“上”、“下”、“竖直”、“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
请参阅图1，图1是相关技术的一种半导体器件的连接孔形成时产生PID损伤过程的示意图，该半导体器件包括衬底10a、形成在衬底10a上的半导体电路层20a、形成在半导体电路层20a上的第一绝缘层30a、形成在第一绝缘层30a上的互连金属线40a，以及形成在互连金属线40a上的第二绝缘层50a。在第二绝缘层50a制作连接孔51a时，可以先在第二绝缘层50a的顶面形成光刻胶（Photoresist，PR）层60a，并经曝光显影形成图案，然后采用等离子体进行刻蚀形成连接孔51a。连接孔51a形成时，等离子体中的电子可以通过互连金属线40a传导至半导体电路层20a造成PID损伤，比如可以使其中的栅氧化层的A区域发生损伤。基于此，本申请提供了一种半导体器件的互连层的制作方法及半导体器件。
请参阅图2，图2是本申请实施例提供的一种半导体器件的互连层的制作方法的流程示意图，该制作方法可以包括步骤110-140，请同时结合图3-图11。
110、提供基底，其中，所述基底包括衬底、形成在所述衬底上的半导体电路层、形成在所述半导体电路层上方的第一绝缘层、形成在所述第一绝缘层上的第一金属互连层，以及形成在所述第一金属互连层上方的第二绝缘层。
请参阅图6，本实施例中的基底10可以包括衬底11、半导体电路层12、第一绝缘层13、第一金属互连层14和第二绝缘层15。其中，半导体电路层12形成在衬底11上，半导体电路层12可以是PNP型的MOS结构，也可以是NPN型的MOS结构，也可以是同时包括PNP型和NPN型的CMOS结构，本实施例中的基底10不仅限于MOS结构，还可以是其他包括多层互连金属层的半导体器件。第一绝缘层13形成在半导体电路层12上方，第一金属互连层14形成在第一绝缘层13上，第一金属互连层14包括与半导体电路层12导通连接的连接孔。第二绝缘层15形成在第一金属互连层14上方。
以CMOS结构为例，请同时结合图3-图6，基底10的形成过程可以包括步骤111-115。
111、在所述衬底上形成半导体电路层，其中，所述半导体电路层包括：形成在所述衬底上的第一导电类型的第一阱区、两个形成在所述第一阱区并间隔设置的第二导电类型的第一重掺杂区、形成在两个所述第一重掺杂区之间的栅极结构，以及形成在所述第一重掺杂区的表面和所述栅极结构的表面的第一电极。
请参阅图3，衬底11可以第一导电类型（N型），也可以是第二导电类型（P型），衬底11可以包括一外延层。在衬底11上制作半导体电路层12可以包括：
先在衬底11上制作N型的第一阱区121和P型的第二阱区125。请参阅图4，可以通过离子注入在第一阱区121形成两个间隔设置的P型的第一重掺杂区（P+）122，在第二阱区125形成两个隔设置的N型的第二重掺杂区（N+）126，然后在两个第一重掺杂区122之间（即P沟道上）制作栅极结构123，以及在两个第二重掺杂区126之间（即N沟道上）制作栅极结构123，栅极结构123可以包括位于底部的栅氧化层和位于栅氧化层上的多晶硅层。最后在第一重掺杂区122的表面、第二重掺杂区126的表面以及所有栅极结构123的表面形成第一电极124，可以理解的是，所有的第一电极124中包括源极、漏极和栅极。
此外，还可以在PNP结构和NPN结构之间制作浅槽绝缘层（Shallow TrenchIsolation，STI）127。
112、在所述衬底的顶面形成所述第一绝缘层。
113、在所述第一绝缘层上刻蚀与所述第一电极连接的第二连接孔。
114、在所述第一绝缘层上形成所述第一金属互连层。
115、在所述第一金属互连层的上方形成第二绝缘层。
请参阅图5，可以在衬底11的顶面形成第一绝缘层13，第一绝缘层13可以是将半导体电路层12完全覆盖。
然后在第一绝缘层13上刻蚀与第一电极124连接的第二连接孔102，第二连接孔102内可以通过沉积多晶硅，从而可以将第一电极124导通引出。
请参阅图6，最后在第一绝缘层13上形成第一金属互连层14，第一金属互连层14用于将同类型的第一电极124连接起来，再在第一金属互连层14的上方形成第二绝缘层15，第二绝缘层15将第一金属互连层14完全覆盖。
作为一些示例，本申请中的第一金属互连层14、第一电极124可以采用金属材料制作，上述金属材料可以是铝、钽、钼、钛、铬、钽、钨、铌、铜、钕、钪等金属材料或以该金属材料为主要成分的合金材料，也可以是单层金属材料结构或者叠层金属材料结构。而对于硬质掩膜层20，除了上述金属材料，本申请优选采用可导电的碳材料或者TiN半导体材料，其具有更好地结合力。
需要说明的是，第一绝缘层13和第二绝缘层15主要起绝缘隔离作用，这些绝缘层可以是单层介质材料层，也可以是多种介质材料混合形成的介质层，还可以是多层介质材料层层叠而成。比如，这些绝缘层可以是氮化硅、氧化硅、氮氧化硅中的至少一种，或者是上述材料混合物形成的绝缘层，再或者是由上述材料层层叠形成的复合层。
120、对所述基底的顶面边缘进行晶边刻蚀，以暴露出所述衬底的边缘。
请参阅图7，在基底10上制作第一连接孔101前，可以对基底10的顶面边缘进行晶边刻蚀（bevel etch），以暴露出衬底11的边缘。图7中衬底11的边缘区域B为裸露区。需要说明的是，bevel etch为本领域成熟的技术，本实施例不作赘述。
130、在所述基底的表面形成硬质掩膜层，其中所述硬质掩膜层为导电材料制作。
比如，请参阅图8，可以通过PVD工艺在基底10的表面形成硬质掩膜层（hard mask）20，其中，硬质掩膜层20为导电材料制作。硬质掩膜层20可以是整面导电层，例如，硬质掩膜层20可以由原子层沉积工艺形成，从而可以在基底10的表面形成厚度一致的硬质掩膜层20。硬质掩膜层20也可以是特定路径的导电线路（在前述示例的基础上进行刻蚀形成），硬质掩膜层20延伸至衬底11的边缘区域B。
优选的，请参阅图9，还可以在硬质掩膜层20的表面形成抗反射层30，以增强后续曝光工艺的曝光效率。
140、由所述硬质掩膜层的顶面向下刻蚀第一连接孔，以使所述第一连接孔延伸至与所述第一金属互连层连接。
比如，请参阅图10，可以先在硬质掩膜层20的顶面制作光刻胶层40，光刻胶层40经曝光显影形成图案，以将需要进行刻蚀的区域暴露出来。然后采用等离子体刻蚀工艺，由硬质掩膜层20（或抗反射层30）的顶面向下刻蚀第一连接孔101，以使第一连接孔101延伸至与第一金属互连层14连接。
本实施例在完成第二绝缘层15后，首先对基底10的顶面边缘进行晶边刻蚀，使衬底11的边缘裸露，然后再在基底10的表面形成可导电的硬质掩膜层20，在刻蚀第一连接孔101的过程中，请参阅图10中的虚线箭头，等离子体中的电子（e-）可通过硬质掩膜层20导通至衬底11的边缘，从而可以减少刻蚀过程中电子对器件（半导体电路层12）的损伤。
需要说明的是，请参阅图11，刻蚀完第一连接孔101显影（去掉PR层）之后，可以去除硬质掩膜层20和抗反射层30，以便进行后续的制作工艺，比如在第一连接孔101中沉积导电材料、在第二绝缘层15上制作第二层互连金属层等步骤。
本申请实施例还提供一种半导体器件，请参阅图11，该半导体器件可以包括：衬底11，形成在衬底11上的半导体电路层12，形成在半导体电路层12上方的第一绝缘层13，形成在第一绝缘层13上的第一金属互连层14，以及形成在第一金属互连层14上方的第二绝缘层15，由第二绝缘层15的顶面延伸至与第一金属互连层14连接的第一连接孔101，其中，第一连接孔101由如上各实施例所述的制作方法制作而成。
本实施例的半导体器件，由于在制作第一连接孔101前，先对基底10的顶面边缘进行晶边刻蚀，使衬底11的边缘裸露，然后再在基底10的表面形成可导电的硬质掩膜层20，在刻蚀第一连接孔101的过程中，等离子体中的电子（e-）可通过硬质掩膜层20导通至衬底11的边缘，从而可以减少刻蚀过程中电子对器件（半导体电路层12）的损伤。本实施例提供的半导体器件性发生内部缺陷的风险更低。
在一个实施例中，请参阅图4和图11，半导体电路层12可以包括：形成在衬底11上的第一导电类型的第一阱区121，两个形成在第一阱区121并间隔设置的第二导电类型的第一重掺杂区122，形成在两个第一重掺杂区122之间的栅极结构123，以及形成在第一重掺杂区122的表面和栅极结构123的表面的第一电极124。
根据半导体器件的结构的不同，半导体电路层12还可以包括：形成在衬底11上的第二导电类型的第二阱区125，两个形成在第二阱区125并间隔设置的第一导电类型的第二重掺杂区126，形成在两个第二重掺杂区126之间的栅极结构123，以及形成在第二重掺杂区126的表面和栅极结构123的表面的第一电极124。
以上对本申请所提供的一种半导体器件的互连层的制作方法及半导体器件进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述。需要说明的是，在本申请中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
以上仅为本申请的优选实施例，并非因此限制本申请的专利范围，本申请技术方案的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，只要这些技术特征的组合不存在矛盾，均同理包括在本申请的专利保护范围内。

Claims (8)

1.一种半导体器件的互连层的制作方法，其特征在于，包括：
提供基底，其中，所述基底包括衬底、形成在所述衬底上的半导体电路层、形成在所述半导体电路层上方的第一绝缘层、形成在所述第一绝缘层上的第一金属互连层，以及形成在所述第一金属互连层上方的第二绝缘层；
对所述基底的顶面边缘进行晶边刻蚀，以暴露出所述衬底的边缘；
在所述基底的表面形成硬质掩膜层，其中，所述硬质掩膜层为导电材料制作；
在所述硬质掩膜层的表面形成抗反射层；
由所述抗反射层的顶面向下刻蚀第一连接孔，以使所述第一连接孔延伸至与所述第一金属互连层连接；
去除所述硬质掩膜层和所述抗反射层。
2.根据权利要求1所述的制作方法，其特征在于，所述硬质掩膜层由原子层沉积工艺形成。
3.根据权利要求1所述的制作方法，其特征在于，所述硬质掩膜层为氮化钛层或碳材料层。
4.根据权利要求1所述的制作方法，其特征在于，所述基底的形成方法包括：
在所述衬底上形成半导体电路层，其中，所述半导体电路层包括：形成在所述衬底上的第一导电类型的第一阱区、两个形成在所述第一阱区并间隔设置的第二导电类型的第一重掺杂区、形成在两个所述第一重掺杂区之间的栅极结构，以及形成在所述第一重掺杂区的表面和所述栅极结构的表面的第一电极；
在所述衬底的顶面形成所述第一绝缘层；
在所述第一绝缘层上刻蚀与所述第一电极连接的第二连接孔；
在所述第一绝缘层上形成所述第一金属互连层；
在所述第一金属互连层的上方形成第二绝缘层。
5.根据权利要求4所述的制作方法，其特征在于，所述半导体电路层还包括：形成在所述衬底上的第二导电类型的第二阱区、两个形成在所述第二阱区并间隔设置的第一导电类型的第二重掺杂区、形成在两个所述第二重掺杂区之间的栅极结构，以及形成在所述第二重掺杂区的表面和所述栅极结构的表面的第一电极。
6.根据权利要求4所述的制作方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型；或，
所述第一导电类型为P型，所述第二导电类型为N型。
7.一种半导体器件，其特征在于，包括：
衬底；
形成在所述衬底上的半导体电路层；
形成在所述半导体电路层上方的第一绝缘层；
形成在所述第一绝缘层上的第一金属互连层；以及，
形成在所述第一金属互连层上方的第二绝缘层；
由所述第二绝缘层的顶面延伸至与所述第一金属互连层连接的第一连接孔，其中，所述第一连接孔由权利要求1-6任一项所述的制作方法制作而成。
8.根据权利要求7所述的半导体器件，其特征在于，所述半导体电路层包括：形成在所述衬底上的第一导电类型的第一阱区、两个形成在所述第一阱区并间隔设置的第二导电类型的第一重掺杂区、形成在两个所述第一重掺杂区之间的栅极结构，以及形成在所述第一重掺杂区的表面和所述栅极结构的表面的第一电极；和/或，
形成在所述衬底上的第二导电类型的第二阱区、两个形成在所述第二阱区并间隔设置的第一导电类型的第二重掺杂区、形成在两个所述第二重掺杂区之间的栅极结构，以及形成在所述第一重掺杂区的表面和所述栅极结构的表面的第一电极。
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